JP3791652B2

JP3791652B2 - 半導体メモリのアクセス制御装置

Info

Publication number: JP3791652B2
Application number: JP20550998A
Authority: JP
Inventors: 中智憲田
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1998-07-21
Filing date: 1998-07-21
Publication date: 2006-06-28
Anticipated expiration: 2018-07-21
Also published as: JP2000035915A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＩＣ単体の容量が相異なる複数種類の半導体メモリＩＣで構成する半導体メモリをメモリマップとして使用するメモリアクセス制御装置に関する。
【０００２】
【従来の技術】
パソコン，デジタル複写機，プリンタ等のＯＡ機器で、ＣＰＵのメインメモリ，画像メモリとしてＤＲＡＭ，ＳＤＲＡＭ等に代表される半導体メモリが多く使用されているが、近年、ＩＣ製造工程の微細化により、ＩＣ単体でのメモリ容量の増大化が進んでいる。
【０００３】
それによって、メモリ基板であるプリント基板（ＰＣＢ）へのメモリ装備の高密度化，メモリ１ビット当たりの単価の低下によるコストダウン等、様々なメリットがあげられる。
【０００４】
【発明が解決しようとする課題】
その反面、ＩＣ単体での容量が大きくなったことにより、システムに必要なメモリ量に対し、実際に用いるメモリ量が過剰になる。すなわち余分なメモリを持つことになり、その分コストが上がってしまう問題点がある。逆に、容量の小さいＩＣメモリだけで構成すると、所要最低減のメモリ量を効率的に用いることはできるが、ＩＣの数が多くなることで、ＰＣＢへの実装上、不利になってしまう。
【０００５】
本発明は、メモリ装備の経済性を高くすることを第１の目的とし、経済性が高い増設を可能とすることを第２の目的とし、既設メモリと増設メモリの間のアドレスの連続性を簡易に確保することを第３の目的とする。
【０００６】
【課題を解決するための手段】
（１）メモリマップ上の最下位から配置された常設メモリＩＣと、最上位から配置された１以上の増設メモリＩＣを含み、ＩＣ単体の容量が相異なる複数種類の半導体メモリＩＣで構成される半導体メモリ(20)のアクセス制御装置であって、
メモリアクセスの開始領域を前記増設メモリＩＣの最下位に配設された増設メモリＩＣに指定する開始領域指定手段と、
前記メモリマップ上の、メモリＩＣ単体容量対応の領域を指定する手段(19)と、
前記メモリマップ上のアドレスを生成するアドレスカウンタ(12)と、
該アドレスカウンタ(12)が生成するアドレスに従って、容量が異なる各ＩＣ単体のメモリアクセス用の各アドレスを生成する手段(14,15)と、
前記領域指定手段(19)が指定した領域に前記アドレスカウンタ(12)が生成するアドレスがあるとき、該領域に対応するＩＣ単体容量のメモリＩＣのメモリアクセス用のアドレス制御信号を、前記各アドレス生成手段が生成するアドレスに基づいて出力する手段(18)と、
を有する半導体メモリ(20)のアクセス制御装置(10)。
【０００７】
なお、理解を容易にするためにカッコ内には、図面に示し後述する実施例の対応要素又は対応事項の記号を、参考までに付記した。
【０００８】
これによれば、半導体メモリ(20)を複数種の容量のメモリＩＣ単体で構成できるため、半導体メモリ(20)を、所要メモリ量に対し過不足が少ない容量とすることができ、容量の大きいＩＣのみで構成した場合と比べ余分なメモリを持つことなく、その分コストダウンが可能で、また、逆に容量の小さいものだけで構成した場合と比べＩＣの数を少なくできるので、ＰＣＢへの実装上も実用的である。
【０００９】
最初に増設メモリ(XRAS8)がアクセスされて該増設メモリ(XRAS8)の最後のアドレスが、半導体メモリ(20)全体のメモリマップの最後のアドレスとなり、次にメモリマップの最初のアドレスすなわち常設メモリ(XRAS1)の最初のアドレスにアクセスが進み、増設メモリ(XRAS8)と常設メモリ(XRAS1)のメモリアドレスが連続し、メモリの増設が容易でありしかも増設に伴なうアクセスアドレスの変更又は調整が容易である。
【００１０】
【発明の実施の形態】
（２）前記半導体メモリ(20)の最大メモリ容量は、ＩＣ単体の容量が大きい第１種の半導体メモリＩＣ(XRAS1,XRAS8)のメモリ容量のｍ倍であり、前記半導体メモリは、該第１種の半導体メモリＩＣと、その容量の２のｎ乗分の１の小容量の第２種の半導体メモリＩＣ(XRASD1)を含み、かつ、最大で、ａ個の第１種の半導体メモリＩＣと、（ｍ−ａ）×２のｎ乗個の第２種の半導体メモリＩＣで構成しうるものである、上記（１）に記載の半導体メモリのアクセス制御装置。
【００１１】
（２ａ）ｎ＝２、ａ＝８、ｍ＝８である上記（２）に記載の半導体メモリのアクセス制御装置。
【００１２】
（３）第１種の常設の半導体メモリＩＣ(XRAS1)は、前記半導体メモリ(20)が請求項２の最大メモリ容量に構成される場合のメモリマップ上の最下位から配置され、その次に第２種の常設の半導体メモリＩＣ(XRASD1)が配置され、第１種の増設の半導体メモリＩＣ(XRAS8)は、該メモリマップ上の最上位から順次下位に配置される、上記（２）又は（２ａ）に記載の半導体メモリのアクセス制御装置。
【００１３】
（４）第２種の増設の半導体メモリＩＣは、第２種の常設の半導体メモリＩＣ(XRASD1)の次から順次上位に配置される、上記（３）に記載の半導体メモリのアクセス制御装置。
【００１４】
（５）開始領域指定手段(19)は、メモリアクセスの開始領域を、第１種の増設メモリの、最下位に配置されたものの最初のアドレスに指定する、上記（３）又は（４）。
【００１５】
本発明の他の目的および特徴は、図面を参照した以下の実施例の説明より明らかになろう。
【００１６】
【実施例】
図１は、本発明の一実施例であるメモリ制御装置１０を、デジタル複写機３０の画像メモリ装置である半導体メモリ２０に用いた構成図である。デジタル複写機３０のスキャナーからの画像データを、図中のメモリ制御装置１０が受け半導体メモリ２０に書き込む。またメモリ制御装置１０は、半導体メモリ２０から画像データを読み出しデジタル複写機３０のプロッタ（プリンタ）へ送る。
【００１７】
ここで、複写機３０からメモリ制御装置１０へ出力される画像同期信号の様子を図２に示し説明する。フレームゲート信号「／ＦＧＡＴＥ」は、副走査方向の画像エリアに対しての画像有効範囲を表す信号で、この信号がローレベル（Ｌ）の間の画像データが有効とされる（ローアクティブ）。また、この「／ＦＧＡＴＥ」は、ライン同期信号「／ＬＳＹＮＣ」の立ち上がりエッジでアサート、あるいはネゲートされる。「／ＬＳＹＮＣ」は、画素同期信号「ＰＣＬＫ」の立ち上がりエッジで所定クロック数だけアサートされ、この信号の立ち上がり後、所定数クロック後に主走査方向の画像データが有効とされる。送られてくる画像データは、ＰＣＬＫの１周期に対して１つであり、原画像を６００ＤＰＩ相当に分割されたもので、ラスタ形式のデータである。
【００１８】
図３に、本発明の一実施例であるメモリ制御装置１０の構成を示す。メモリ制御装置１０は、ＣＰＵ１９，ロジック回路および入出力インタ−フェ−スで構成され、複写機３０本体と通信を行ってコマンドを受信し、そのコマンドに応じた動作設定を行い、また、メモリ制御装置１０の状態を知らせるためステータス情報を複写機３０に送信する。複写機３０からの動作コマンドには、画像入力（メモリ２０への画像デ−タの書込み），画像出力（メモリ２０からの画像デ−タの読出し）等がある。
【００１９】
画像デ−タ入出力ロジック１１は、ＣＰＵ１９により動作設定が行われる。画像入力時は、入力画像データを入力画像同期信号に従って８画素単位のメモリデータとして画像データバスにメモリアクセス信号と共に随時出力する。画像出力時は、画像データバスからの画像データを出力画像同期信号に同期させて出力する。
【００２０】
アドレスカウンタ１２は、メモリアクセス許可信号に応じて、デ−タ入出力同期信号をカウントアップするアドレスカウンタで、画像データを書込む場所又は読出す場所を示す２６ビットのメモリアドレスを出力する。アドレス空間は、６４Ｍバイトで、メモリアクセス開始時にアドレスは初期化される。このアドレス初期値は、メモリ増設に簡易に適応しうるように、ＣＰＵ１９により設定できる様になっている。
【００２１】
図５に、半導体メモリ２０の、最大メモリ容量のアドレス空間を、メモリＩＣ単位で示す。略正方形の矩形が、第１種のメモリＩＣを意味し、このメモリＩＣは、６４Ｍビットの大容量である。この第１種のメモリＩＣを最大で８個（０〜７）装備できるので、上述のようにアドレス空間は６４Ｍバイトである。小さい長方形が第２種のメモリＩＣを意味し、このメモリＩＣは、６４÷４＝１６、１６Ｍビットの小容量である。この第２種のメモリＩＣのみで最大メモリ容量を構成するには、８×４＝３２個のメモリＩＣが必要である。最大メモリ容量６４Ｍバイトを第１種と第２種のメモリＩＣで実現する場合、第１種のメモリＩＣの個数をａとすると、第２種のメモリＩＣは、（８−ａ）×４個となる。
【００２２】
この実施例では、半導体メモリ２０の最初のメモリ容量すなわち常設メモリ容量は、６４＋１６＝８０Ｍビット、すなわち１０Ｍバイトとし、第１種の、６４ＭビットのメモリＩＣを１個、第２種の、１６ＭビットのメモリＩＣ１個をＰＣＢに装着（常設）している。最大メモリ容量６４Ｍバイトのメモリマップ（最大メモリマップ）の最下位アドレスに常設の第１種の６４ＭビットのメモリＩＣを宛て、このメモリＩＣの最終アドレスの次のアドレスに常設の第２種の１６ＭビットのメモリＩＣを宛てている。そして、常設のメモリＩＣのみが半導体メモリ２０にある間は、ＣＰＵ１９に、最大メモリマップの最下位アドレスを開始アドレスとして設定している。
【００２３】
第１種の６４ＭビットのメモリＩＣの１個を増設するときには、図５に示すように、最大メモリマップの最上位アドレス（６４ＭビットメモリＩＣＮｏ．０〜７のみを備えた場合、最後のメモリＩＣＮｏ．７の開始アドレス）を、最大メモリマップのアクセス（読み／書き）開始端としてＣＰＵ１９に設定する。増設前は開始アドレスはカウンタ出力値の０であるが、上述のように６４ＭビットＤＲＡＭを１個増設した場合、Ｎｏ．２の領域に配置するとメモリ実装領域の連続性が失われてしまう。そのため、増設メモリをＮｏ．７の領域に配置し、メモリアクセスの開始アドレスをＮｏ．７の領域から開始することで、７→０→１（２１）という具合にメモリアドレスの連続性を確保することができる。
【００２４】
更に第１種の６４ＭビットのメモリＩＣの１個を増設するときには、これをＮｏ．６の位置に配置し、メモリアクセスの開始アドレスをＮｏ．６の領域から開始することで、６→７→０→１（２１）という具合にメモリアドレスの連続性を確保することができる。更に第１種の６４ＭビットのメモリＩＣを増設するときにはＮｏ．５，・・・と順次に下位アドレス位置に配置し、これに合せてメモリアクセスの開始アドレスをＮｏ．５，・・・と変更する。第２種の１６ＭビットのメモリＩＣを増設するときには、常設の第２種の１６ＭビットのメモリＩＣの次から、順次上位アドレスに配置する。
【００２５】
アドレスカウンタ１２から入力される、最大メモリマップ上のアドレスを表わす２６ビットのアドレスデ−タの上位３ビットは、最大メモリマップの、Ｎｏ．０〜Ｎｏ．７（各６４Ｍビット）の８分割のどこの領域であるかを示す。ＣＰＵ１９には、第２種の１６Ｍビットの常設メモリＩＣが宛てられている領域Ｎｏ．１が設定されており、領域判定ロジック１３は、ＣＰＵ１９が与える領域デ−タ（Ｎｏ．１）に、２６ビットのアドレスデ−タの上位３ビットが表わす値が合致するかをチェックし、合致すると、合致している間、１６ＭビットＩＣ領域である信号（１６Ｍ選択信号）を、制御信号発生ロジック１８に出力する。
【００２６】
本実施例では、図５中のメモリマップ中の番号１で示される領域Ｎｏ．１を１６ＭビットＤＲＡＭの領域としたいため、ＣＰＵ１９に異種サイズ領域Ｎｏ．１（設定可能範囲はＮｏ．０〜７）を設定して、このデ−タを領域判定ロジック１３に与えるようにしている。これによって、２６ビットのアドレスデ−タの上位３ビットが１（領域Ｎｏ．１）となる場合は、制御信号発生ロジック１８に、１６Ｍ選択信号が与えられ（１６Ｍ選択信号がアクティブとなり）、制御信号発生ロジック１８が、１６ＭビットＩＣ用のアクセス制御信号を、１６Ｍアドレスゼネレ−タ１５が発生する１６ＭビットＩＣ用のアドレスデ−タに基づいて１６ＭビットＩＣ用のアクセス制御信号を生成し、半導体メモリ２０に出力する。２６ビットのアドレスデ−タの上位３ビットが１でない、０，２〜７の間は、制御信号発生ロジック１８は、６４Ｍアドレスゼネレ−タ１４が発生する６４ＭビットＩＣ用のアドレスデ−タに基づいて、デフォルトの６４ＭビットＩＣ用のアクセス制御信号を生成し、半導体メモリ２０に出力する。
【００２７】
実装したいメモリ量が２０Ｍバイトの場合は６４ＭビットＤＲＡＭ２個と１６ＭビットＤＲＡＭ２個で構成できるので、既設メモリが、常設メモリが６４ＭビットＤＲＡＭ１個と１６ＭビットＤＲＡＭ１個だけであるときには、６４ＭビットＤＲＡＭ１個と１６ＭビットＤＲＡＭ１個を増設し、増設の６４ＭビットＤＲＡＭ１個は図５の領域Ｎｏ．７に配置し、増設の１６ＭビットＤＲＡＭ１個は、常設の１６ＭビットＤＲＡＭ（ＸＲＡＳＤ１）の次のアドレスＸＲＡＳＤ２に配置し、ＣＰＵ１９には、開始アドレスとしてＮｏ．７領域の始端アドレスを、また１６Ｍ領域デ−タにＮｏ．１を設定すればよい。
【００２８】
なお、６４Ｍアドレスゼネレ−タ１４は、アドレスカウンタ１２から入力される２６ビットのアドレスデ−タの下位２３ビットを、半導体メモリ２０上の６４ＭビットＤＲＡＭＩＣに対応したローアドレスとカラムアドレスに分割して制御信号発生ロジック１８へ出力する。該２３ビットは、図４の６４ＭビットＤＲＡＭアドレッシングの０〜２２ビット目に相当する。
【００２９】
１６Ｍアドレスゼネレ−タ１５は、アドレスカウンタ１２から入力される２６ビットのアドレスデ−タの下位２１ビットを、半導体メモリ２０上の１６ＭビットＤＲＡＭＩＣに対応したローアドレスとカラムアドレスに分割し制御信号発生ロジック１８へ出力する。該２１ビットは、図４の１６ＭビットＤＲＡＭアドレッシングの０〜２０ビット目に相当する。
【００３０】
アドレスカウンタ１２が発生する２６ビットのアドレスデ−タの２１，２２ビットを、４個の１６ＭビットＤＲＡＭに対応する６４ＭビットＤＲＡＭ領域Ｎｏ．（０〜７）内の各１６ＭビットＤＲＡＭを特定するデ−タに割り当てて、このデ−タを、１６ＭビットＤＲＡＭ用のＲＡＳ選択信号として制御信号発生ロジック１８に与える。
【００３１】
アービタ１６は、画像データ入出力ロジック１１のアクセスのためのメモリアクセス許可信号を出力する。リフレッシュ要求との調停を行う。リフレッシュ１７はカウンタロジックで構成され、一定時間毎にアービタ１６にリフレッシュ要求信号を出力する。
【００３２】
制御信号発生ロジック１８は、アービタ１６からのアクセス許可信号に従い、ＤＲＡＭ制御信号（ＲＡＳ，ＣＡＳ，ＷＥ）の出力タイミングを生成し出力する。その場合、ＲＡＳ信号出力タイミングとともにローアドレスを、ＣＡＳ信号出力タイミングとともにカラムアドレスを、画像アドレスバス１２ビットに選択して出力する。選択されるアドレスは、デフォルトが６４Ｍアドレスゼネレ−タ１４が発生するローアドレス，カラムアドレスであり、領域判定ロジック１３からの１６Ｍ選択信号がアクティブ時のみ、１６Ｍアドレスゼネレ−タが発生するローアドレス，カラムアドレスとなる。
【００３３】
制御信号発生ロジック１８は、１６Ｍ選択信号がアクティブ時、図４の１６ＭビットＤＲＡＭアドレッシングの２１，２２ビット目の２本の信号をデコードして１６ＭビットＤＲＡＭ用の４本のＲＡＳ制御信号（ＸＲＡＳＤ１〜４）の中の１本をアクティブに制御する。１６Ｍ選択信号が非アクティブ時は、アドレスカウンタ１２からの２６ビットのアドレスデ−タの最上位３ビットをデコードし、６４ＭビットＤＲＡＭ用の８本のＲＡＳ制御信号（ＸＲＡＳ１〜８）の中の１本をアクティブに制御する。
【００３４】
以上が、メモリ制御装置１０の構成および機能の説明である。半導体メモリ２０は、画像データを記憶するところで、すでに言及したが、１６Ｍビット，６４Ｍビットの各１個計２個のＤＲＡＭを常設メモリとして、最初から装備しているものである。図５の、Ｎｏ．０〜Ｎｏ．７の領域の中の、Ｎｏ．０およびＮｏ．１のドット塗り領域が、これらの常設メモリを示す。この常設メモリのメモリ量の合計は６００ＤＰＩ、２値画像データのＡ３サイズ分の、１０Ｍバイト（８０Ｍビット）である。半導体メモリ２０のメモリ空間は、６４ＭビットＤＲＡＭ用のＲＡＳが８本あるため最大８個接続でき、最大容量が６４Ｍバイト（６４Ｍ×８ビット）である。
【００３５】
以上説明したメモリ制御装置１０および半導体メモリ２０によれば、所要メモリ量（例えば１０Ｍバイト：８０Ｍビット）に対し、実際に用いるメモリが、６４ＭビットのメモリＩＣと１６ＭビットのメモリＩＣで構成できるため、所要メモリ量に対する過，不足量が少い。仮に、容量の大きい６４ＭビットのメモリＩＣのみで構成すると２個が必要で、６４Ｍ×２−８０Ｍ＝４８Ｍビットの過剰となって余分なメモリを持つことになり不経済となる。仮に容量の小さい１６ＭビットのメモリＩＣのみで構成すると、８０Ｍ／１６Ｍ＝５個が必要で、ＰＣＢ上の実装密度が低く、またメモリがコスト高となる。以上に説明したメモリ制御装置１０を用いれば、半導体メモリ２０を、所要メモリ量を、過剰を生ずることなく少数個のメモリＩＣで実現することができ、メモリＩＣのＰＣＢへの実装の経済性が高い半導体メモリ２０を使用しうる。
【００３６】
メモリ容量のアップが必要なときには、６４Ｍビットおよび１６ＭビットのメモリＩＣのいずれも、任意数（ただし、アドレッシング回路の最大アドレス空間による上限値はある）増設可であり、増設の場合も簡易な設定でメモリが存在するメモリアドレスの連続性を保つことが可能であり、半導体メモリ２０の実用性が高くなる。
【図面の簡単な説明】
【図１】本発明の一実施例であるメモリ制御装置１０をデジタル複写機３０の画像メモリ２０に適用したシステムブロック図である。
【図２】図１に示す複写機３０からメモリ制御装置１０へ出力される画像同期信号を示すタイムチャ−トである。
【図３】図１に示すメモリ制御装置１０の構成を示すブロック図である。
【図４】図３に示すアドレスカウンタ１２が発生するアドレスデ−タのビット構成（６４ＭビットＤＲＡＭアドレッシング）と、それに基づいて１６Ｍアドレスゼネレ−タ１５が生成するアドレスデ−タのビット構成（１６ＭビットＤＲＡＭアドレッシング）を示す平面図である。
【図５】図１に示す半導体メモリ２０の、最大メモリ容量分のメモリＩＣのアドレス対応の分布を示す平面図であり、実線は既設のものを、２点鎖線は、未装備の位置を示す。

Claims

メモリマップ上の最下位から配置された常設メモリＩＣと、最上位から配置された１以上の増設メモリＩＣを含み、ＩＣ単体の容量が相異なる複数種類の半導体メモリＩＣで構成される半導体メモリのアクセス制御装置であって、
メモリアクセスの開始領域を前記増設メモリＩＣの最下位に配設された増設メモリＩＣに指定する開始領域指定手段と、
前記メモリマップ上の、メモリＩＣ単体容量対応の領域を指定する手段と、
前記メモリマップ上のアドレスを生成するアドレスカウンタと、
該アドレスカウンタが生成するアドレスに従って、容量が異なる各ＩＣ単体のメモリアクセス用の各アドレスを生成する手段と、
前記領域指定手段が指定した領域に前記アドレスカウンタが生成するアドレスがあるとき、該領域に対応するＩＣ単体容量のメモリＩＣのメモリアクセス用のアドレス制御信号を、前記各アドレス生成手段が生成するアドレスに基づいて出力する手段と、
を有する半導体メモリのアクセス制御装置。
前記半導体メモリの最大メモリ容量は、ＩＣ単体のメモリ容量が大きい第１種の半導体メモリＩＣのメモリ容量のｍ倍であり、前記半導体メモリは、該第１種の半導体メモリＩＣと、その容量の２のｎ乗分の１の小容量の第２種の半導体メモリＩＣを含み、かつ、最大で、ａ個の第１種の半導体メモリＩＣと、（ｍ−ａ）×２のｎ乗個の第２種の半導体メモリＩＣで構成しうるものである、請求項１に記載の半導体メモリのアクセス制御装置。
第１種の常設の半導体メモリＩＣは、前記半導体メモリが請求項２の最大メモリ容量に構成される場合のメモリマップ上の最下位から配置され、その次に第２種の常設の半導体メモリＩＣが配置され、第１種の増設の半導体メモリＩＣは、該メモリマップ上の最上位から順次下位に配置される、請求項２に記載の半導体メモリのアクセス制御装置。
第２種の増設の半導体メモリＩＣは、第２種の常設の半導体メモリＩＣの次から順次上位に配置される、請求項３に記載の半導体メモリのアクセス制御装置。