JP2000035915A - 半導体メモリのアクセス制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 メモリ装備の経済性の向上。増設の経済性の
向上。既設／増設メモリ間のアドレスの連続性を確保。 【解決手段】 ６４Ｍ，１６Ｍビットの各メモリＩＣの
組合せであるメモリ２０のメモリマップ上の、１６Ｍビ
ットＩＣ領域を示す領域Ｎｏ．１を異種メモリ領域とし
て、また、該メモリマップの最上位アドレスの位置に増
設したメモリＩＣのアドレスをアクセス開始アドレスと
して設定したＣＰＵ１９；該アクセス開始アドレスか
ら、メモリマップ上のアドレスを生成するアドレスカウ
ンタ１２；それが生成するアドレスに従って、６４Ｍ，
１６Ｍビット各ＩＣ用の各アドレスを生成するアドレス
生成１４，１５；カウンタ１２が生成するアドレスがＣ
ＰＵ１９の領域Ｎｏ．１のとき１６Ｍビット用のアドレ
スに基づいて、そうでないときは６４Ｍビット用のアド
レスに基づいてメモリアクセス用の制御信号を生成する
領域判定１３および信号発生１８；を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＩＣ単体の容量が
相異なる複数種類の半導体メモリＩＣで構成する半導体
メモリをメモリマップとして使用するメモリアクセス制
御装置に関する。

【０００２】

【従来の技術】パソコン，デジタル複写機，プリンタ等
のＯＡ機器で、ＣＰＵのメインメモリ，画像メモリとし
てＤＲＡＭ，ＳＤＲＡＭ等に代表される半導体メモリが
多く使用されているが、近年、ＩＣ製造工程の微細化に
より、ＩＣ単体でのメモリ容量の増大化が進んでいる。

【０００３】それによって、メモリ基板であるプリント
基板（ＰＣＢ）へのメモリ装備の高密度化，メモリ１ビ
ット当たりの単価の低下によるコストダウン等、様々な
メリットがあげられる。

【０００４】

【発明が解決しようとする課題】その反面、ＩＣ単体で
の容量が大きくなったことにより、システムに必要なメ
モリ量に対し、実際に用いるメモリ量が過剰になる。す
なわち余分なメモリを持つことになり、その分コストが
上がってしまう問題点がある。逆に、容量の小さいＩＣ
メモリだけで構成すると、所要最低減のメモリ量を効率
的に用いることはできるが、ＩＣの数が多くなること
で、ＰＣＢへの実装上、不利になってしまう。

【０００５】本発明は、メモリ装備の経済性を高くする
ことを第１の目的とし、経済性が高い増設を可能とする
ことを第２の目的とし、既設メモリと増設メモリの間の
アドレスの連続性を簡易に確保することを第３の目的と
する。

【０００６】

【発明が解決しようとする課題】（１）ＩＣ単体の容量
が相異なる複数種類の半導体メモリＩＣで構成される半
導体メモリ(20)のメモリマップ上の、ＩＣ単体対応の領
域を指定する手段(19)と、該メモリマップ上のアドレス
を生成するアドレスカウンタ(12)と、該アドレスカウン
タ(12)が生成するアドレスに従って、容量が異なる各Ｉ
Ｃ単体のメモリアクセス用の各アドレスを生成する手段
(14,15)と、前記領域指定手段(19)が指定した領域に前
記アドレスカウンタ(12)が生成するアドレスがあると
き、該領域に対応するＩＣ単体のメモリアクセス用のア
ドレス制御信号を、前記各アドレス生成手段(14,15)が
生成するアドレスに基づいて出力する手段(18)と、を有
する半導体メモリ(20)のアクセス制御装置(10)。

【０００７】なお、理解を容易にするためにカッコ内に
は、図面に示し後述する実施例の対応要素又は対応事項
の記号を、参考までに付記した。

【０００８】これによれば、半導体メモリ(20)を複数種
の容量のメモリＩＣ単体で構成できるため、半導体メモ
リ(20)を、所要メモリ量に対し過不足が少ない容量とす
ることができ、容量の大きいＩＣのみで構成した場合と
比べ余分なメモリを持つことなく、その分コストダウン
が可能で、また、逆に容量の小さいものだけで構成した
場合と比べＩＣの数を少なくできるので、ＰＣＢへの実
装上も実用的である。

【０００９】

【発明の実施の形態】（２）装置(10)は更に、メモリア
クセスの開始領域となるメモリマップ上の所定領域を指
定する開始領域指定手段(19)を含む。これによれば、半
導体メモリ(20)にメモリを増設する場合に、既設メモリ
と増設メモリがメモリマップ上で連続する形でそれらに
アクセスするための開始領域を設定できる。 （３）前記半導体メモリ(20)は、そのメモリマップ上の
最上位に配置された増設メモリ(XRAS8)を含み、前記開
始領域指定手段(19)は、メモリアクセスの開始領域を該
増設メモリ(XRAS8)に指定する。これによれば、最初に
増設メモリ(XRAS8)がアクセスされて該増設メモリ(XRAS
8)の最後のアドレスが、半導体メモリ(20)全体のメモリ
マップの最後のアドレスとなり、次にメモリマップの最
初のアドレスすなわち既設メモリ(XRAS1)の最初のアド
レスにアクセスが進み、増設メモリ(XRAS8)と既設メモ
リ(XRAS1)のメモリアドレスが連続し、メモリの増設が
容易でありしかも増設に伴なうアクセスアドレスの変更
又は調整が容易である。 （４）前記半導体メモリ(20)は、そのメモリマップ上の
最下位から配置された常設メモリ(XRAS1,XRASD1)と、最
上位から配置された増設メモリ(XRAS8)を含み、前記開
始領域指定手段(19)は、メモリアクセスの開始領域を該
増設メモリ(XRAS8)に指定する。 （５）半導体メモリ(20)は、ＩＣ単体の容量が大きい第
１種の半導体メモリＩＣ(XRAS1,XRAS8)と、その容量の
２のｎ乗分の１の小容量の第２種の半導体メモリＩＣ(X
RASD1)を含み、かつ、最大で、ａ個の第１種の半導体メ
モリＩＣと、（ｍ−ａ）×２のｎ乗個の第２種の半導体
メモリＩＣで構成しうるものである。 （６）ｎ＝２、ａ＝８、ｍ＝８である上記（５）。 （７）第１種の既設の半導体メモリＩＣ(XRAS1)は、半
導体メモリ(20)が上記（５）の最大に構成される場合の
メモリマップ上の最下位から配置され、その次に第２種
の既設の半導体メモリＩＣ(XRASD1)が配置され、第１種
の増設の半導体メモリＩＣ(XRAS8)は、該メモリマップ
上の最上位から順次下位に配置される、上記（５）。 （８）第２種の増設の半導体メモリＩＣは、第２種の既
設の半導体メモリＩＣ(XRASD1)の次から順次上位に配置
される上記（７）。 （９）開始領域指定手段(19)は、メモリアクセスの開始
領域を、第１種の増設メモリの、最下位に配置されたも
のの最初のアドレスに指定する、上記（７）又は
（８）。

【００１０】本発明の他の目的および特徴は、図面を参
照した以下の実施例の説明より明らかになろう。

【００１１】

【実施例】図１は、本発明の一実施例であるメモリ制御
装置１０を、デジタル複写機３０の画像メモリ装置であ
る半導体メモリ２０に用いた構成図である。デジタル複
写機３０のスキャナーからの画像データを、図中のメモ
リ制御装置１０が受け半導体メモリ２０に書き込む。ま
たメモリ制御装置１０は、半導体メモリ２０から画像デ
ータを読み出しデジタル複写機３０のプロッタ（プリン
タ）へ送る。

【００１２】ここで、複写機３０からメモリ制御装置１
０へ出力される画像同期信号の様子を図２に示し説明す
る。フレームゲート信号「／ＦＧＡＴＥ」は、副走査方
向の画像エリアに対しての画像有効範囲を表す信号で、
この信号がローレベル（Ｌ）の間の画像データが有効と
される（ローアクティブ）。また、この「／ＦＧＡＴ
Ｅ」は、ライン同期信号「／ＬＳＹＮＣ」の立ち上がり
エッジでアサート、あるいはネゲートされる。「／ＬＳ
ＹＮＣ」は、画素同期信号「ＰＣＬＫ」の立ち上がりエ
ッジで所定クロック数だけアサートされ、この信号の立
ち上がり後、所定数クロック後に主走査方向の画像デー
タが有効とされる。送られてくる画像データは、ＰＣＬ
Ｋの１周期に対して１つであり、原画像を６００ＤＰＩ
相当に分割されたもので、ラスタ形式のデータである。

【００１３】図３に、本発明の一実施例であるメモリ制
御装置１０の構成を示す。メモリ制御装置１０は、ＣＰ
Ｕ１９，ロジック回路および入出力インタ−フェ−スで
構成され、複写機３０本体と通信を行ってコマンドを受
信し、そのコマンドに応じた動作設定を行い、また、メ
モリ制御装置１０の状態を知らせるためステータス情報
を複写機３０に送信する。複写機３０からの動作コマン
ドには、画像入力（メモリ２０への画像デ−タの書込
み），画像出力（メモリ２０からの画像デ−タの読出
し）等がある。

【００１４】画像デ−タ入出力ロジック１１は、ＣＰＵ
１９により動作設定が行われる。画像入力時は、入力画
像データを入力画像同期信号に従って８画素単位のメモ
リデータとして画像データバスにメモリアクセス信号と
共に随時出力する。画像出力時は、画像データバスから
の画像データを出力画像同期信号に同期させて出力す
る。

【００１５】アドレスカウンタ１２は、メモリアクセス
許可信号に応じて、デ−タ入出力同期信号をカウントア
ップするアドレスカウンタで、画像データを書込む場所
又は読出す場所を示す２６ビットのメモリアドレスを出
力する。アドレス空間は、６４Ｍバイトで、メモリアク
セス開始時にアドレスは初期化される。このアドレス初
期値は、メモリ増設に簡易に適応しうるように、ＣＰＵ
１９により設定できる様になっている。

【００１６】図５に、半導体メモリ２０の、最大メモリ
容量のアドレス空間を、メモリＩＣ単位で示す。略正方
形の矩形が、第１種のメモリＩＣを意味し、このメモリ
ＩＣは、６４Ｍビットの大容量である。この第１種のメ
モリＩＣを最大で８個（０〜７）装備できるので、上述
のようにアドレス空間は６４Ｍバイトである。小さい長
方形が第２種のメモリＩＣを意味し、このメモリＩＣ
は、６４÷４＝１６、１６Ｍビットの小容量である。こ
の第２種のメモリＩＣのみで最大メモリ容量を構成する
には、８×４＝３２個のメモリＩＣが必要である。最大
メモリ容量６４Ｍバイトを第１種と第２種のメモリＩＣ
で実現する場合、第１種のメモリＩＣの個数をａとする
と、第２種のメモリＩＣは、（８−ａ）×４個となる。

【００１７】この実施例では、半導体メモリ２０の最初
のメモリ容量すなわち常設メモリ容量は、６４＋１６＝
８０Ｍビット、すなわち１０Ｍバイトとし、第１種の、
６４ＭビットのメモリＩＣを１個、第２種の、１６Ｍビ
ットのメモリＩＣ１個をＰＣＢに装着（常設）してい
る。最大メモリ容量６４Ｍバイトのメモリマップ（最大
メモリマップ）の最下位アドレスに常設の第１種の６４
ＭビットのメモリＩＣを宛て、このメモリＩＣの最終ア
ドレスの次のアドレスに常設の第２種の１６Ｍビットの
メモリＩＣを宛てている。そして、常設のメモリＩＣの
みが半導体メモリ２０にある間は、ＣＰＵ１９に、最大
メモリマップの最下位アドレスを開始アドレスとして設
定している。

【００１８】第１種の６４ＭビットのメモリＩＣの１個
を増設するときには、図５に示すように、最大メモリマ
ップの最上位アドレス（６４ＭビットメモリＩＣ Ｎ
ｏ．０〜７のみを備えた場合、最後のメモリＩＣ Ｎ
ｏ．７の開始アドレス）を、最大メモリマップのアクセ
ス（読み／書き）開始端としてＣＰＵ１９に設定する。
増設前は開始アドレスはカウンタ出力値の０であるが、
上述のように６４ＭビットＤＲＡＭを１個増設した場
合、Ｎｏ．２の領域に配置するとメモリ実装領域の連続
性が失われてしまう。そのため、増設メモリをＮｏ．７
の領域に配置し、メモリアクセスの開始アドレスをＮ
ｏ．７の領域から開始することで、７→０→１（２
１）という具合にメモリアドレスの連続性を確保するこ
とができる。

【００１９】更に第１種の６４ＭビットのメモリＩＣの
１個を増設するときには、これをＮｏ．６の位置に配置
し、メモリアクセスの開始アドレスをＮｏ．６の領域か
ら開始することで、６→７→０→１（２ １）という具
合にメモリアドレスの連続性を確保することができる。
更に第１種の６４ＭビットのメモリＩＣを増設するとき
にはＮｏ．５，・・・と順次に下位アドレス位置に配置
し、これに合せてメモリアクセスの開始アドレスをＮ
ｏ．５，・・・と変更する。第２種の１６Ｍビットのメ
モリＩＣを増設するときには、常設の第２種の１６Ｍビ
ットのメモリＩＣの次から、順次上位アドレスに配置す
る。

【００２０】アドレスカウンタ１２から入力される、最
大メモリマップ上のアドレスを表わす２６ビットのアド
レスデ−タの上位３ビットは、最大メモリマップの、Ｎ
ｏ．０〜Ｎｏ．７（各６４Ｍビット）の８分割のどこの
領域であるかを示す。ＣＰＵ１９には、第２種の１６Ｍ
ビットの常設メモリＩＣが宛てられている領域Ｎｏ．１
が設定されており、領域判定ロジック１３は、ＣＰＵ１
９が与える領域デ−タ（Ｎｏ．１）に、２６ビットのア
ドレスデ−タの上位３ビットが表わす値が合致するかを
チェックし、合致すると、合致している間、１６Ｍビッ
トＩＣ領域である信号（１６Ｍ選択信号）を、制御信号
発生ロジック１８に出力する。

【００２１】本実施例では、図５中のメモリマップ中の
番号１で示される領域Ｎｏ．１を１６ＭビットＤＲＡＭ
の領域としたいため、ＣＰＵ１９に異種サイズ領域Ｎ
ｏ．１（設定可能範囲はＮｏ．０〜７）を設定して、こ
のデ−タを領域判定ロジック１３に与えるようにしてい
る。これによって、２６ビットのアドレスデ−タの上位
３ビットが１（領域Ｎｏ．１）となる場合は、制御信号
発生ロジック１８に、１６Ｍ選択信号が与えられ（１６
Ｍ選択信号がアクティブとなり）、制御信号発生ロジッ
ク１８が、１６ＭビットＩＣ用のアクセス制御信号を、
１６Ｍアドレスゼネレ−タ１５が発生する１６Ｍビット
ＩＣ用のアドレスデ−タに基づいて１６ＭビットＩＣ用
のアクセス制御信号を生成し、半導体メモリ２０に出力
する。２６ビットのアドレスデ−タの上位３ビットが１
でない、０，２〜７の間は、制御信号発生ロジック１８
は、６４Ｍアドレスゼネレ−タ１４が発生する６４Ｍビ
ットＩＣ用のアドレスデ−タに基づいて、デフォルトの
６４ＭビットＩＣ用のアクセス制御信号を生成し、半導
体メモリ２０に出力する。

【００２２】実装したいメモリ量が２０Ｍバイトの場合
は６４ＭビットＤＲＡＭ２個と１６ＭビットＤＲＡＭ２
個で構成できるので、既設メモリが、常設メモリが６４
ＭビットＤＲＡＭ１個と１６ＭビットＤＲＡＭ１個だけ
であるときには、６４ＭビットＤＲＡＭ１個と１６Ｍビ
ットＤＲＡＭ１個を増設し、増設の６４ＭビットＤＲＡ
Ｍ１個は図５の領域Ｎｏ．７に配置し、増設の１６Ｍビ
ットＤＲＡＭ１個は、常設の１６ＭビットＤＲＡＭ（Ｘ
ＲＡＳＤ１）の次のアドレスＸＲＡＳＤ２に配置し、Ｃ
ＰＵ１９には、開始アドレスとしてＮｏ．７領域の始端
アドレスを、また１６Ｍ領域デ−タにＮｏ．１を設定す
ればよい。

【００２３】なお、６４Ｍアドレスゼネレ−タ１４は、
アドレスカウンタ１２から入力される２６ビットのアド
レスデ−タの下位２３ビットを、半導体メモリ２０上の
６４ＭビットＤＲＡＭ ＩＣに対応したローアドレスと
カラムアドレスに分割して制御信号発生ロジック１８へ
出力する。該２３ビットは、図４の６４ＭビットＤＲＡ
Ｍアドレッシングの０〜２２ビット目に相当する。

【００２４】１６Ｍアドレスゼネレ−タ１５は、アドレ
スカウンタ１２から入力される２６ビットのアドレスデ
−タの下位２１ビットを、半導体メモリ２０上の１６Ｍ
ビットＤＲＡＭ ＩＣに対応したローアドレスとカラム
アドレスに分割し制御信号発生ロジック１８へ出力す
る。該２１ビットは、図４の１６ＭビットＤＲＡＭアド
レッシングの０〜２０ビット目に相当する。

【００２５】アドレスカウンタ１２が発生する２６ビッ
トのアドレスデ−タの２１，２２ビットを、４個の１６
ＭビットＤＲＡＭに対応する６４ＭビットＤＲＡＭ領域
Ｎｏ．（０〜７）内の各１６ＭビットＤＲＡＭを特定す
るデ−タに割り当てて、このデ−タを、１６ＭビットＤ
ＲＡＭ用のＲＡＳ選択信号として制御信号発生ロジック
１８に与える。

【００２６】アービタ１６は、画像データ入出力ロジッ
ク１１のアクセスのためのメモリアクセス許可信号を出
力する。リフレッシュ要求との調停を行う。リフレッシ
ュ１７はカウンタロジックで構成され、一定時間毎にア
ービタ１６にリフレッシュ要求信号を出力する。

【００２７】制御信号発生ロジック１８は、アービタ１
６からのアクセス許可信号に従い、ＤＲＡＭ制御信号
（ＲＡＳ，ＣＡＳ，ＷＥ）の出力タイミングを生成し出
力する。その場合、ＲＡＳ信号出力タイミングとともに
ローアドレスを、ＣＡＳ信号出力タイミングとともにカ
ラムアドレスを、画像アドレスバス１２ビットに選択し
て出力する。選択されるアドレスは、デフォルトが６４
Ｍアドレスゼネレ−タ１４が発生するローアドレス，カ
ラムアドレスであり、領域判定ロジック１３からの１６
Ｍ選択信号がアクティブ時のみ、１６Ｍアドレスゼネレ
−タが発生するローアドレス，カラムアドレスとなる。

【００２８】制御信号発生ロジック１８は、１６Ｍ選択
信号がアクティブ時、図４の１６ＭビットＤＲＡＭアド
レッシングの２１，２２ビット目の２本の信号をデコー
ドして１６ＭビットＤＲＡＭ用の４本のＲＡＳ制御信号
（ＸＲＡＳＤ１〜４）の中の１本をアクティブに制御す
る。１６Ｍ選択信号が非アクティブ時は、アドレスカウ
ンタ１２からの２６ビットのアドレスデ−タの最上位３
ビットをデコードし、６４ＭビットＤＲＡＭ用の８本の
ＲＡＳ制御信号（ＸＲＡＳ１〜８）の中の１本をアクテ
ィブに制御する。

【００２９】以上が、メモリ制御装置１０の構成および
機能の説明である。半導体メモリ２０は、画像データを
記憶するところで、すでに言及したが、１６Ｍビット，
６４Ｍビットの各１個計２個のＤＲＡＭを常設メモリと
して、最初から装備しているものである。図５の、Ｎ
ｏ．０〜Ｎｏ．７の領域の中の、Ｎｏ．０およびＮｏ．
１のドット塗り領域が、これらの常設メモリを示す。こ
の常設メモリのメモリ量の合計は６００ＤＰＩ、２値画
像データのＡ３サイズ分の、１０Ｍバイト（８０Ｍビッ
ト）である。半導体メモリ２０のメモリ空間は、６４Ｍ
ビットＤＲＡＭ用のＲＡＳが８本あるため最大８個接続
でき、最大容量が６４Ｍバイト（６４Ｍ×８ビット）で
ある。

【００３０】以上説明したメモリ制御装置１０および半
導体メモリ２０によれば、所要メモリ量（例えば１０Ｍ
バイト：８０Ｍビット）に対し、実際に用いるメモリ
が、６４ＭビットのメモリＩＣと１６Ｍビットのメモリ
ＩＣで構成できるため、所要メモリ量に対する過，不足
量が少い。仮に、容量の大きい６４ＭビットのメモリＩ
Ｃのみで構成すると２個が必要で、６４Ｍ×２−８０Ｍ
＝４８Ｍビットの過剰となって余分なメモリを持つこと
になり不経済となる。仮に容量の小さい１６Ｍビットの
メモリＩＣのみで構成すると、８０Ｍ／１６Ｍ＝５個が
必要で、ＰＣＢ上の実装密度が低く、またメモリがコス
ト高となる。以上に説明したメモリ制御装置１０を用い
れば、半導体メモリ２０を、所要メモリ量を、過剰を生
ずることなく少数個のメモリＩＣで実現することがで
き、メモリＩＣのＰＣＢへの実装の経済性が高い半導体
メモリ２０を使用しうる。

【００３１】メモリ容量のアップが必要なときには、６
４Ｍビットおよび１６ＭビットのメモリＩＣのいずれ
も、任意数（ただし、アドレッシング回路の最大アドレ
ス空間による上限値はある）増設可であり、増設の場合
も簡易な設定でメモリが存在するメモリアドレスの連続
性を保つことが可能であり、半導体メモリ２０の実用性
が高くなる。

【図面の簡単な説明】

【図１】 本発明の一実施例であるメモリ制御装置１０
をデジタル複写機３０の画像メモリ２０に適用したシス
テムブロック図である。

【図２】 図１に示す複写機３０からメモリ制御装置１
０へ出力される画像同期信号を示すタイムチャ−トであ
る。

【図３】 図１に示すメモリ制御装置１０の構成を示す
ブロック図である。

【図４】 図３に示すアドレスカウンタ１２が発生する
アドレスデ−タのビット構成（６４ＭビットＤＲＡＭア
ドレッシング）と、それに基づいて１６Ｍアドレスゼネ
レ−タ１５が生成するアドレスデ−タのビット構成（１
６ＭビットＤＲＡＭアドレッシング）を示す平面図であ
る。

【図５】 図１に示す半導体メモリ２０の、最大メモリ
容量分のメモリＩＣのアドレス対応の分布を示す平面図
であり、実線は既設のものを、２点鎖線は、未装備の位
置を示す。

Claims (4)

【特許請求の範囲】
1. 【請求項１】ＩＣ単体の容量が相異なる複数種類の半導
   体メモリＩＣで構成される半導体メモリのメモリマップ
   上の、ＩＣ単体対応の領域を指定する手段と、 該メモリマップ上のアドレスを生成するアドレスカウン
   タと、 該アドレスカウンタが生成するアドレスに従って、容量
   が異なる各ＩＣ単体のメモリアクセス用の各アドレスを
   生成する手段と、 前記領域指定手段が指定した領域に前記アドレスカウン
   タが生成するアドレスがあるとき、該領域に対応するＩ
   Ｃ単体のメモリアクセス用のアドレス制御信号を、前記
   各アドレス生成手段が生成するアドレスに基づいて出力
   する手段と、を有する半導体メモリのアクセス制御装
   置。
2. 【請求項２】装置は更に、メモリアクセスの開始領域と
   なるメモリマップ上の所定領域を指定する開始領域指定
   手段を含む、請求項１記載の、半導体メモリのアクセス
   制御装置。
3. 【請求項３】前記半導体メモリは、そのメモリマップ上
   の最上位に配置された増設メモリを含み、前記開始領域
   指定手段は、メモリアクセスの開始領域を該増設メモリ
   に指定する、請求項２記載の、半導体メモリのアクセス
   制御装置。
4. 【請求項４】前記半導体メモリは、そのメモリマップ上
   の最下位から配置された常設メモリと、最上位から配置
   された増設メモリを含み、前記開始領域指定手段は、メ
   モリアクセスの開始領域を該増設メモリに指定する、請
   求項２記載の、半導体メモリのアクセス制御装置。