JPH08197785A

JPH08197785A - 画像データ変換回路

Info

Publication number: JPH08197785A
Application number: JP7013534A
Authority: JP
Inventors: Sohei Tanaka; 壮平田中; Noriyuki Suzuki; 範之鈴木; Masafumi Wataya; 雅文綿谷; Yoshiaki Kamuragi; 義明冠木; Hiroshi Uemura; 寛植村; Nobuyuki Tsukada; 伸幸塚田
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1995-01-31
Filing date: 1995-01-31
Publication date: 1996-08-06

Abstract

(57)【要約】【目的】比較的小さな回路規模で高速なＨＶ変換を行
なえる画像データ変換回路を提供する。【構成】ＤＲＡＭ１０２に記憶されたラスタデータの
一部を読み出し、一時待避するＨＶ変換レジスタ１０３
を設け、ＨＶ変換アドレスデコーダ回路１０７、ＨＶ変
換ライトレジスタアドレスセレクタ回路１０８によりＨ
Ｖ変換レジスタ１０３からのデータ読み出し制御信号に
よりラスタデータを垂直方向のデータに変換し、ＭＰＵ
１０１がＤＲＡＭ１０２のラスタデータの読み出しアド
レスを指定することにより、ＨＶ変換レジスタ１０３へ
の書き込み信号と読み出し信号を生成し、変換されたデ
ータをＤＲＡＭ１０２に書き込む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は画像データ変換回路、特
に縦方向に複数の記録素子を一列に並ベた記録ヘッドを
有し、該記録ヘッドをラスタ方向に移動させながら該変
換後のデータを記録するシリアルスキャン型の記録装置
において入力されたラスタ方向順次のデータを縦方向に
変換する画像データ変換回路に関するものである。

【０００２】

【従来の技術】従来、プリンター等の記録ヘッドとして
複数の記録素子を備えたドットインパクト方式、サーマ
ル方式、インクジェット方式を用いた記録装置は、記録
用紙の搬送方向と直交する方向に記録ヘッドを移動させ
ながら印字を行い、１行印字を終えた段階で記録ヘッド
の幅分だけ記録用紙を搬送し、その繰り返しで記録する
方式（シリアルスキャン方式）が一般的である。記録す
る画像データは記録ヘッドの幅に相当するデータが順次
記録ヘッドに転送され、１画素に相当する距離を移動す
る度に記録素子が駆動され、画像を形成する。

【０００３】つまり、この種の装置では、記録ヘッドの
記録素子が縦方向に配列されているが、一方、ホストコ
ンピュータから送られてくる画像データはラスタ（横）
方向に連続したデータである場合が多く、この場合には
横方向のデータを縦方向のデータに変更する（以後ＨＶ
変換と記す）必要がある。

【０００４】従来より、このＨＶ変換処理には、ソフト
ウェアによる方法とハードウェアによる方法とがあり、
いずれもラスタデータの１ビット毎に水平方向から垂直
方向に変換する手段が用いられてきた。

【０００５】ところが、このような方法では、変換時間
に時間を要するので、その対処方法として特開昭63-200
674号公報に示されるように、ＨＶ変換するデータを蓄
えるために特別なメモリをヘッドの１バンドスキャン分
持ち、逐次変換で高速に行うようにしたものが提案され
ている。

【０００６】しかし、この方式では回路規模が大きくな
るために、ＨＶ変換のデータ設定をＭＰＵが行い、変換
自体はハードウェアが行う図４に示すような方法が提案
されている。

【０００７】図４において、ＭＰＵ（マイクロプロセッ
サ）４０１の外部制御信号線には画像データを蓄える記
憶装置としてＤＲＡＭ（ダイナミック・ランダム・アク
セス・メモリ）４０２と、ＨＶ変換用レジスタ４０３が
接続されている。

【０００８】例えばＤＲＡＭとして５１２Ｋワード×１
６ビット（４Ｍビット）構成のものを用いた場合、ＭＰ
Ｕのアドレスバス上に＄ｘ０００００番地から＄ｘＦＦ
ＦＦ番地（「＄」は１６進数を、ｘは任意の１６進数１
桁を示す）までの領域が割り当てられるが、その＄ｘ番
地を例えば＄Ｄとなるようにするには、ＤＲＡＭアドレ
スデコード回路４０４をアドレスバスの上位５ビット
（Ａ２３〜Ａ１９）が”１１０１０”となるタイミング
を検出する回路として構成し、ＤＲＡＭ制御回路４０５
と、Ｒｏｗ・Ｃｏｌｕｍｎアドレスデコード回路４０６
と、ＭＰＵのデータバスとをＤＲＡＭ４０２に接続する
ことにより、ＭＰＵ４０１はＤＲＡＭをアクセスでき
る。

【０００９】ここで、ＤＲＡＭ制御回路４０５は、ＤＲ
ＡＭアドレスデコード回路４０４が検出したタイミング
信号と、ＭＰＵの制御信号、すなわち、；例えばシステ
ムクロック：ＣＬＫ、アドレスストロープ：ＡＳ＊、リ
ード／ライト信号：ＲＤ／ＷＲ＊から、ＤＲＡＭの制御
信号；ＲＡＳ＊、ＣＡＳ＊、ＯＥ＊、ＵＷＥ＊、ＬＷＥ
＊を生成する。Ｒｏｗ・Ｃｏｌｕｍｎアドレスデコード
回路４０６は、Ｒｏｗアドレス、Ｃｏｌｕｍｎアドレス
切り替えタイミングをＤＲＡＭ制御回路４０５から受け
てＭＰＵ４０１のアドレスバス上のアドレスをＤＲＡＭ
のアドレスに変換する。

【００１０】ＭＰＵ４０１のＨＶ変換レジスタ４０３へ
のアクセスは、ＨＶ変換ライトレジスタアドレスデコー
ド回路４０７と、ＨＶ変換リードレジスタアドレスデコ
ード回路４０８により可能となる。

【００１１】ＨＶ変換ライトレジスタアドレスデコード
回路４０７は、ＨＶ変換ライトレジスタアドレス；例え
ば図５に示すように＄ＦＦ００００〜＄ＦＦ０００Ｆの
１６バイトを割り当てた場合、ＭＰＵのアドレスバスの
上位２０ビット（Ａ２３〜Ａ４）が”１１１１１１１１
００００００００００００”の時発生するタイミング信
号と、ＭＰＵのライト動作を示す信号：ＷＥ＊とでＨＶ
変換書込レジスタにＭＰＵのデータバス上のデータをラ
ッチする信号を生成する。

【００１２】また、ＨＶ変換リードレジスタアドレスデ
コード回路４０８は、ＨＶ変換リードレジスタアドレ
ス；例えば図５に示すように＄ＦＦ００１０〜＄ＦＦ０
０１Ｆの１６バイトを割り当てた場合、ＭＰＵのアドレ
スバスの上位２０ビット（Ａ２３〜Ａ４）が”１１１１
１１１１０００００００００００１”の時発生するタイ
ミング信号と、ＭＰＵのリード動作を示す信号：ＲＤと
でＨＶ変換読み出しレジスタに書かれたデータをＭＰＵ
のデータバス上に出力する信号を生成する。

【００１３】ＨＶ変換レジスタ４０３の構成を図５を用
いて説明する。

【００１４】ＨＶ変換書き込みレジスタ４０３ａは１６
ビット長のラッチ回路８個で構成され、ＣＰＵがワード
単位で８回書込を行えば１６×８＝１２８ビットのデー
タが保持される。

【００１５】次にＨＶ変換レジスタに対応したアドレス
からＭＰＵ４０１がデータを読み込み、保持された１２
８ビットのデータの中から、例えば＄ＦＦ００１０アド
レスをリードした場合、各書込レジスタの最上位に保持
されたデータ線が選択されＭＰＵのデータバスに出力さ
れる。また、＄ＦＦ００１Ｆアドレスをリードした場
合、各レジスタの最下位に保持されたデータ線が選択さ
れて、ＭＰＵのデータバスに出力される。

【００１６】このようにＨＶ変換するデータを、８ワー
ド分レジスタに書き込み、その後、８ワード分レジスタ
から読み出すことで、ＨＶ変換を行なえる。通常ＨＶ変
換するデータは、まずＤＲＡＭに蓄えられており、変換
後のデータもＤＲＡＭに蓄えることになる。

【００１７】ところで、ＨＶ変換に要する時間である
が、図６はシステムクロック１６．７ＭＨｚのＭＰＵで
ＤＲＡＭ及びＨＶ変換レジスタをアクセスした場合の各
信号線のタイミングを示しており、ＤＲＡＭのリード／
ライトにはそれぞれ２４０ｎＳ必要であり（システムク
ロック１ウエイトを挿入する）、ＨＶ変換レジスタのリ
ード／ライトにはそれぞれ１８０ｎＳ必要である。よっ
て８ワード分のデータを変換するのに必要な時間は（２４０ｎＳ＋１８０ｎＳ）×８＋（１８０ｎＳ＋２４
０ｎＳ）×８＝６７２０ｎＳとなる。上式中の１８０ｎＳはレジスタのリードおよび
ライト時間２４０ｎＳはＤＲＡＭのリードおよびライト
時間である。

【００１８】したがって、図７に示すような印字幅３０
００ドットヘッド幅６４ドットで構成される１ライン分
の印字ラスタデータをＨＶ変換するのに必要な時間は６７２０ｎＳ×３０００×６４／（１６＊８）＝１００
８００００ｎＳ＝１０．０８ｍＳとなる。

【００１９】

【発明が解決しようとする課題】上記の従来例で、より
高速なＨＶ変換を阻害する要因として、低速なＤＲＡＭ
をＭＰＵが、リード／ライトしている点にあり、変換レ
ジスタのリード／ライトもＭＰＵが行っているところに
ある。

【００２０】上記の従来例は、モノクロの、３６０ＤＰ
Ｉ印字プリンタを想定しデータ変換時間を算出したもの
であるが、今後カラー化やより高品位な印字を求めた場
合には、データ量が、４倍、８倍、１６倍と増えていく
ために、このＨＶ変換処理が、印字速度の向上に関して
大きなボトルネックとなって立ちはだかることになる。

【００２１】本発明の課題は、以上の問題を解決し、比
較的小さな回路規模で高速なＨＶ変換を行なえる画像デ
ータ変換回路を提供することにある。

【００２２】

【課題を解決するための手段】以上の課題を解決するた
めに、本発明においては、縦方向に複数の記録素子を一
列に並ベた記録ヘッドを有し、該記録ヘッドをラスタ方
向に移動させながら該変換後のデータを記録するシリア
ルスキャン型の記録装置において入力されたラスタ方向
順次のデータを縦方向に変換する画像データ変換回路に
おいて、ラスタデータを蓄えるメモリ手段と、該ラスタ
データの一部を読み出し一時待避するレジスタ群と、該
レジスタ群からのデータ読み出し制御信号によりラスタ
データを垂直方向のデータに変換するデータセレクタと
を有し、ＭＰＵが該ラスタデータの読み出しアドレスを
指定することにより、該レジスタ群への書き込み信号と
読み出し信号を生成し、変換されたデータを該メモリ手
段に書き込む構成を採用した。

【００２３】

【作用】以上の構成によれば、ＭＰＵが該ラスタデータ
の読み出しアドレスを指定するだけで、変換レジスタ群
への書き込み信号と読み出し信号を生成し、変換された
データを該メモリ手段に書き込むことができる。

【００２４】

【実施例】以下、図面に示す実施例に基づき、本発明を
詳細に説明する。本発明ではＨＶ変換を行うデータの場
所を指し示す手段と、ＨＶ変換回路の起動を指し示す手
段とを同時に行える回路と、メモリに蓄えられた変換前
データを読み込み、変換し、書き込む動作をＤＲＡＭの
リードモディファイライトサイクル内で行う制御回路を
用いる。

【００２５】＜実施例１＞図１は本発明の一実施例のＨ
Ｖ変換回路を持つプリンタの制御回路の一部を示してい
る。

【００２６】図において、１０１はデータの制御等を行
うＭＰＵであり、画像データの蓄積を含むメモリであ
る。ＤＲＡＭ１０２、ＨＶ変換レジスタ１０３、その制
御回路がアドレスバス：Ａ２３〜Ａ０、データバス：Ｄ
１５〜Ｄ０制御信号線：ＣＬＫ，ＡＳ＊，ＲＤ／ＷＲ＊
等で接続されている。

【００２７】ＤＲＡＭ１０２には４Ｍビット（２５６Ｋ
×１６ワード）を用いられ、アドレスデコード回路１０
４により、ＭＰＵ１０１のアドレス＄Ｄ０００００〜＄
Ｄ７ＦＦＦＦまでに割り付けられる。ＭＰＵ１０１がＤ
ＲＡＭ１０２をアクセスした場合アドレスデコード回路
からＤＲＡＭ１０２のチップセレクト信号ＤＲＡＭＣＳ
＊が発生する。

【００２８】ＤＲＡＭ制御信号発生回路１０５は、上記
のＤＲＡＭＣＳ＊信号と、ＭＰＵのシステムクロック：
ＣＬＫ、アドレスバス上に有効アドレスがあることを示
すアドレスストローブ信号：ＡＳ＊、データバスの転送
信号を示すリード／ライト信号：ＲＤ／ＷＲ＊、及び奇
数／偶数アドレス判別のために最下位アドレスビットＡ
０からＤＲＡＭの制御信号であるロウアドレスストロー
ブ信号：ＲＡＳ＊、カラムアドレスストローブ信号：Ｃ
ＡＳ＊、アウトプットイネーブル信号：ＯＥ＊、アッパ
ーライト信号：ＵＷＥ＊、ロウアーライト信号：ＬＷＥ
＊を発生する。

【００２９】ロー・コラムアドレス切替回路１０６は、
アドレスバスのＡ１８〜Ａ１の１８本の信号線を１０本
／８本のロウアドレス／カラムアドレスに変換する。

【００３０】ＨＶ変換回路の起動は、＄Ｅ０００００〜
＄Ｅ７ＦＦＦＦアドレスをリードすることにより行われ
る。

【００３１】このメモリ空間の割り付けはＤＲＡＭ１０
２のメモリ空間と対応しており、例えばＨＶ変換を行い
たいデータが＄Ｄ０００００〜＄Ｄ０５ＤＣ０にある場
合、ＭＰＵ１０１は＄Ｅ０００００〜＄Ｅ０５ＤＣ８ア
ドレスをリードするだけでよい。

【００３２】そのため、アドレスバスの上位５ビット
が”１１１００”となるタイミングを検出するＨＶ変換
アドレスデコーダ回路１０７の出力信号ＨＶＣＳ＊を受
けて、ＨＶ変換ライトレジスタアドレスセレクタ回路１
０８とＨＶ変換リードレジスタアドレスセレクタ回路１
０９は、それぞれ１６本あるレジスタの選択信号線の内
の１本を選択する。これと同時にＨＶＣＳ＊信号がＤＲ
ＡＭ制御信号発生回路１０５に入力され、ＤＲＡＭ１０
２のリードモディファイライトサイクルモードのタイミ
ング信号が発生される。

【００３３】ＨＶ変換レジスタ１０３は図２に示すよう
に構成される。図２の１６本のＨＶ変換ライトレジスタ
は８ビットのデータラッチ回路が８本で１ブロック単位
とし２ブロックで構成される。ＨＶ変換ライトレジスタ
（１）はＲＥＧ０〜ＲＥＧ７で構成され、各レジスタの
最上位ビットがＨＶ変換リードレジスタ（２）のＨＲＥ
Ｇ８に接続されている。また、最下位ビットはＨＲＥＧ
Ｆに接続している。同様にＨＶ変換ライトレジスタ
（２）はＨＶ変換リードレジスタ（１）と接続されてい
る。

【００３４】次に図３を用いて各ブロックの信号タイミ
ングを説明するとともに本発明の動作説明を行う。ま
ず、ＭＰＵ１０１が＄Ｄ１００００以降に蓄えられたデ
ータをＨＶ変換を行うには、＄Ｅ１００００番地をリー
ドする命令を実行する。

【００３５】これにより、システムクロック：ＣＬＫの
Ｓ０サイクルでアドレスバスに”＄Ｅ１００００”が出
力される。このアドレスを受けて、アドレスデコード回
路１０４はＨＶＣＳ＊信号を立ち下げる。

【００３６】このＨＶＣＳ＊信号を受けて、ＤＲＡＭ制
御信号発生回路１０５はＳ１サイクルの立ち下がりタイ
ミングでアドレスバス上Ａ１８〜Ａ１のアドレス”＄０
８０００”のうちロウアーアドレスをラッチする信号を
発生し、ロー・コラムアドレス切替回路１０６がロウア
ーアドレスとして”＄０８０”を出力する。

【００３７】次にＡＳ＊信号の”Ｌｏｗ”を受けて、Ｓ
２サイクルの立ち上がりタイミングで、ＲＡＳ＊信号を
立ち下げる。次のＳ３サイクルの立ち下がりタイミング
でカラムアドレスに切り替え”＄００”を出力し、次の
ＳＷ１サイクルの立ち上がりでＣＡＳ＊信号を立ち下げ
ると同時にＯＥ＊信号も立ち下げる。このＲＡＳ＊，Ｃ
ＡＳ＊，ＯＥ＊信号のシーケンスでＤＲＡＭアドレス”
＄Ｄ１００００”からデータが出力される。

【００３８】出力されたデータは、ＭＰＵ１０１のデー
タバスに乗り、ＳＷ３サイクルの立ち上がりタイミング
でＯＥ＊信号を立ちあげると共にＨＶ変換レジスタＲＥ
Ｇ０に書き込みを行う。ＳＷ４サイクルの立ち下がりタ
イミングでＨＶ変換リードレジスタＨＲＥＧ０のデータ
が、ＭＰＵのデータバスに乗り、アドレスが偶数（Ａ０
＝０）なのでＳ４サイクルの立ち上がりでＵＷＥ＊信号
が立ち下がりＤＲＡＭ１０２の元のアドレスに書き込ま
れる。

【００３９】ＡＳ＊信号の立ち上がりと同時にＲＡＳ＊
信号も立ち上がり、次のＳ０サイクルの立ち上がりでＣ
ＡＳ＊信号とＵＷＥ＊信号が立ち上がり、１個のリード
モディファイライトサイクルが終了する。

【００４０】ＭＰＵ１０１は続けて＄Ｅ１０００１番地
をリードすると同様にリードモディファイライトサイク
ルが発生し、ＤＲＡＭアドレス”＄Ｄ１０００１”番地
のデータがＨＶ変換ライトレジスタＲＥＧ１に書き込
み、ＨＶ変換リードレジスタＨＲＥＧ１の内容が”＄Ｄ
１０００１”番地に書き戻される。このとき、アドレス
バスの最下位ビットＡ０が”１”なのでＤＲＡＭへの書
き込み信号であるＬＷＥ＊が立ち下がる。

【００４１】上記のシーケンスを”＄Ｅ１００００”
〜”＄Ｅ１０００７”番地まで行うと、ＨＶ変換ライト
レジスタ（１）のＲＥＧ０〜ＲＥＧ７にはＤＲＡＭ：”
＄Ｄ１００００”〜”＄Ｄ１０００７”の内容が書き込
まれる。そしてＤＲＡＭ：”＄Ｄ１００００”〜”＄Ｄ
１０００７”にはＨＶ変換リードレジスタ（２）のＨＲ
ＥＧ０〜ＨＲＥＧ７の内容が書き戻されるが、このとき
の内容は不定である。

【００４２】続けて、”＄Ｅ１０００８”〜”＄Ｅ１０
００Ｆ”番地まで行うと、ＨＶ変換ライトレジスタ
（２）のＲＥＧ８〜ＲＥＧＦにはＤＲＡＭ：”＄Ｄ１０
００８”〜”＄Ｄ１０００Ｆ”の内容が書き込まれる。

【００４３】そしてＤＲＡＭ：”＄Ｄ１０００８”〜”
＄Ｄ１０００Ｆ”にはＨＶ変換リードレジスタ（２）の
ＨＲＥＧ８〜ＨＲＥＧＦの内容が書き戻され、ここには
ＨＶ変換ライトレジスタ（１）のＲＥＧ０〜ＲＥＧ７の
内容、すなわち元のＤＲＡＭ：”＄Ｄ１００００”〜”
＄Ｄ１０００７”の内容をＨＶ変換した値が書かれてい
るので、ＤＲＡＭ：”＄Ｄ１００００”〜”＄Ｄ１００
０７”のＨＶ変換後の内容は、ＤＲＡＭ：”＄Ｄ１００
０８”〜”＄Ｄ１０００Ｆ”に書き込まれることにな
る。

【００４４】従来例同様、図７のような印字幅３０００
ドットヘッド幅６４ドットの１ライン分の印字ラスタデ
ータ２４０００バイトが、ＤＲＡＭ１０２の”＄Ｄ１０
０００”〜”＄Ｄ１５ＤＢＦ”にある場合は、ＭＰＵ１
０１が”＄Ｅ１００００”〜”＄Ｅ１５ＤＣ７”の２４
００８バイト分のアドレスをリードすれば、ＨＶ変換後
のデータがＤＲＡＭ１０２の”＄Ｄ１０００８”〜”＄
Ｄ１５ＤＣ７”番地に書き込まれる。

【００４５】本実施例によれば、図３に示すように、１
個のリードモディファイライトサイクルには、３００ｎ
Ｓ必要なので、ＨＶ変換するのに必要な時間は３００ｎＳ×２４００８＝７２０２４００ｎＳ＝７．２
０２４ｍＳとなり、従来例のＨＶ変換するのに必要な時間１０．０
８ｍＳに比較して、約２８．５％高速化されることがわ
かる。

【００４６】以上のように、本実施例によればＤＲＡＭ
上のデータを一旦８バイト分レジスタに蓄え、その後８
バイトデータのＨＶ変換データを再びＤＲＡＭ上に書き
直す制御をＤＲＡＭのリードモディファイライトサイク
ルで行えるので、高速のＨＶ変換処理が、比較的小規模
の回路変更で実現できる。

【００４７】＜実施例２＞実施例１は、従来例の図４の
回路からそれほどハードウェア規模を大きくすること無
しに高速化を実現しようとしたものであるが、より高速
のＨＶ変換回路を実現するには図８のような構成が考え
られる。図１との違いは、信号線の幅のみで、図８では
図１の１００番台の符号に対し８００番台の符号を用い
ている。

【００４８】この回路は、実施例１のＨＶ変換レジスタ
を１６ビット長にし、図９に示すように、ＨＶ変換ライ
トレジスタが１６ビット長×８を２ブロック持つ構成に
し、１リードモディファイライトサイクルで、２バイト
をＨＶ変換するものである。この変更により、回路規模
としてはゲート換算で４１６ゲート（８ビットラッチは
２６ゲートで１６個分）ほど大きくなる。

【００４９】この回路のリードモディファイライトサイ
クルのタイミングを示したのが図１０であり、ライトサ
イクルで１６ビット全てを置き換えるのでＵＷＥ＊とＬ
ＷＥ＊が同時に発生し、その他は同じタイミングとな
る。

【００５０】実施例１で説明したときと同様に、ラスタ
データ２４０００バイトが、ＤＲＡＭ：”＄Ｄ１０００
０”〜”＄Ｄ１５ＤＢＦ”にある場合は、ＭＰＵが”＄
Ｅ１００００”〜”＄Ｅ１５ＤＣＦ”の２４０１６バイ
ト分のアドレスをワードリードすれば、ＨＶ変換後のデ
ータはＤＲＡＭの”＄Ｄ１００１０”〜”＄Ｄ１５ＤＣ
Ｆ”番地に置き換わることになる。

【００５１】このとき、１個のリードモディファイライ
トサイクルには、実施例１と同じで３００ｎＳ必要なの
で、ＨＶ変換するのに必要な時間は３００ｎＳ×２４０
１６／２＝３６０２４００ｎＳ＝３．６０２４ｍＳとな
り、従来例のＨＶ変換するのに必要な時間１０．０８ｍ
Ｓに比較して、約６４．３％高速になる。また、実施例
１のＨＶ変換するのに必要な時間７．２０２４ｍＳに比
較して、約５０％高速になる。

【００５２】以上のように、本実施例によればＤＲＡＭ
上のデータを一旦１６ビット×８ワード分レジスタに蓄
え、その後１６バイトデータのＨＶ変換データを再びＤ
ＲＡＭ上に書き直す制御をＤＲＡＭのリードモディファ
イライトサイクルで行えるので、より高速のＨＶ変換処
理が小規模の回路追加で実現できる。

【００５３】

【発明の効果】以上から明らかなように、本発明によれ
ば、縦方向に複数の記録素子を一列に並ベた記録ヘッド
を有し、該記録ヘッドをラスタ方向に移動させながら該
変換後のデータを記録するシリアルスキャン型の記録装
置において入力されたラスタ方向順次のデータを縦方向
に変換する画像データ変換回路において、ラスタデータ
を蓄えるメモリ手段と、該ラスタデータの一部を読み出
し一時待避するレジスタ群と、該レジスタ群からのデー
タ読み出し制御信号によりラスタデータを垂直方向のデ
ータに変換するデータセレクタとを有し、ＭＰＵが該ラ
スタデータの読み出しアドレスを指定することにより、
該レジスタ群への書き込み信号と読み出し信号を生成
し、変換されたデータを該メモリ手段に書き込むハード
ウェア制御手段を有する構成を採用しているので、ＭＰ
Ｕが該ラスタデータの読み出しアドレスを指定するだけ
で、ＭＰＵの制御を介して変換レジスタのリード／ライ
トを行なうことなく、変換レジスタ群への書き込み信号
と読み出し信号を生成し、変換されたデータを該メモリ
手段に書き込むことができ、比較的小さな回路規模によ
り高速にＨＶ変換を行なえる優れた画像データ変換回路
を提供することができる。

【図面の簡単な説明】

【図１】本発明の第１実施例におけるプリンタの画像デ
ータ変換回路のブロック図である。

【図２】本発明の第１実施例におけるＨＶ変換レジスタ
の変換を概念的に示した説明図である。

【図３】本発明の第１実施例におけるＤＲＡＭアクセス
のタイミングチャート図である。

【図４】従来のプリンタの画像データ変換回路のブロッ
ク図である。

【図５】従来のＨＶ変換レジスタの変換を概念的に示し
た説明図である。

【図６】従来のＤＲＡＭアクセスのタイミングチャート
図である。

【図７】プリンタで印刷されるラスタデータを示した説
明図である。

【図８】本発明の第２実施例におけるプリンタの画像デ
ータ変換回路のブロック図である。

【図９】本発明の第２実施例におけるＨＶ変換レジスタ
の変換を概念的に示した説明図である。

【図１０】本発明の第２実施例におけるＤＲＡＭアクセ
スのタイミングチャート図である。

【符号の説明】

１０１ＭＰＵ１０２ＤＲＡＭ１０３ＨＶ変換レジスタ１０４アドレスデコード回路１０５ＤＲＡＭ制御信号発生回路１０６ロー・コラムアドレス切替回路１０７ＨＶ変換アドレスデコーダ回路１０８ＨＶ変換ライトレジスタアドレスセレクタ回路１０９ＨＶ変換リードレジスタアドレスセレクタ回路８０１ＭＰＵ８０２ＤＲＡＭ８０３ＨＶ変換レジスタ８０４アドレスデコード回路８０５ＤＲＡＭ制御信号発生回路８０６ロー・コラムアドレス切替回路８０７ＨＶ変換アドレスデコーダ回路８０８ＨＶ変換ライトレジスタアドレスセレクタ回路８０９ＨＶ変換リードレジスタアドレスセレクタ回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者冠木義明東京都大田区下丸子３丁目30番２号キヤノン株式会社内 (72)発明者植村寛東京都大田区下丸子３丁目30番２号キヤノン株式会社内 (72)発明者塚田伸幸東京都大田区下丸子３丁目30番２号キヤノン株式会社内

Claims

【特許請求の範囲】

【請求項１】縦方向に複数の記録素子を一列に並ベた
記録ヘッドを有し、該記録ヘッドをラスタ方向に移動さ
せながら該変換後のデータを記録するシリアルスキャン
型の記録装置において入力されたラスタ方向順次のデー
タを縦方向に変換する画像データ変換回路において、ラスタデータを蓄えるメモリ手段と、該ラスタデータの一部を読み出し一時待避するレジスタ
群と、該レジスタ群からのデータ読み出し制御信号によりラス
タデータを垂直方向のデータに変換するデータセレクタ
とを有し、ＭＰＵが該ラスタデータの読み出しアドレスを指定する
ことにより、該レジスタ群への書き込み信号と読み出し
信号を生成し、変換されたデータを該メモリ手段に書き
込むことを特徴とする画像データ変換回路。
【請求項２】前記メモリ手段としてダイナミック・ラ
ンダム・アクセス・メモリ（ＤＲＡМ）を用い、ＤＲＡ
Ｍのリードモディファイライトサイクルを制御する回路
と、該リードモディファイライトサイクル制御回路が、
前記レジスタ群への書き込み信号と、読み出し信号を生
成することを特徴とする請求項１に記載の画像データ変
換回路。
【請求項３】前記ラスタデータの読み出しアドレス指
定手段として、ラスタデータを蓄えるメモリ領域に１対
１で対応したアドレスからデータを読み出す事により制
御することを特徴とする請求項１に記載の画像データ変
換回路。