KR950015138A - 데이타 직교 변환용 회전 레지스터 - Google Patents

데이타 직교 변환용 회전 레지스터 Download PDF

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KR950015138A KR1019940032082A KR19940032082A KR950015138A KR 950015138 A KR950015138 A KR 950015138A KR 1019940032082 A KR1019940032082 A KR 1019940032082A KR 19940032082 A KR19940032082 A KR 19940032082A KR 950015138 A KR950015138 A KR 950015138A
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Abstract

본 발명은 데이타 프로세싱 장치(71)의 회전 레지스터(205)이다. 데이타 프로세싱 장치(71)은 데이타 프로세서 버스(103), 회전 레지스터(208)및 레지스터 선택회로를 포함한다. 회전 레지스터(208)은 각각 다수의 동일 비트 그룹들을 갖는 다수의 데이타 레지스터(200)에 의해 구현된다. 각 데이타 레지스터의 각 비트 그룹내의 비트들의 수는 양호하게 데이타 레지스터의 수N과 동일한다. 레지스터 선택 회로는 데이타 프로세서 버스를 통해 정상 레지스터 판독 및 기입을 허용한다. 양호한 실시예에서, 레지스터 세트는 이중 포트로 되어 있고 2개의 데이타 프로세서 버스(103, 105, 107)을 통해 판독 및 기입이 행해질 수 있다. 회전 판독 모드에서, 레지스터 선택 회로는 판독 억세스를 위한 데이타 레지스트들 각각의 각 섹션 내의 선정된 위치로부터 인접하지 않는 비트들을 선택한다. 회전기입 모드에서, 레지스터 선택 회로는 기입 억세스를 위한 데이타 레지스트들 각각의 각 섹션 내의 선정된 위치로부터 인접하지 않는 비트들을 선택한다. 데이타 레지스터들(200)은 루프 형태로 함께 접속된다. 각 데이타 레지스터의 최상위 비트는 다음 순차의 데이타 레지스터의 최하위 비트에 접속되고, 마지막 데이타 레지스터는 맨처음 데이타 레지스터에 접속된다. 레지스터 회전 모드에서, 레지스터 선택 회로는 각 데이타 레지스터 내의 비트들을 루프 내에서 회전시킨다. 양호한 실시예에서, 이 회전은 레지스터 회전 명령의 각 수행시 1비트씩 이루어진다. 본 발명의 양호한 실시예에서, 회전 레지스터(208)은 영상 프로세싱에 사용되는 단일 집적 회로(100)에 형성된 멀티프로세서의 일부로서 최소한 1개의 다지탈 영상그래픽 프로세서(71, 72, 73, 74)내에 포함된다.

Description

데이타 직교 변환용 회전 레지스터
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 사용되는 영상 처리 시스템의 시스템 아키택쳐를 나타내는 도면.
제2도는 본 발명의 양호한 실시예를 형성하는 하나의 집적 회로 멀티프로세서의 아키택터를 나타내는 도면.
제3도는 제 2도에 도시한 디지탈 영상/그래픽 프로세서 중 하나를 블럭 다이어그램 형태로 나타낸 도면.

Claims (95)

  1. 데이타 프로세서 버스, 상기 데이타 프로세서 버스에 접속되고, 각각이 다수의 N동일 비트 그룹을 갖는 다수의 N데이타 레지스터, 및 상기 N데이타 레지스터에 접속되고, 정상 레지스터 판독 모드에서 상기 데이타 프로세서 버스를 통해 판독 억세스를 위한 특정 데이타 레지스터를 선택하고, 정상 레지스터 기입 모드에서 상기 데이타 프로세서 버스를 통해 기입 억세스를 위한 특정 데이타 레스스터를 선택하며, 회전 레지스터 판독 모드에 응답하여 상기 데이타 프로세서 버스를 통해 판독 억세스를 위한 상기 N개의 데이타 레지스터 각각에 대한 상기M개의 각 섹션내의 선정된 위치로부터 M개의 인접하지 않는 비트들을 선택되는 레지스터 선택회로를 포함하는 것을 특징으로 하는 데이타 프로세싱 장치.
  2. 제1항에 있어서, 상기 레지스터 선택 회로가 회전 레지스터 기입 모드에 응답하여 상기 데이타 프로세서 버스를 통해 기입 억세스를 위한 상기 N개의 데이타 레지스터 각각에 대한 상기 M개의 각 섹션 내의 선정된 위치로부터 M개의 인접하지 않는 비트를 선택하는 것을 특징으로 하는 데이타 프로세싱 장치.
  3. 제1항에 있어서, 상기 각 데이타 레지스터의 각 비트 그룹내의 비트들의 수가 데이타 레지스터들의 수N과 동일한 것을 특징으로 하는 데이타 프로세싱 장치.
  4. 제1항에 있어서, 최소한 1개의 추가 데이타 프로세서 버스를 더 포함하고. 상기 N개의 데이타 레지스터 각각이 상기 최소한 1개의 추가 데이타 프로세서 버스에 접속되고, 상기 레지스터 선택회로가 추가 데이타 프로세서 버스 레지스터 판독 모드에서, 상기 최소한 1개의 추가 데이타 프로세서 버스 중 특정된 것을 통해 판독 억세스를 위한 특정 데이타 레지스터를 선택하고, 추가 데이타 프로세서 버스레지스터 기입 모드에서 상기 최소한 1개의 추가 데이타 프로세서 버스 중 특정된 것을 통해 기입 억세스를 위한 특정 데이타 레지스터를 선택하는 것을 특징으로 하는 데이타 프로세싱 장치.
  5. 제1항에 있어서, 상기 N데이타 레시즈터들이 한 데이타 레지스터의 최상위 비트가 다음 순차의 데이타 레지스터의 최하위 비트에 접속되고, 마지막 순차의 데이타 레지스터의 최상위 비트가 제1순차의 데이타 레지스터의 최하위 비트에 접속되는 루프 형태로 함께 접속되고, 상기 레지스터 선택 회로가 레지스터 회전 모드에서 각 데이타 레지스터 내의 비트들을 상기 루프 내에서 회전시키는 것을 특징으로 하는 데이타 프로세싱 장치.
  6. 제5항에 있어서, 상기 레지스터 선택 회로가 상기 레지스터 회전 모드에서 각 데이타 레지스터 내의 비트들을 상기 루프내에서 1비트 위치씩 회전시키는 건을 특징으로 하는 데이타 프로세싱 장치.
  7. 제5항에 있어서, 명령들의 발생지, 및 상기 레지스터 선택 회로 및 상기 명령들의 발생지에 접속된 명령 디코드 논리를 더 포함하고, 상기 명령 디코드는 논리가 상기 레지스터 선택 회로를 상기 정상 레지스터 판독 모드로 들어가서 정상 레지스터 판독 모드 명령에 응답하여 명령 특정 데이타 레지스터를 선택하고, 상기 정상 레지스터 기입 모드로 들어가서 정상 레지스터 기입 모드 명령에 응답하여 명령 특정 데이타 레지스터를 선택하며, 상기 레지스터 회전 모드로 들어가서 레지스터 회전 명령에 응답하여 각 데이타 레지스터 내의 비트들을 상기 루프 내에서 회전시키도록 제어하는 것을 특징으로 하는 데이타 프로세싱 장치.
  8. 제1항에 있어서, 상기 N데이타 레지스터가 가각 8비트인 4섹션을 갖는 32비트 레지스터를 포함하고, 상기 레지스터 선택 회로가 회전 레지스터 판독 모드에 응답하여 상기 데이타 프로세서 버스를 통해 판독 억세스를 위한 상기 8데이타 레지스터 각각의 상기 4섹션 각각 내의 제1위치로부터 32비트들을 선택하는 것을 특징으로 하는 데이타 프로세싱 장치.
  9. 제1항에 있어서, 명령들의 발생지, 및 상기 레지스터 선택회로 및 상기 명령들의 발생지에 접속된 명령 디코드 논리를 더 포함하고, 상기 명령 디코드 논리가 상기 레지스터 선택 회로를 상기 정상 레지스터 판독 모드로 들어가서 정상 레지스터 판독 모드 명령에 응답하여 명령 특정 데이타 레지스터를 선택하고, 상기 정상 레지스터 기입 모드로 들어가서 정상 레지스터 기입 모드 명령에 응답하여 명령 특정 데이타 레지스터를 선택하며, 상기 회전 레지스터 판독 모드로 들어가서 회전 레지스터 판독 모드 명령에 응답하여 상기 M개의 인접하지 않는 비트들을 선택하도록 제어하는 것을 특징으로 하는 데이타 프로세싱 장치
  10. 데이타 및 어드레스를 전송하는 데이타 시스템 버스, 상기 데이타 시스템 버스에 접속되고, 데이타를 저장하고 상기 데이타 시스템 버스를 통해 데이타를 전송하는 시스템 메모리; 및 상기 데이타 시스템 버스에 접속되고, 데이타 프로세서 버스, 상기 데이타 프로세서 버스에 접속되고 다수의 M동일 비트 그룹을 갖는 다수의 N데이타 레지스터, 및 상기 N데이타 레지스터에 접속되고, 정상 레지스터 판독 모드에서 상기 데이타 프로세서 버스를 통해 판독 억세스를 위한 특정 데이타 레지스터를 선택하고, 정상 레지스터 기입 모드에서 상기 데이타 프로세서 버스를 통해 기입 억세스를 위한 특정 데이타 레지스터를 선택하며, 회전 레지스터 판독 모드에 응답하여 상기 데이타 프로세서 버스를 통해 판독 억세스를 위한 상기 N개의 데이타 레지스터 각각에 대한 상기 M개의 섹션 각각 내의 선정된 위치로부터 M개의 인접하지 않는 비트들을 선택하는 레지스터 선택회로를 포함하는 데이타 프로세서 회로를 포함하는 것을 특징으로 하는 데이타 프로세싱 시스템.
  11. 제10항에 있어서, 상기 데이타 프로세서 회로에서, 상기 레지스터 선택 회로가 회전 레지스터 기입 모드에 응답하여 상기 데이타 프로세서 버스를 통해 기입억세스를 위한 상기 N개의 데이타 레지스터 각각에 대한 상기 M개의 각 섹션 내의 선정된 위치로부터 M개의 인접하지 않는 비트를 선택하는 것을 특징으로 하는 데이타 프로세싱 시스템.
  12. 제10항에 있어서, 상기 데이타 프로세서 회로에서, 상기 각 데이타 레지스터의 각 비트 그룹내의 비트들의 수가 데이타 레지스터들의 수N과 동일한 것을 특징으로 하는 데이타 프로세싱 시스템.
  13. 제10항에 있어서, 상기 데이타 프로세서 회로가 최소한 1개의 추가 데이타 프로세서 버스를 더 포함하고, 상기 N개의 데이타 레지스터 각각이 상기 최소한 1개의 추가 데이타 프로세서 버스에 접속되고, 상기 레지스터 선택 회로가 추가 데이타 프로세서 버스 레지스터 판독 모드에서 상기 최소한 1개의 추가 데이타 프로세서 버스 중 특정된 것을 통해 판독 억세스를 위한 특정 데이타 레지스터를 선택하고, 추가 데이타 프로세서 버스 레지스터 기입 모드에서 상기 최소한 1개의 추가 데이타 프로세서 버스 중 특정된 것을 통해 기입 억세스를 위한 특정 데이타 레지스터를 선택하는 것을 특징으로 하는 데이타 프로세싱 시스템.
  14. 제10항에 있어서, 상기 데이타 프로세서 회로에서, 상기 N데이타 레지스터들이 한 데이타 레지스터의 최상위 비트가 다음 순차의 데이타 레지스터의 최하위 비트에 접속되고, 마지막 순차의 데이타 레지스터의 최상위 비트가 제1순차의 데이타 레지스터의 최하위 비트에 접속되는 루프 헝태로 함께 접속되고, 상기 레지스터 선택 회로가 레지스터 회전 모드에서 각 데이타 레지스터 내의 비트들을 상기 루프 내에서 회전시키는 것을 특징으로 하는 데이타 프로세싱 시스템.
  15. 제14항에 있어서, 상기 데이타 프로세서 회로에서, 상기 레지스터 선택 회로가 상기 레지스터 회전 모드세서 각 데이타 레지스터 내의 비트들을 상기 루프내에서 1비트 위치씩 회전시키는 것을 특징으로 하는 데이타 프로세싱 시스템
  16. 제14항에 있어서, 상기 데이타 프로세서 회로가 명령들의 발생지, 및 상기 레지스터 선택 회로 및 상기 명령들의 발생지에 접속된 명령 디코드 논리를 더 포함하고, 상기 명령 디코드 논리가 상기 레지스터 선택 회로를 상기 정상 레지스터 판독 모드로 들어가서 정상 레지스터 판독 모드 명령에 응답하여 명령 특정 데이타 레지스터를 선택하고, 상기 정상 레지스터 기입 모드로 들어가서 정상 레지스터 기입 모드 명령에 응답하여 명령 특정 데이타 레지스터를 선택하며, 상기 레지스터 회전 모드로 들어가서 레지스터 회전 명령에 응답하여 각 데이타 레지스터 내의 비트들을 상기 루프 내에서 회전시키도록 제어하는 것을 특징으로 하는 데이타 프로세싱 시스템.
  17. 제10항에 있어서, 상기 데이타 프로세서 회로에서, 상기 N데이타 레지스터가 각각 8비트인 4섹션을 갖는 32비트 레지스터를 포함하고, 상기 레지스터 선택 회로가 회전 레지스터 판독 모드에 응답하여 상기 데이타 프로세서 버스를 통해 판독 억세스를 위한 상기 8데이타 레지스터 각각의 상기 4섹션 각각 내의 제1위치로부터 32비트들을 선택하는 것을 특징으로 하는 데이타 프로세싱 시스템.
  18. 제10항에 있어서, 상기 데이타 프로세서 회로가 명령들의 발생지, 및 상기 레지스터 선택 회로 및 상기 명령들의 발생지에 접속된 명령 디코드 논리를 더 포함하고, 상기 명령 디코드 논리가 상기 레지스터 선택 회로를 상기 정상 레지스터 판독 모드로 들어가서 정상 레지스터 판독 모드 명령에 응답하여 명령 특정 데이타 레지스터를 선택하고, 상기 정상 레지스터 기입 모드로 들어가서 정상 레지스터 기입 모드 명령에 응답하여 명령 특정 데이타 레지스터를 선택하며, 상기 회전 레지스터 판독 모드로 들어가서 회전 레지스터 판독 모드 명령에 응답하여 상기 M개의 인접하지 않는 비트들을 선택하도록 제어하는 건을 특징으로 하는 데이타 프로세싱 시스템.
  19. 제10항에 있어서, 상기 데이타 프로세서 회로가 상기 데이타 프로세서 회로에 접속된 다수의 데이타 메모리, 상기 데이타 프로세서 회로에 명령들을 공급하는 명령 메모리 및 상기 데이타 시스템 버스, 상기 각각의 데이타 메모리 및 상기 명령 메모리에 접속되고 상기 시스템 메모리와 상기 다수의 데이타 메모리들간 및 상기 시스템 메모리와 상기 명령 메모리간의 데이타 전송을 제어하는 전송 제어기를 포함하는 것을 특징으로 하는 데이타 프로세싱 시스템.
  20. 제19항에 있어서, 상기 데이타 프로세서 회로가 상기 데이타 프로세서 회로가 동일한 최소한 1개의 추가 데이타 프로세서 회로, 각각의 추가 데이타 프로세서 회로에 접속된 다수의 추가 데이타 메모리들, 및 각각의 추가 데이타 프로세서 회로에 명령들을 공급하는 추가 명령 메모리를 더 포함하고, 상기 전송 제어기가 상기 각각의 추가 데이타 메모리 및 상기 추가 명령 메모리 각각에 또한 접속되고, 상기 시스템 메모리와 상기 각각의 추가 데이타 메모리간 및 상기 시스템 메모리와 상기 각각의 추가 명령 메모리간의 데이타 전송을 제어하는 것을 특징으로 하는 데이타 프로세싱 시스템.
  21. 제20항에 있어서, 상기 데이타 프로세서 회로를 포함하는 상기 데이타 프로세서 회로, 상기 데이타 메모리, 상기 명령 메모리, 상기 각 추가 데이타 프로세서 회로들, 상기 각 추가 데이타 메모리들, 각 추가 명령 메모리 및 상기 전송 제어기가 단일 집적 회로 상에 형성되는 것을 특징으로 하는 데이타 프로세싱 시스템.
  22. 제21항에 있어서, 상기 데이타 프로세서 회로가 마스터 데이타 프로세서, 상기 마스터 데이타 프로세서에 접속된 다수의 마스터 데이타 메모리, 및 상기 마스터 데이타 프로세서에 명령들을 공급하는 최소한 1개의 마스터 명령 메모리를 더 포함하고, 상기 전송 제어기는 상기 각 마스터 데이타 메모리 및 상기 각 마스터 명령 메모리에 또한 접속되고, 상기 시스템 메모리와 상기 각각의 추가 데이타 메모리들간 및 상기 시스템 메모리와 상기 각각의 추가 명령 메모리간의 데이타 전송을 제어하는 것을 특징으로 하는 데이타 프로세싱 시스템.
  23. 제22항에 있어서, 상기 데이타 프로세서 회로를 포함하는 상기 데이타 프로세서 회로, 상기 데이타 메모리, 상기 명령 메모리, 상기 마스터 데이타 프로세서, 상기 각 마스터 데이타 메모리, 각 마스터 명령 메모리 및 상기 전송 제어기가 단일 집적 회로 상에 형성되는 것을 특징으로 하는 데이타 프로세 싱 시스템.
  24. 제10항에 있어서, 상기 시스템 메모리가 다수의 픽셀 내에 영상 데이타를 저장하는 영상 메모리로 이루어지고, 상기 데이타 프로세싱 시스템이, 상기 영상 메모리에 접속되고, 상기 영상 메모리에 저장된 다수의 픽셀로 이루어진 영상의 가시적으로 인식할 수 있는 출력을 생성하는 영상 디스플레이 유닛을 더 포함하는 것을 특징으로 하는 데이타 프로세싱 시스템.
  25. 제24항에 있어서, 상기 영상 메모리와 상기 영상 디스플레이 유닛 사이에 접속을 형성하고, 상기 영상 메모리로부터 나은 픽셀을 상기 영상 디스플레이 유닛을 구동시키는 비디오 신호로 변환시키는 팰릿을 더 포함하고, 상기 데이타 프로세서 회로가 상기 팰릿에 접속되어 상기 비디오 신호로의 픽셀의 팰릿 변환을 제어하는 프레임 제어기를 더 포함하는 것을 특징으로 하는 데이타 프로세싱 시스템.
  26. 제10항에 있어서, 상기 시스템 메모리가 다수의 픽셀 내에 영상 데이타를 저장하는 영상 메모리에 접속되어 상기 영상 메모리에 저장된 다수의 픽셀로 이루어진 영상의 인쇄된 출력을 발생시키는 인쇄기를 더 포함하는 건을 특징으로 하는 데이타 프로세싱 시스템.
  27. 제26항에 있어서, 상기 인쇄기가 칼라 인쇄기로 이루어진 것을 특징으로 하는 데이타 프로세싱 시스템.
  28. 제26항에 있어서, 상기 영상 메모리와 상기 인쇄기 사이의 접속을 형성하고, 상기 영상 메모리로부터 나은 픽셀들을 상기 인쇄기를 구동하는 인쇄 신호로 변환시키는 인쇄 제어기를 더 포함하고, 데이타 프로세서 회로가 상기 인쇄 제어기에 접속되고 인쇄 신호로의 픽셀의 상기 인쇄 제어기 변환을 제어하는 프레임 제어기를 더 포함하는 것을 특징으로 하는 데이타 프로세싱 시스템.
  29. 제10항에 있어서, 상기 시스템 메모리가 다수의 픽셀 내에 영상 데이타를 저장하는 영상 메모리로 이루어지고, 상기 데이타 프로세싱 시스템이 상기 영상 메모리에 접속되고 영상 신호 입력을 발생시키는 영상 장치를 더 포함하는 것을 특징으로 하는 데이타 프로세싱 시스템,
  30. 제29항에 있어서, 상기 영상 디바이스와 상기 영상 메모리 사이의 접속들 형성하고, 상기 영상 신호를 상기 영상 메모리에 저장하기 위해 공급되는 픽셀로 변환시키는 영상 포착 제어기를 더 포함하고, 상기 데이타 프로세서 회로가 상기 영상 포착 제어기에 접속되고 픽셀로의 상기 영상 신호의 상기 영상 포착 제어기 변환을 제어하는 프레임 제어기를 더 포함하는 것을 특징으로 하는 데이타 프로세싱 시스템.
  31. 제10항에 있어서, 상기 데이타 시스템 버스 및 통신선에 접속된 모뎀을 더 포함하는 것을 특징으로 하는 데이타 프로세싱 시스템.
  32. 제31항에 있어서, 상기 데이타 시스템 버스에 접속된 호스트 프로세싱 시스템을 더 포함하는 것을 특징으로 하는 데이타 프로세싱 시스템.
  33. 제32항에 있어서, 상기 호스트 프로세싱 시스템에 접속되고 데이타 및 어드레스를 전달하는 호스트 시스템 버스, 및 상기 호스트 시스템 버스에 접속된 최소한 1개의 호스트 주변장치를 더 포함하는 것을 특징으로 하는 데이타 프로세싱 시스템.
  34. 데이타 프로세서 버스 상기 데이타 프로세서 버스에 접속되고, 다수의 M동일 비트 그룹을 갖는 다수의 N데이타 레지스터에 접속되고, 정상 레지스터 판독 모드에서 상기 데이타 프로세서 버스를 통해 판독 억세스를 위한 특정 데이타 레지스터를 선택하고, 정상 레지스터 기입 모드에서 상기 데이타 프로세서 버스를 통해 기입 억세스를 위한 특정 데이타 레지스터를 선택하며, 회전 레지스터 기입 모드에 응답하여 상기 데이타 프로세서 버스를 통해 기입 억세스를 위한 상기 N개의 데이타 레지스터 각각에 대한 상기 M개의 섹션 각각 내의 선정된 위치로부터 M개의 인접하지 않는 비티들을 선택하는 레지스터 선택 회로를 포함하는 것을 특징으로 하는 데이타 프로세싱 장치.
  35. 제34항에 있어서, 상기 각 데이타 레지스터의 각 비트 그룹 내의 비트들의 수가 데이타 레지스터들의 수N과 동일한 것을 특징으로 하는 데이타 프로세싱 장치.
  36. 제34항에 있어서, 최소한 1개의 추가 데이타 프로세서 버스를 더 포함하고, 상기 N개의 데이타 레지스터 각각이 상기 최소한 1개의 추가 데이타 프로세서 버스에 접속되고, 상기 레지스터 선택 회로가 추가 데이타 프로세서 버스 레지스터 판독 모드에서 상기 최소한 1개의 추가 데이타 프로세서 버스 중 특정된 것을 통해 판독 억세스를 위한 특정 데이타 레지스터를 선택하고, 추가 데이타 프로세서 버스 레지스터 기입 모드에서 상기 최소한 1개의 추가 데이타 프로세서 버스 중 특정된 것을 통해 기입 억세스를 위한 특정 데이타 레지스터를 선택하는 것을 특징으로 하는 데이타 프로세싱 장치
  37. 제34항에 있어서, 상기 N데이타 레지스터들이 한 데이타 레지스터의 최상위 비트가 다음 순차의 데이타 레지스터의 최하위 비트에 접속도이고, 마지막 순차의 데이타 레지스터의 최상위 비트간 제1순차의 데이타 레지스터의 최하위 비트에 접속되는 루프 형태로 함께 접속되고, 상기 레지스터 선택 회로가 레지스터 회전 모드에서 각 데이타 레지스터 내의 비트들을 상기 루프 내에서 회전시키는 것을 특징으로 하는 데이타 프로세싱 장치.
  38. 제37항에 있어서, 상기 레지스터 선택회로가 상기 레지스터 회전 모드에서 각 데이타 레지스터 내의 비트들을 상기 루프내에서 1비트 위치씩 회전시키는 것을 특징으로 하는 데이타 프로세싱 장치.
  39. 제37항에 있어서, 명령들의 발생지 및 상기 레지스터 선택 회로 및 상기 명령들의 발생지에 접속된 명령 디코드 논리를 더 포함하고, 상기 명령 디코드 논리가 상기 레지스터 선택 회로를 상기 정상 레지스터 판독 모드를 들어가서 정상 레지스터 판독 모드 명령에 응답하여 명령 특정 데이타 레지스터를 선택하고, 상기 정상 레지스터 기입 모드로 들어가서 정상 레지스터 기입 모드 명령에 응답하여 명령 특정 데이타 레지스를 선택하며, 상기 레지스터 회전 모드로 들어가서 레지스터 회전 명령에 응답하여 각 데이타 레지스터 내의 비트들을 상기 루프 내에서 회전시키도록 제어하는 것을 특징으로 하는 데이타 프로세싱 장치.
  40. 제34항에 있어서, 상기 N데이타 레지스터가 각각 8비트인 4섹션을 갖는 32비트 레지스터를 포함하고, 상기 레지스터 선택 회로가 회전 레지스터 판독 모드에 응답하여 상기 데이타 프로세서 버스를 통해 판독 억세스를 위한 상기 8데이타 레지스터 각각이 상기 4섹션 각각 내의 제1위치로부터 32비트들을 선택하는 것을 특징으로 하는 데이타 프로세싱 장치
  41. 제34항에 있어서, 명령들의 발생지 및 상기 레지스터 선택 회로 및 상기 명령들의 발생지 접속된 명령 디코드 논리를 더 포함하고, 상기 명령 디코드 논리가 상기 레지스터 선택 회로를 상기 전상 레지스터 판독 모드로 들어가서 정상 레지스터 판독 모드 명령에 응답하여 명령 특정 데이타 레지스터를 선택하고, 상기 정상 레지스터 기입 모드로 들어가서 정상 레지스터 기입 모드 명령에 응답하여 명령 특정 데이타 레지스터를 선택하며, 상기 회전 레지스터 판독 모드로 들어가서 회전 레지스터 판독 모드 명령에 응답하여 상기 M개의 인접하지 않는 비트들을 선택하도록 제어하는 것을 특징으로 하는 데이타 프로세싱 장치.
  42. 데이타 및 어드레스를 전송하는 데이타 시스템 버스, 상기 데이타 시스템 버스에 접속되고, 데이타를 저장하고 상기 데이타 시스템 버스를 통해 데이타를 전송하는 시스템 메모리, 상기 데이타 시스템에 접속되고, 데이타 프로세서 버스, 상기 데이타 프로세서 버스에 접속되고 다수의 M 동일 비트 그룹을 갖는 다수의 N데이타 레지스터, 및 상기 N데이타 레지스터에 접속되고, 정상 레지스터 판독 모드에서 상기 데이타 프로세서 버스를 통해 판독 억세스를 위한 특정 데이타 레지스터를 선택하고, 정상 레지스터 기입 모드에서 상기 데이타 프로세서 버스를 통해 기입 억세스를 위한 특정 데이타 레지스터를 선택하며, 회전 레지스터 기입 모드에 응답하여 상기 데이타 프로세서 버스를 통해 기입 억세스를 위한 상기 N개 데이타 레지스터 각각에 대한 상기 M개의 섹션 각각 내의 선정된 위치로부터 M개의 인접하지 않는 비트들을 선택하는 레지스터 선택회로를 포함하는 데이타 프로세서 회로를 포함하는 것을 특징으로 하는 데이타 프로세싱 시스템.
  43. 제42항에 있어서, 상기 데이타 프로세서 회로에서, 상기 각 데이타 레지스터의 각 비트 그룹 내의 비트들의 수가 데이타 레지스터들의 수 N과 동일한 것을 특징으로 하는 데이타 프로세싱 시스템.
  44. 제42항에 있어서, 상기 데이타 프로세서 회로가 최소한 1개의 추가 데이타 프로세서 버스를 더 포함하고 상기 N개의 데이타 레지스터 각각이 상기 최소한 1개의 추가 데이타 프로세서 버스에 접속되고, 상기 레지스터 선택 회로가 추가 데이타 프로세서 버스 레지스터 판독 모드에서 상기 최소한 1개의 추가 데이타 프로세서 버스 중 특정된 것을 통해 판독 억세스를 위한 특정 데이타 레지스터를 선택하고, 추가 데이타 프로세서 버스 레지스터 기입 모드에서 상기 최소한 1개의 추가데이타 프로세서 버스 중 특정된 것을 통해 기입 억세스를 위한 특정 데이타 레지스터를 선택하는 것을 특징으로 하는 데이타 프로세싱 시스템.
  45. 제42항에 있어서, 상기 데이타 프로세서 회로에서, 상기 N데이타 레지스터들이 한 데이타 레지스터의 최상위 비트가 다음 순차의 데이타 레지스터의 최하위 비트에 접속되고, 마지막 순차의 데이타 레지스터의 최상위 비트가 제1순차의 데이타 레지스터의 최하위 비트에 접속되는 루프 형태로 함께 접속되고, 상기 레지스터 선택 회로가 레지스터 회전 모드에서 각 데이타 레지스터 내의 비트들을 상기 루프 내에서 회전시키는 것을 특징으로 하는 데이타 프로세싱 시스템.
  46. 제45항에 있어서, 상기 데이타 프로세서 회로에서, 상기 레지스터 선택 회로가 상기 레지스터 회전 모드에서 각 데이타 레지스터 내의 비트들을 상기 루프내에서 1비트 위치씩 회전시키는 것을 특징으로 하는 데이타 프로세싱 시스템.
  47. 제45항에 있어서, 상기 데이타 프로세서 회로가 명령들의 발생지, 및 상기 레지스터 선택 회로 및 상기 명령들의 발생지에 접속된 명령 디코드 노리를 더 포함하고, 상기 명령 디코드 논리가 상기 레지스터 선택 회로를 상기 정상 레지스터 판독 모드로 들어가서 정상 레지스터 판독 모드 명령에 응답하여 명령 특정 데이타 레지스터를 선택하고, 상기 정상 레지스터 입 모드로 들어가서 정상 레지스터
    기입 모드 명령에 응답하여 명령 특정 데이타 레지스터를 선택하며, 상기 레지스터 회전 모드로 들어가서 레지터 회전 명령에 응답하여 각 데이타 레지스터 내의 비트들을 상기 루프 내에서 회전시키도록 제어하는 것을 특징으로 하는 데이타 프로세싱 시스템.
  48. 제42항에 있어서, 상기 데이타 프로세서 회로에서, 상기 N데이타 레지스터가 각각 8비트인 4섹션을 갖는 32비트 레지스터를 포함하고, 상기 레지스터 선택 회로가 회전 레지스터 판독 모드에 응답하여 상기 데이타 프로세서 버스를 통해 판독 억세스를 위한 상기 8데이타 레지스터 각각의 상기 4섹션 각각 내의 제1위치로부터 32비트들을 선택하는 것을 특징으로 하는 데이타 프로세싱 시스템.
  49. 제42항에 있어서, 상기 데이타 프로세서 회로가 명령들의 발생지, 및 상기 레지스터 선택 회로 및 상기 명령들이 발생지에 접속된 명령 디코드 논리를 더 포함하고, 상기 명령 디코드 논리가 상기 레지스터 선택 회로를 상기 정상 레지스터 판독 모드로 들어가서 정상 레지스터 판독 모드 명령에 응답하여 명령 특정 데이타 레지스터를 선택하고, 상기 정상 레지스터 기입 모드로 들어가서 정상 레지스터 기입 모드 명령에 응답하여 명령 특정 데이타 레지스터를 선택하며, 각기 회전 레지스터 판독 모드로 들어가서 회전 레지스터 판독 모드 명령에 응답하여 상기 M개의 인접하지 않는 비트들을 선택하도록 제어하는 것을 특징으로 하는 데이타 프로세싱 시스템
  50. 제42항에 있어서, 상기 데이타 프로세서 회로가 상기 데이타 프로세서 회로에 접속된 다수의 데이타 메모리, 상기 데이타 프로세서 회로에 명령들을 공급하는 명령 메모리, 및 상기 데이타 시스템 버스, 상기 각각의 데이타 메모리 및 상기 명령 메모리에 접속되고 상기 시스템 메모리와 상기 다수의 데이타 메모리들간 및 상기 시스템 메모리와 상기 명령 메모리간의 데이타 전송을 제어하는 전송 제어기를 포함하는 것을 특징으로 하는 데이타 프로세싱 시스템
  51. 제50항에 있어서, 상기 데이타 프로세서 회로가 상기 데이타 프로세서 회로와 동일한 최소한 1개의 추가 데이타 프로세서 회로, 각각의 주가 데이타 프로세서 회로에 접속된 다수의 추가 데이타 메모리들, 및 각각의 추가 데이타 프로세서 회로에 명령글을 공급하는 추가 명령 메모리를 더 포함하고, 상기 전송 제어기가 상기 각각의 추가 데이타 메모리 및 상기 각각의 추가 명령 메모리에 또한 접속되고, 상기 시스템 메모리와 상기 각각의 추가 데이타 메모리들간 및 상기 시스템 메모리와 상기 각각의 추가 명령 메모리간의 데이타 전송을 제어하는 것을 특징으로 하는 데이타 프로세싱 시스템.
  52. 제51항에 있어서, 상기 데이타 프로세서 회로를 포함하는 상기 데이타 프로세서 회로, 상기 데이타 메모리, 상기 명령 메모리, 상기 각 추가 데이타 프로세서 회로들, 상기 각 추가 데이타 메모리들, 각 추가 명령 메모리 및 상기 전송 제어기가 단일 집적 회로 상에 형성되는 것을 특징으로 하는 데이타 프로세싱 시스템.
  53. 제50항에 있어서, 상기 데이타 프로세서 회로가 마스터 데이타 프로세서, 상기 마스터 데이타 프로세서에서 접속된 다수의 마스터 데이타 메모리, 및 상기 마스터 데이타 프로세서에 명령들을 공급하는 최소한 1개의 마스터 명령 메모리를 더 포함하고, 상기 전송 제어기가 상기 각 마스터 데이타 메모리 및 상기 각 마스터 명령 메모리에 또한 접속되고, 상기 시스템 메모리와 상기 각각의 추가 데이타 메모리들간 및 상기 시스템 메모리와 상기 각각의 추가 명령 메모리간의 데이타 전송을 제어하는 것을 특징으로 하는 데이타 프로세싱 시스템.
  54. 제53항에 있어서, 상기 데이타 프로세서 회로를 포함하는 상기 데이타 프로세서 회로, 상기 데이타 메모리, 상기 명령 메모리, 상기 마스터 데이타 프로세서, 상기 각 마스터 데·이타 메모리, 각 마스터 명령 메모리 및 상기 전송 제어기가 단일 집적 회로 상에 형성되는 것을 특징으로 하는 데이타 프로세
    싱 시스템.
  55. 제42항에 있어서, 상기 시스템 메모리가 픽셀 내에 영상 데이타를 저장하는 영상 메모리로 이루어지고, 상기 데이타 프로세싱 시스템이 상기 영상 메모리에 접속되고 상기 영상 메모리에 저장된 다수의 픽셀로 이루어진 영상의 가시적으로 인식할 수 있는 출력을 생성하는 영상 디스플레이 유닛을 더 포함하는 것을 특징으로 하는 데이타 프로세싱 시스템
  56. 제55항에 있어서, 상기 영상 메모리와 상기 영상 디스플레이 유닛 사이에 접속을 형성하고, 상기 영상 메모리로부터 나은 픽셀을 상기 영상 디스플레이 유닛을 구동시키는 비디오 신호로 변환시키는 팰릿을 더 포함하고, 상긴 데이타 프로세서 회로가 상기 팰릿에 접속되어 상기 비디오 신호로의 픽셀의 팰릿 변환을 제어하는 프레임 제어기를 더 포함하는 것을 특징으로 하는 데이타 프로세싱 시스템.
  57. 제42항에 있어서, 상기 시스템 메모리가 다수의 픽셀 내에 영상 데이타를 저장하는 영상 메모리로 이루어지고, 상기 데이타 프로세싱 시스템이 상기 영상 메모리에 접속되어 상기 영상 메모리에 저장된 다수의 픽셀로 이루어진 영상의 인쇄된 출력을 발생시키는 인쇄기를 더 포함하는 것을 특징으로 하는 데이타 프로세싱 시스템.
  58. 제57항에 있어서, 상기 인쇄기가 칼라 인쇄기로 이루어진 것을 특징으로 하는 데이타 프로세싱 시스템.
  59. 제56항에 있어서, 상기 영상 메모리와 상기 인쇄기 사이의 접속을 형성하고, 상기 영상 메모리로 부터 나온 픽셀들을 상기 인쇄기를 구동하는 인쇄 신호로 변환시키는 인쇄 제어기를 더 포함하고, 상기 데이타 프로세서 회로가 상기 인쇄 제어기에 접속되고 인쇄 신호로의 픽셀의 상기 인쇄 제어기 변환을 제어하는 프레임 제어기를 더 포함하는 것을 특징으로 하는 데이타 프로세싱 시스템.
  60. 제42항에 있어서, 상기 시스템 메모리가 다수의 픽셀 내에 영상 데이타를 저장하는 영상 메모리로 이루어지고. 상기 데이타 프로세싱 시스템이 상기 영상 메모리에 접속되고 영상 신호 입력을 발생시키는 영상 장치를 더 포함하는 것을 특징으로 하는 데이타 프로세싱 시스템
  61. 제60항에 있어서, 상기 영상 장치와 상기 영상 메모리 사이의 접속을 형성하고, 상기 영상 신호를 상기 영상 메모리에 저장하기 위해 공급되는 픽셀로 변환시키는 영상 포착 제어기를 더 포함하고, 상기 데이타 프로세서 회로가 상기 영상 포착 제어기에 접속되고 픽셀로의 상기 영상 신호의 상기 영상 포착 제어기 변환을 프레임 제어기를 더 포함하는 것을 특징으로 하는 데이타 프로세싱 시스템.
  62. 제42항에 있어서, 상기 데이타 시스템 버스 및 통신선에 접속된 모뎀을 더 포함하는 것을 특징으로 하는 데이타 프로세싱 시스템
  63. 제62항에 있어서, 상기 데이타 시스템 버스에 접속된 호스트 프로세싱 시스템을 더 포함하는 것을 특징으로 는 데이타 프로세싱 시스템.
  64. 제63항에 있어서, 상기 호스트 프로세싱 시스템에 접속되고 데이타 및 어드레를 전달하는 호스트 시스템 버스 및 상기 호스트 시스템 버스에 접속된 최소한 1개의 호스트 주변 장치를 더 포함하는 것을 특징으로 하는 데이타 프로세싱 시스템.
  65. 데이타 프로세서 버스, 상기 데이타 프로세서 버스에 접속되고, 각각 다수의 M 동일 비트 그룹을 갖으며, 한 데이타 레지스터의 최상위 비트가 다음 순차의 데이타 레지스터의 최하위 비트에 접속되고, 마지막 순차의 데이타 레지스터의 최상위 비트가 제1순차의 데이타 레지스터의 최하위 비트에 접속되는 루프 형태로 함께 접속되는 다수의 N데이타 레지스터, 및 상기 N 데이타 레지스터에 접속되고, 정상 레지스터 판독 모드에서 상기 데이타 프로세서 버스를 통해 판독 억세스를 위한 특정 데이타 레지스터를 선택하고, 정상 레지스터 기입 모드에서 상기 데이타 프로세서 버스를 통해 기이 억세스를 위해 특정 데이타 레지스터를 선택하며, 레지스터 회전 모드에서 각 데이타 레지스터를 선택하며, 레지스터 회전 모드에서 각 데이타 레지스터 내의 비트들을 상기 루프내에서 회전시키는 레지스터 선택 회로를 포함하는 것을 특징으로 하는 데이타 프로세싱 장치.
  66. 제65항에 있어서, 상기 레지스터 선택 회로가 상기 레지스터 회전 모드에서 각 데이타 레지스터 내의 비트들을 상기 루프내에서 1비트 위치씩 회전시키는 것을 특징으로 하는 데이타 프로세싱 장치.
  67. 제65항에 있어서, 명령들의 발생지 및 상기 레지스터 선택 회로 및 상기 명령들의 발생지에 접속된 명령 디코드 논리를 더 포함하고, 상기 명령 디코드 논리가 상기 레지스터 선택 회로를 상기 정상 레지스터 판독 모드로 들어가서 정상 레지스터 판독 포드 명령에 응답하여 명령 특정 데이타 레지스터를 선택하고, 상기 정상 레지스터 기입 모드로 들어가서 정상 레지스터 기입 모드 명령에 응답하여 명령 특정 데이타 레지스터를 선택하며, 상기 레지스터 회전 모드로 들어가서 레지스터 회전 명령에 응답하여 각 데이타 레지스터 내의 비트들을 상기 루프 내에서 회전시키도록 제어하는 것을 특징으로 하는 데이타 프로세싱 장치.
  68. 제65항에 있어서, 상기 레지스터 선택회로가 또한 회전 레지스터 판독 모드에 응답하여 상기 데이타 프로세서 버스를 통해 판독 억세스를 위한 상기 각N데이타 레지스터에 대한 상기 각각의 M섹션 내의 선정된 위치로부터 인접하지 않는 M비트를 선택하며, 회전 레지스터 기입 모드에 응답하여 상기 데이타 프로세서 버스를 통해 기입 억세스를 위한 상기 각N데이타 레지스터에 대한 상기 각각의 M섹션 내의 선정된 위치로부터 인접하지 않는 M비트를 선택하는 것을 특징으로 하는 데이타 프로세싱 장치.
  69. 제68항에 있어서, 각 데이타 레지스터의 각 비트 그룹 내의 비트의 수가 데이티 레지스터의 수N과 동일한 것을 특징으로 하는 데이타 프로세싱 장치.
  70. 제68항에 있어서, 최소한 1개의 추가 데이타 프로세서 버스를 더 포함하고, 상기 각N데이타 레지스터가 상기 최소한 1개의 추가 데이타 프로세서 버스에 접속되고, 상기 레지스터 선택 회로가 추가 데이타 프로세서 버스 레지스터 판독 모드에서 상기 최소한 1개의 추가 데이타 프로세서 버스 중 특정된 것을 통해 판독 억세스를 위한 특정 데이타 레지스터를 선택하고, 추가 데이타 프로세서 버스 레지스터 기입 모드에서 상기 최소한 1개의 추가데이타 프로세서 버스 중 특정된 것을 통해 기입 억세스를 위한 특정 데이타 레지스터를 선택하는 것을 특징으로 하는 데이타 프로세싱 장치
  71. 제68항에 있어서, 상기 N 데이타 레지스터가 각각 8비트인 4섹션을 갖는 32비트 레지스터를 포함하고, 상기 레지스터 선택 회로가 회전 레지스터 판독 모드에 응답하여 상기 데이타 프로세서 버스를 통해 판독 억세스를 위한 상기 8데이타 레지스터 각각의 상기 4섹션 각각 내의 제1위치로부터 32비트들을 선택하는 것을 특징으로 하는 데이타 프로세싱 장치.
  72. 제68항에 있어서, 명령들의 발생지 및 상기 레지스터 선택 외로 및 상기 명령들의 발생지에 접속된 명령 디코드 논리를 더 포함하고, 상기 명령 디코드 논리가 상기 레지스터 선택 회로를 상기 정상 레지스터 판독 모드로 들어가서 정상 레지스터 판독 모드 명령에 응답하여 명령 특정 데이타 레지스터를 선택하고, 상기 정상 레지스터 기입 모드로 들어가서 정상 레지스터 기입 모드 명령에 응답하여 명령 특정 데이타 레지스터를 선택하고, 상기 레지스터 회전 모드로 들어가서 레지스터 회전 명령에 응답하여 각 데이타 레지스터 내의 비트들을 상기 루프 내에서 회전시키고, 상기 회전 레지스터 판독 모드로 들어가서 회전 레지스터 판독 모드 명령에 응답하여 상기 인접하지 않는 M비트들을 선택하며, 상기 회전 레지스터 기입 모드로 들어가서 회전 레지스터 기입 모드 명령에 응답하여 상기 인접하지 않는 M비트들을 선택하도록 제어하는 것을 특징으로 하는 데이타 프로세싱 장치.
  73. 데이타 및 어드레스를 전송하는 데이타 시스템 버스 ; 상기 데이타 시스템 버스에 접속되고, 데이타를 저장하고 상기 데이타 시스템 버스를 통해 데이트를 전송하는 시스템 메모리 ; 및 상기 데이타 시스템 버스에 접속되는 데이타 프로세서 회로를 포함하고, 상기 데이타 프로세서 회로가 데이타 프로세서 버스, 상기 데이타 프로세서 버스에 접속되고, 각각의 다수의 M 동일 비트 그룹을 갖으며, 한 데이타 레지스터의 최상위 비트가 다음 순차의 데이타 레지스터의 최하위 비트에 접속되고, 마지막 순차의 데이타 레지스터의 최상위 비트가 제1순차의 데이타 레지스터의 최하위 비트에 접속되는 루프 형태로 함께 접속되는 다수의 N데이타 레지스터, 및 상기 N데이타 레지스터에 접속되고, 정상 레지스터 판독 모드에서 상기 데이타 프로세서 버스를 통해 판독 억세스를 위한 특정 데이타 레지스터를 선택하고, 정상 레지스터 기입 모드에서 상기 데이타 프로세서 버스를 통해 기입 억세스를 위해 특정 데이타 레지스터를 선택하며, 레지스터 회전 모드에서 각 데이타 레지스터 내의 비트들을 상기 루프 내에서 회전시키는 레지스터 선택 회로를 포함하는 것을 특징으로 하는 데이타 프로세싱 장치.
  74. 제73항에 있어서, 상기 데이타 프로세서 회로에서, 상기 레지스터 선택 회로가 상기 레지스터 회전 모드에서 각 데이타 레지스터 내의 비트들을 상기 루프 내에서 회전시키는 레지스터 선택 회로를 포함하는 것을 특징으로 하는 데이타 프로세싱 장치.
  75. 제73항에 있어서, 상기 데이타 프로세서 회로가 명령들의 발생지 및 상기 레지스터 선택 회로 및 상기 명령들의 발생기에 접속된 명령 디코드 논리를 더 포함하고, 상기 명령 디코드 논리가 상기 레지스터 선택 회로를 상기 정상 레지스터 판독 모드로 들어가서 정상 레지스터 판독 모드 명령에 응답하여 명령 특정 데이타 레지스터를 선택하고, 상기 정상 레지스터 기입 모드로 들어가서 정상 레지스터 기입 모드 명령에 응답하여 명령 특정 데이타 레지스터를 선택하며, 상기 레지스터 회전 모드로 들어가서 레지스터 회전 명령에 응답하여 각 데이타 레지스터 내의 비트들을 상기 루프 내에서 회전시키도록 제어하는 건을 특징으로 하는 데이타 프로세싱 장치.
  76. 제73항에 있어서, 상기 레지스터 선택 회로가 또한 회전 레지스터 판독 모드에 응답하여 상기 데이타 프로세서 버스를 통해 판독 억세스를 위한 상기 각N데이타 레지스터에 대한 상기 각각의 M섹션 내의 선정된 위치로부터 인접하지 않는 M비트를 선택하며, 회전 레지스터 기입 모드에 응답하여 상기 데이타 프로세서 버스를 통해 기입 억세스를 위한 상기 각N데이타 레지스터에 대한 상기 각각의 M섹션 내의 선정된 위치로부터 인접하지 않는 M비트를 선택하는 것을 특징으로 하는 데이타 프로세싱 장치.
  77. 제76항에 있어서, 각 데이타 레지스터의 각 비트 그룹 내의 비트의 수가 데이타 레지스터의 수N과 동일한 것을 특징으로 하는 데이타 프로세싱 장치.
  78. 제76항에 있어서, 최소한 1개의 추가 데이타 프로세서 버스를 더 포함하고, 상기 각 N데이타 레지스터가 상기 최소산 1개의 추가 데이타 프로세서 버스에 접속되고, 상기 레지스터 선택 회로가 추가 데이타 프로세서 버스 레지스터 판독 모드에서 상기 최소한 1개의 추가 데이타 프로세서 버스 중 특정된 것을 통해 판독 억세스를 위한 특정 데이타 레지스터를 선택하고, 추가 데이타 프로세서 버스 레지스터 기입 모드에서 상기 최소한 1개의 추가 데이타 프로세서 버스 중 특정된 것을 통해 기입 억세스를 위한 특정 데이타 레지스터를 선택하는 것을 특징으로 하는 데이타 프로세싱 장치.
  79. 제76항에 있어서, 상기 N데이타 레지스터가 각각 8비트인 4섹션을 갖는 32비트 레지스터를 포함하고, 상기 레지스터 선택 회로가 회전 레지스터 판독 모드에 응답하여 데이타 프로세서 버스를 통해 판독 억세스를 위한 상기 8데이타 레지스터 각각의 상기 4섹션 각각 내의 제1위치로부터 32비트들을 선택하는 것을 특징으로 하는 데이타 프로세싱 장치.
  80. 제76항에 있어서, 명령들의 발생지 및 상기 레지스터 선택 회로 및 상기 명령들의 발생지에 접속된 명령 디코드 논리를 더 포함하고, 상기 명령 디코드 논리가 상기 레지스터 선택 회로를 상기 정상 레지스터 판독 모드로 들어가서 정상 레지스터 판독 모드 명령에 응답하여 명령 특정 데이타 레지스터를 선택하고, 상기 정상 레지스터 기입 모드로 들어가서 정상 레지스터 기입 모드 명령에 응답하여 명령 특정 데이타 레지스터를 선택하고, 상기 레지스터 회전 모드로 들어가서 레지스터 회전 명령에 응답하여 각 데이타 레지스터 내의 비트들을 상기 루프 내에서 회전시키고, 상기 회전 레지스터 판독 모드로 들어가서 회전 레지스터 판독 모드 명령에 응답하여 상기 인접하지 않는 M비트들을 선택하며, 상기 회전 레지스터 기입 모드로 들어가서 회전 레지스터 기입 모드 명령에 응답하여 상기 인접하지 않는 M비트들을 선택하도록 제어하는 것을 특징으로 하는 데이타 프로세싱 장치.
  81. 제73항에 있어서, 상기 데이타 프로세서 회로가 상기 데이타 프로세서 회로에 접속된 다수이 데이타 메모리, 상기 데이타 프로세서 회로에 명령들을 공급하는 명령 메모리, 및 상기 데이타 시스템 버스, 상기 각각의 데이타 메모리 및 상기 명령 메모리에 접속되고, 상기 시스템 메모리와 상기 다수의 데이타 메모리들간 및 상기 시스템 메모리와 상기 명령 메모리간의 데이타 전송을 제어하는 전송 제어
    기를 더 포함하는 것을 특징으로 하는 데이타 프로세싱 장치.
  82. 제81항에 있어서, 상기 데이타 프로세서 회로가 상기 데이타 프로세서 회로와 동일한 최소한 1개의 데이타 프로세서 회로, 각각의 추가 데이타 프로세서 회로에 접속된 다수의 추가 데이타 메모리, 및 각각의 추가 데이타 프로세서 회로에 명령들을 공급하는 추가 명령 메모리를 더 포함하고, 상기 전송 제어기가 상기 각각의 추가 데이타 메모리 및 상기 각각의 추가 명령 메모리에 또한 접속되어 있어 상기 시스템 메모리와 상기 각각의 추가 데이타 메모리간 및 상기 시스템 메모리와 상기 각각의 추가 명령 메모리간의 데이타 전송을 제어하는 것을 특징으로 하는 데이타 프로세싱 장치
  83. 제82항에 있어서, 상기 데이타 프로세서 회로를 포함하는 상기 데이타 프로세서 회로, 상기 데이타 메모리, 상기 명령 메모리, 상기 각 추가 데이타 프로세서 회로들, 상기 각 추가 데이타 메모리들, 각 추가 명령 메모리 및 상기 전송 제어기가 단일 집적 회로 상에 형성되는 것을 특징으로 하는 데이타 프로세싱 장치.
  84. 제81항에 있어서, 상기 데이타 프로세서 회로가 마스터 데이타 프로세서, 상기 마스터 데이타 프로세서에 접속된, 다수의 마스터 데이타 메모리, 및 상기 마스터 데이타 프로세서에 명령들을 공급하는 최소한 1개의 마스터 명령 메모리를 더 포함하고, 상기 전송 제어기가 상기 각 마스터 데이타 메모리 및 상기 각 마스터 명령 메모리에 또한 접속되고, 상기 시스템 메모리와 상기 각각의 추가 데이타 메모리들간 및 상기 시스템 메모리와 상기 각각의 추가 명령 메모리간의 데이타 전송을 제어하는 것을 특징으로 하는 데이타 프로세싱 장치.
  85. 제84항에 있어서, 상기 데이타 프로세서 회로를 포함하는 상기 데이타 프로세서 회로, 상기 데이타 메모리, 상기 명령 메모리, 상기 마스터 데이타 프로세서, 상기 각 마스터 데이타 메모리, 각 마스터 명령 메모리 및 상기 전송 제어기가 단일 집적 회로 상에 형성되는 것을 특징으로 하는 데이타 프로세싱 장치
  86. 제73항에 있어서, 상기 시스템 메모리가 다수의 픽셀 내에 영상 데이타를 저장하는 영상 메모리로 이루어지고, 상기 데이타 프로세싱 시스템이 상기 영상 메모리에 접속되고 상기 영상 메모리에 저장된 다수의 픽셀로 이루어진 영상의 가시적으로 인식할 수 있는 출력을 생성하는 영상 디스플레이 유닛을 더 포함하는 것을 특징으로 하는 데이타 프로세싱 장치.
  87. 제86항에 있어서, 상기 영상 메모리와 상기 영상 디스플레이 유닛 사이에 접속을 형성하고, 상기 영상 메모리로부터 나은 픽셀을 상기 영상 디스플레이 유닛을 구동시키는 비디오 신호로 변환시키는 팰릿을 더 포함하고, 상기 데이타 프로세서 회로가 상기 팰릿에 접속되어 상기 비디오 신호로의 픽셀의 팰릿 변환을 제어하는 프레임 제어기를 더 포함하는 것을 특징으로 하는 데이타 프로세싱 장치.
  88. 제73항에 있어서, 상기 시스템 메모리가 다수의 픽셀 내에 영상 데이타를 저장하는 영상 메모리로 이루어지고, 상기 데이타 프로세싱 시스템이 상기 영상 메모리에 접속되어 상기 영상 메모리에 저장된 다수의 픽셀로 이루어진 영상의 인쇄된 출력을 발생시키는 인쇄기를 더 포함하는 것을 특징으로 하는 데이타 프로세싱 장치.
  89. 제88항에 있어서, 상기 인쇄기가 칼라 인쇄기로 이루어진 것을 특징으로 하는 데이타 프로세싱 장치.
  90. 제88항에 있어서, 상기 영상 메모리와 상기 인쇄기 사이의 접속을 형성하고, 상기 영상 메모리로 부터 나은 픽셀들을 상기 인쇄기를 구동하는 인쇄 신호로 변환시키는 인쇄 제어기를 더 포함하고, 데이타 프로세서 회로가 상기 인쇄 제어기에 접속되고 인쇄 신호로의 픽셀의 상기 인쇄 제어기 변환을 제어하는 프레임 제어기를 더 포함하는 것을 특징으로 하는 데이타 프로세싱 장치.
  91. 제73항에 있어서, 상기 시스템 메모리가 다수의 픽셀 내에 영상 데이타를 저장하는 영상 메모리로 이루어지고, 상기 데이타 프로세싱 시스템이 상기 영상 메모리에 접속되고 영상 신호 입력을 발생시키는 영상 장치를 더 포함하는 것을 특징으로 하는 데이타 프로세싱 장치.
  92. 제91항에 있어서, 상기 영상 디바이스와 상기 영상 메모리 사이의 접속을 형성하고, 상기 영상 신호를 상기 영상 메모리에 저장을 위해 공급되는 픽셀로 변환시키는 영상 포착제어기를 더 포함하고, 상기 데이타 프로세서 회로가 상기 영상 포착 제어기에 접속되고 픽셀로의 상기 영상 신호의 상기 영상 포착 제어기 변환을 제어하는 프레임 제어기를 더 포함하는 것을 특징으로 하는 데이타 프로세싱 장치.
  93. 제73항에 있어서, 상기 데이타 시스템 버스 및 통신선에 접속된 모뎀을 더 포함하는 것을 특징으로 하는 데이타 프로세싱 시스템.
  94. 제73항에 있어서, 상기 데이타 시스템 버스에 접속된 호스트 프로세싱 시스템을 더 포함하는 것을 특징으로 하는 데이타 프로세싱 장치
  95. 제94항에 있어서, 상기 호스트 프로세싱 시스템에 접속되고 데이타 및 어드레스를 전달하는 호스트 시스템 버스, 및 상기 호스트 시스템 버스에 접속된 최소한 1개의 호스트 주변 장치를 더 포함하는 것을 특징으로 하는 데이타 프로세싱 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0983557B1 (en) 1998-03-18 2019-10-02 Koninklijke Philips N.V. Data processing device for executing in parallel additions and subtractions on packed data
WO2001052060A1 (en) * 2000-01-14 2001-07-19 Theis Jean Paul A data processing device with distributed register file
US6718429B1 (en) * 2000-08-22 2004-04-06 Antevista Gmbh Configurable register file with multi-range shift register support
US20030046323A1 (en) * 2001-03-31 2003-03-06 Orchard John T. Architecture and related methods for efficiently performing complex arithmetic
US20050058358A1 (en) * 2003-07-02 2005-03-17 Zbiciak Joseph R. Method for planar processing of wavelet zero-tree data
US7315261B2 (en) * 2003-07-02 2008-01-01 Texas Instruments Incorporated Method for converting data from pixel format to bitplane format
US7328312B2 (en) * 2005-02-03 2008-02-05 International Business Machines Corporation Method and bus prefetching mechanism for implementing enhanced buffer control
JP5052056B2 (ja) * 2005-09-29 2012-10-17 エスケーハイニックス株式会社 半導体メモリ素子のデータ入力装置
US8335810B2 (en) 2006-01-31 2012-12-18 Qualcomm Incorporated Register-based shifts for a unidirectional rotator
US20090182984A1 (en) * 2008-01-11 2009-07-16 International Business Machines Corporation Execute Relative Long Facility and Instructions Therefore
US20090182985A1 (en) * 2008-01-11 2009-07-16 International Business Machines Corporation Move Facility and Instructions Therefore
US7734900B2 (en) * 2008-01-11 2010-06-08 International Business Machines Corporation Computer configuration virtual topology discovery and instruction therefore
US9280480B2 (en) 2008-01-11 2016-03-08 International Business Machines Corporation Extract target cache attribute facility and instruction therefor
US20090182988A1 (en) * 2008-01-11 2009-07-16 International Business Machines Corporation Compare Relative Long Facility and Instructions Therefore
US7739434B2 (en) 2008-01-11 2010-06-15 International Business Machines Corporation Performing a configuration virtual topology change and instruction therefore
US7870339B2 (en) * 2008-01-11 2011-01-11 International Business Machines Corporation Extract cache attribute facility and instruction therefore
US20090182992A1 (en) * 2008-01-11 2009-07-16 International Business Machines Corporation Load Relative and Store Relative Facility and Instructions Therefore
US7895419B2 (en) 2008-01-11 2011-02-22 International Business Machines Corporation Rotate then operate on selected bits facility and instructions therefore
US8755515B1 (en) 2008-09-29 2014-06-17 Wai Wu Parallel signal processing system and method
US8300056B2 (en) 2008-10-13 2012-10-30 Apple Inc. Seamless display migration
US8797334B2 (en) * 2010-01-06 2014-08-05 Apple Inc. Facilitating efficient switching between graphics-processing units
US8648868B2 (en) * 2010-01-06 2014-02-11 Apple Inc. Color correction to facilitate switching between graphics-processing units
JP5597175B2 (ja) * 2011-09-26 2014-10-01 株式会社東芝 画像圧縮装置及び画像処理システム
CN103425444B (zh) 2012-05-25 2016-12-21 华为技术有限公司 显示控制方法、系统及显示设备
RU2549136C1 (ru) * 2014-05-05 2015-04-20 Федеральное государственное бюджетное учреждение науки Институт физики полупроводников им. А.В. Ржанова Сибирского отделения Российской академии наук (ИФП СО РАН) Двухтактный сдвигающий регистр
CN111770074B (zh) * 2020-06-23 2022-03-18 天津芯海创科技有限公司 数据通路测试报文生成装置与方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3588483A (en) * 1968-03-14 1971-06-28 Robert J Lesniewski Variable digital processor including a register for shifting and rotating bits in either direction
US4020472A (en) * 1974-10-30 1977-04-26 Motorola, Inc. Master slave registers for interface adaptor
BG29106A1 (en) * 1978-11-08 1980-09-15 Dakovski Method and magistral registered device for realising of automats- sequence type
US4368513A (en) * 1980-03-24 1983-01-11 International Business Machines Corp. Partial roll mode transfer for cyclic bulk memory
US4502111A (en) * 1981-05-29 1985-02-26 Harris Corporation Token generator
US4569016A (en) * 1983-06-30 1986-02-04 International Business Machines Corporation Mechanism for implementing one machine cycle executable mask and rotate instructions in a primitive instruction set computing system
US4744043A (en) * 1985-03-25 1988-05-10 Motorola, Inc. Data processor execution unit which receives data with reduced instruction overhead
US5077678A (en) * 1989-11-21 1991-12-31 Texas Instruments Incorporated Graphics data processor with window checking for determining whether a point is within a window
US5283863A (en) * 1985-10-22 1994-02-01 Texas Instruments Incorporated Process for effecting an array move instruction, a graphics computer system, a display system, a graphics processor and graphics display system
US4920483A (en) * 1985-11-15 1990-04-24 Data General Corporation A computer memory for accessing any word-sized group of contiguous bits
US4806920A (en) * 1986-03-28 1989-02-21 Nec Corporation Device for producing an output image while giving an original image a rotation of 90, 180, or 270
DE3742514A1 (de) * 1986-12-24 1988-07-07 Mitsubishi Electric Corp Variable verzoegerungsschaltung
US4930065A (en) * 1987-08-20 1990-05-29 David Computer Corporation Automatic data channels for a computer system
US5129088A (en) * 1987-11-30 1992-07-07 International Business Machines Corporation Data processing method to create virtual disks from non-contiguous groups of logically contiguous addressable blocks of direct access storage device
US5212777A (en) * 1989-11-17 1993-05-18 Texas Instruments Incorporated Multi-processor reconfigurable in single instruction multiple data (SIMD) and multiple instruction multiple data (MIMD) modes and method of operation
US5239654A (en) * 1989-11-17 1993-08-24 Texas Instruments Incorporated Dual mode SIMD/MIMD processor providing reuse of MIMD instruction memories as data memories when operating in SIMD mode
US5226125A (en) * 1989-11-17 1993-07-06 Keith Balmer Switch matrix having integrated crosspoint logic and method of operation
US5197140A (en) * 1989-11-17 1993-03-23 Texas Instruments Incorporated Sliced addressing multi-processor and method of operation
US5276840A (en) * 1991-03-22 1994-01-04 Acer Incorporated Disk caching method for writing data from computer memory including a step of writing a plurality of physically adjacent blocks in a single I/O operation
US5410722A (en) * 1993-01-21 1995-04-25 Conner Peripherals, Inc. Queue system for dynamically allocating and moving memory registers between a plurality of pseudo queues

Also Published As

Publication number Publication date
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EP0657802B1 (en) 2003-05-14
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US6067613A (en) 2000-05-23
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DE69432659D1 (de) 2003-06-18
KR100348952B1 (ko) 2003-01-06

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