KR950015060A - 다수의 독립 섹션과 모든 섹션으로부터의 레지스터 저장 결과 표시 비트를 가지는 산술 논리 유닛 - Google Patents

다수의 독립 섹션과 모든 섹션으로부터의 레지스터 저장 결과 표시 비트를 가지는 산술 논리 유닛 Download PDF

Info

Publication number
KR950015060A
KR950015060A KR1019940032079A KR19940032079A KR950015060A KR 950015060 A KR950015060 A KR 950015060A KR 1019940032079 A KR1019940032079 A KR 1019940032079A KR 19940032079 A KR19940032079 A KR 19940032079A KR 950015060 A KR950015060 A KR 950015060A
Authority
KR
South Korea
Prior art keywords
data
logic unit
arithmetic logic
flag register
sections
Prior art date
Application number
KR1019940032079A
Other languages
English (en)
Other versions
KR100319353B1 (ko
Inventor
발머 케이스
잉그-시몬스 니콜라스
엠. 거태그 카알
고배 로버트
골스톤 제르미아
리드 크리스토퍼
폴란드 시드니 더블류
Original Assignee
윌리엄 이. 힐러
텍사스 인스트루먼츠 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윌리엄 이. 힐러, 텍사스 인스트루먼츠 인코포레이티드 filed Critical 윌리엄 이. 힐러
Publication of KR950015060A publication Critical patent/KR950015060A/ko
Application granted granted Critical
Publication of KR100319353B1 publication Critical patent/KR100319353B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
    • G06F7/575—Basic arithmetic logic units, i.e. devices selectable to perform either addition, subtraction or one of several logical operations, using, at least partially, the same circuitry
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
    • G06F9/3001—Arithmetic instructions
    • G06F9/30014—Arithmetic instructions with variable precision
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
    • G06F9/30036—Instructions to perform operations on packed data, e.g. vector, tile or matrix operations
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
    • G06F9/30036—Instructions to perform operations on packed data, e.g. vector, tile or matrix operations
    • G06F9/30038—Instructions to perform operations on packed data, e.g. vector, tile or matrix operations using a mask
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30094—Condition code generation, e.g. Carry, Zero flag
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30181—Instruction operation extension or modification
    • G06F9/30189—Instruction operation extension or modification according to execution mode, e.g. mode flag
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30181—Instruction operation extension or modification
    • G06F9/30192—Instruction operation extension or modification according to data descriptor, e.g. dynamic data typing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
    • G06F2207/3804—Details
    • G06F2207/3808—Details concerning the type of numbers or the way they are handled
    • G06F2207/3812—Devices capable of handling different types of numbers
    • G06F2207/382—Reconfigurable for different fixed word lengths
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
    • G06F2207/3804—Details
    • G06F2207/3808—Details concerning the type of numbers or the way they are handled
    • G06F2207/3828—Multigauge devices, i.e. capable of handling packed numbers without unpacking them
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/499—Denomination or exception handling, e.g. rounding or overflow
    • G06F7/49905—Exception handling

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Computing Systems (AREA)
  • Image Processing (AREA)
  • Digital Computer Display Output (AREA)
  • Image Generation (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Controls And Circuits For Display Device (AREA)
  • Processing Or Creating Images (AREA)
  • Editing Of Facsimile Originals (AREA)
  • Executing Machine-Instructions (AREA)
  • Complex Calculations (AREA)

Abstract

산술 논리 유닛(230)은 다수의 섹션(301, 302, 303, 304)으로 분할될 수 있고, 각 섹션들은 입력의 각 서브셋의 출력을 형성한다. 상태 검출기는 각 섹션의 출력으로부터 플랙 레지스터(211) 내에 저장되는 단일 비트 상태 신호를 발생시킨다. 이 상태 신호들은 제로 출력 또는 캐리 아웃 출력을 나타낼 수 있다. 플랙레지스터(211)은 양호하게는 산술 논픽 유닛(230)의 섹션의 최대 수보다 많은 수의 비트를 포함한다. 새로운 상태 신호는 이전의 상태 신호 위에 겹쳐 기록되거나 플랙 레지스터가 저장된 비트를 회전시키고 새로운 상태 신호를 저장할 수 있다. 상태 레지스터(210)는 산술 논리 유닛(230)의 섹션 수를 결정하는 사이즈 표시를 저장한다. 플랙 레시스터(211)는 섹션의 수에 대응하는 다수의 상태 신호를 저장한다. 상태 검출기는 산술 논리 유닛(230)의 각 기본적 섹션(301, 302, 303, 304)을 위한 제로 검출기(321, 322, 323, 324)를 가진다. 최대수보다 적은 섹션이 존재할 때에, 제로 신호들을 다수의 기본적 섹션을 위하여 논리곱(331, 332, 341)된다. 각 기본적 섹션(301, 302, 303, 304)의 캐리 아웃과 인접한 기본적 섹션의 캐리 인 사이의 멀티플렉서(311, 312, 313, 314)는 섹션의 선택된 수에 따라 캐리 아웃을 캐리 인에 결합시키거나 결합시키지 않는다. 상태 검출기는 대응하는 멀티플랙서(311, 312, 313, 314)를 통하여 인접한 기본적 섹션과 결합되지 않은 기본적 섹션(301, 302, 303, 304)으로부터 캐리 아웃을 플랙 레지스터(211)로 공급한다. 플랙 레지스터(211)에 저장된 상태 신호는 대응하는 섹션 내의 산술 논리 유닛에 의하여 형성되는 입력의 조합에 영향을 미친다. 플랙 레지스터(211)의 선택된 비트들은 제3 입력 산술 논리 유닛(230)으로의 제3 입력을 형성하도록 확장 회로(238)를 통하여 확장된다. 양호하게는 산술 논리 유닛(230) 및 플렉 레지스터(235)는 영상 처리에 사용되는 단일 집적회로 내에 형성된 다중프로세서(100)의 일부로서 하나 이상의 디지탈 영상/그래픽 프로세서(100) 내에 구현된다.

Description

다수의 독립 섹션과 모든 섹션으로부터의 레지스터 저장 결과 표시 비트를 가지는 산술 논리 유닛
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 사용되는 영상 처리 시스템의 시스템 아키택쳐를 나타내는 도면,
제2도는 본 발명의 양호한 실시예를 형성하는 하나의 집적 회로 멀티프로세서의 아키택쳐를 나타내는 도면,
제3도는 제2도에 도시한 디지탈 영상/그래픽 프로세서 중 하나를 블럭 다이어그램 형태로 나타낸 도면.

Claims (66)

  1. 데이타 처리 장치에 있어서, 대응하는 입력을 나타내는 다수의 다중비트 디지탈 신호를 위한 입력을 가지는 산술 논리 유릿을 포함하고, 상기 산술 논리 유닛은 다수의 섹션으로 분할되며, 각각의 섹션은 대응하는 출력에 상기 입력의 상기 다중비트 디지탈 신호의 각 서브셋의 조합을 나타내는 디지탈 결과 신호를 발생시키고, 상기 산술 논리 유닛은 자신의 대응 섹션의 상기 디지탈 결과 신호를 표시하는 단일 비트 상태 신호를 발생시키는 상태 검출기를 포함하며 ; 상기 상태 검출기에 접속되고 상기 상술 논리 유닛의 섹션의 수 보다 많은 수의 비트 저장 위치를 가진 플렉 레지스터를 포함하고, 상기 플랙 레지스터가 상기 단일 비트 상태 신호를 저장하기 이전에 그 내부에 저장된 비트들을 상기 산술 논리 유닛의 섹션의 수와 동일한 자릿수만큼 회전시키는 것을 특징으로 하는 데이타 처리 장치.
  2. 제1항에 있어서, 상기 상태 검출기가 각 디지탈 결과 신호가 제로인지의 여부를 표시하는 상기 단일 비트 상태 신호를 발생시키는 것을 특징으로 하는 데이타 처리 장치.
  3. 제1항에 있어서, 상기 상태 검출기가 각 디지탈 결과 신호를 산출하는 상기 입력의 조합이 상기 산술 논리 유닛의 상기 대응 섹션의 최상위 비트로부터 캐리(carry)를 발생시키는 여부를 표시하는 상기 단일 비트 상태 신호를 발생시키는 것을 특징으로 하는 데이타 처리 장치.
  4. 제1항에 있어서, 다수의 데이타 레지스터 ; 및 선택된 하나의 상기 데이타 레지스터로부터 상기 플랙 레지스터로의 데이타 전송을 가능하게 하는, 상기 다수의 데이타 레지스터와 상기 플랙 레지스터 간의 데이타 버스를 포함하는 것을 특징으로 하는 데이타 처리 장치.
  5. 제1항에 있어서, 다수의 데이타 레지스터 ; 및 상기 플랙 레지스터로부터 선택된 하나의 상기 데이타 레지스터로의 데이타 전송을 가능하게 하는, 상기 다수의 데이타 레지스터와 상기 플랙 레지스터 간의 데이타 버스를 포함하는 것을 특징으로 하는 데이타 처리 장치.
  6. 제1항에 있어서, 상기 플랙 레지스터가 상기 산술 논리 유닛엔 접속되고, 상기 플랙 레지스터의 선택된 상태 신호가 각 섹션 내의 상기 상술 논리 유닛에 의하여 형성된 입력의 상기 조합을 결정하는 것을 특징으로 하는 데이타 처리 장치.
  7. 제6항에 있어서, 상기 플랙 레지스터가 상기 선택된 상태 신호가 상기 산술 논리 유닛이 각 섹션내에서 가산 또는 감산을 실행할 것을 결정하는 것을 특징으로 하는 데이타 처리 장치.
  8. 데이타 터리 장치에 있어서, 대응 입력을 나타내는 다수의 다중비트 디지탈 신호를 위한 데이타 입력을 가지는 산술 논리 유닛을 포함하고, 상기 산술 논리 유닛이 다수의 섹션으로 분활되며, 각 섹션은 대응하는 출력에 상기 입력의 상기 다중비트 디지탈 신호의 각 서브셋의 조합을 나타내는 디지탈 결과 신호를 발생시키며, 상기 산술 논리 유닛은 자신의 대응 섹션의 상기 디지탈 결과 신호를 표시하는 단일 비트 상태 신호를 발생시키는 상태 검출기를 포함하며 , 회전 표시를 수신하는 플랙 레지스터를 포함하고, 상기 플렉 레지스터는 상기 산술 논리 유닛의 섹션 수보다 많은 수의 비트 저장 위치를 가지고, 상기 플랙 레지스터가 만약 상기 회전 표시가 상이 플렉 레지스터의 회전을 표시하면 상기 상태 신호를 저장하기 이전에 상기 산술 논리 유닛의 섹션 수와 동일한 자릿수만큼 그 내부에 저장된 비트를 회전시키고, 상기 회전 표시가 상기 플랙 레지스터의 비회전을 표시하면 선행 비트를 겹쳐기록함으로써 상기 상태 신호를 저장하는 것을 특징으로 하는 데이타 처리 장치.
  9. 제8항에 있어서, 상기 회전 표시를 저장하기 위하여 상기 플랙 레지스터에 접속된 상태 레지스터를 포함하는 것을 특징으로 하는 데이타 처리 장치.
  10. 제8항에 있어서, 상기 플랙 레지스터가 소거 표시를 수신하고, 상기 플랙 레지스터가 만약 상기 소거 표시가 상기 플랙 레지스터의 소거를 표시하면 상기 단일 비트 상태 신호를 저장하기 이전에 그 내부에 저장된 모든 비트를 소거하고, 만약 상기 소거 표시가 상기 플랙 레지스터의 비소거를 표시하면 상기 단일 비트 상태 신호를 저장하기 이전에 그 내부에 저장된 모든 비트를 소거하지 않는 것을 특징으로 하는 데이타 처리 장치.
  11. 제8항에 있어서, 상기 상태 검출기가 각 디지탈 결과 신호가 제로인지의 여부를 표시하는 상기 단일 비트 상태 신호를 발생시키는 것을 특징으로 하는 데이타 처리 장치.
  12. 제8항에 있어서, 상기 상태 검출기가 각 디지탈 결과 신호를 산출하는 상기 입력의 조합이 상기 산술 논리 유닛의 상기 대응 섹션의 최상위 비트로부터 캐리를 발생시키는 여부를 표시하는 상기 단일 비트 상태 신호를 발생시키는 것을 특징으로 하는 대이타 처리 장치.
  13. 제8항에 있어서, 다수의 데이타 레지스터 ; 및 선택된 하나의 상기 데이타 레지스터로부터 상기 플랙 레지스터로의 데이타 전송을 가능하게 하는, 상기 다수의 데이타 레지스터와 상기 플랙 레지스터 간의 데이타 버스를 포함하는 것을 특징으로 하는 데이타 처리 장치.
  14. 제8항에 있어서, 다수의 데이타 레지스터 ; 및 상기 플랙 레지스터로부터 선택된 하나의 상기 데이타 레지스터로의 데이타 전송을 가능하게 하는, 상기 다수의 데이타 레지스터와 상기 플랙 레지스터 간의 데이타 버스를 포함하는 것을 특징으로 하는 데이타 처리 장치
  15. 제8항에 있어서, 상기 플랙 레지스터가 상기 산술 논리 유닛에 접속되고, 상기 플랙 레지스터의 선택된 상태 신호가 각 섹션 내의 상기 상술 논리 유닛에 의하여 형성된 입력의 상기 조합을 결정하는 것을 특징으로 하는 데이타 처리 장치.
  16. 제15항에 있어서, 상기 플랙 레지스터의 상기 선택된 상태 신호가 상기 산술 논리 유닛이 각 섹션 내에서 가산 또는 감산을 실행할 것을 결정하는 것을 특징으로 하는 데이타 처리 장치.
  17. 데이타 처리 장치에 있어서, 다수의 가능한 선택의 수로부터 선택된 선택의 수를 나타내는 사이즈 표시를 저장하는 상태 레지스터 ; 상기 상태 레지스터에 접속되고 대응하는 입력을 나타내는 다수의 다중비트 디지탈 신호를 위한 데이타 입력을 가지는 산술 논리 유닛을 포함하고, 상기 산술 논리 유닛이 상기 사이즈 표시에 대응하는 다수의 섹션으로 분할되며, 각각의 섹션은 대응하는 출력에 상기 입력의 상기 다중비트 디지탈 신호의 각 서브셋의 조합을 나타내는 디지탈 결과 신호를 발생시키고, 상기 산술 논리 유닛은 자신의 대응 섹션의 상기 디지탈 결과 신호를 표시하는 단일 비트 상태 신호를 발생시키는 상태 검출기를 포함하며 ; 상기 상태 검출기에 접속되어 상기 단일 비트 상태 신호를 저장하는 플랙 레지스터를 포함하는 것을 특징으로 하는 데이타 처리 장치
  18. 제17항에 있어서, 상기 상태 검출기가 각 디지탈 결과 신호가 제로인지의 여부를 표시하는 상기 단일 비트 상태 신호를 발생시키는 것을 특징으로 하는 데이타 처리 장치.
  19. 제17항에 있어서, 상기 상태 검출기가 각 디지탈 결과 신호를 산출하는 상기 입력의 조합이 상기산술 논리 유닛의 상기 대응 섹션의 최상위 비트로부터 캐리를 발생시키는 여부를 표시하는 상기 단일 비트 상태 신호를 발생시키는 것을 특징으로 하는 데이타 처리 장치.
  20. 제17항에 있어서, 상기 산술 논리 유닛이 분할될 수 있는 기본적 섹션의 최대수를 가지고 상기 상태 검출기가 상기 산술 논리 유닛의 상기 기본적 섹션 각각을 위한 제로 검출기를 가지며, 상기 산술 논리 유닛이 다수의 기본적 섹션을 위한 상기 상태 신호를 논리곱(AND)함으로써 섹션의 상기 최대수 보다 적은 수로 분할될 때 상기 상태 검출기가 각 섹션을 위한 상기 상태 신호를 발생시키는 것을 특징으로 하는 데이타 처리 장치.
  21. 제17항에 있어서, 상기 산술 논리 유닛이 분할될 수 있는 기본적 섹션의 최대수를 가지고, 상기 산술 논리 유닛이 각 기본적 섹션의 최상위 비트의 캐리 아웃과 인접한 기본적 섹션의 최하위 비트의 캐리 인 사이에 멀티플렉서를 포함하며, 상기 멀티플렉서는 각각 상기 사이즈 표시에 따라 기본적 섹션의 상기 캐리 아웃을 상기 인접한 기본적 섹션의 상기 캐리 인에 결합시키거나 결합시키지 않고, 상기 상태 검출기는 대응하는 멀티플렉서를 통하여 상기 캐리 아웃을 상기 인접한 섹션에 결합되지 않은 각 기본적 섹션으로부터 상기 플렉 레지스터로 공급하는 것을 특징으로 하는 데이타 처리 장치.
  22. 제17항에 있어서, 다수의 데이타 레지스터 ; 및 선택된 하나의 상기 데이타 레지스터로부터 상기 플랙 레지스터로의 데이타 전송을 가능하게 하는, 상기 다수의 데이타 레지스터와 상기 플랙 레지스터간의 데이타 버스를 포함하는 것을 특징으로 하는 데이타 처리 장치.
  23. 제17항에 있어서, 다수의 데이타 레지스터 , 및 상기 플랙 레지스터로부터 선택된 하나의 상기 데 이타 레지스터로의 데이타 전송을 가능하게 하는, 상기 다수의 데이타 레지스터와 상기 플랙 레지스터 간의 데이타 버스를 포함하는 것을 특징으로 하는 데이타 처리 장치.
  24. 제17항에 있어서, 상기 플랙 레지스터가 상기 산술 논리 유닛에 접속되고, 상기 플랙 레지스터의 선택된 상태 신호가 각 섹션 내의 상기 상술 논리 유닛에 의하여 형성된 입력의 상기 조합을 결정하는 것을 특징으로 하는 데이타 처리 장치.
  25. 제24항에 있어서, 상기 플랙 레지스터가 상기 선택된 상태 신호가 상기 산술 논리 유닛이 각 섹션 내에서 가산 또는 감산을 실행할 것을 결정하는 것을 특징으로 하는 데이타 처리 장치.
  26. 데이타 처리 장치에 있어서, 다수의 가능한 섹션의 수로부터 선택된 섹션의 수를 나타내는 사이즈 표시를 저장하는 상태 레지스터 ; 상기 상태 레지스터에 접속되고 대응하는 입력을 나타내는 제1, 제2 및 제3 다중비트 디지탈 신호를 위한 제1, 제2 및 제3 데이타 입력을 가지고, 상기 사이즈 표시에 대응하는 수의 섹션으로 분할되며, 각각의 섹션은 대응출력에 상기 입력의 상기 다중비트 디지탈 신호의 각 서브셋의 조합을 나타내는 디지탈 결과 신호를 발생시키는 산술 논리 유닛 ; 상기 산술 논리 유닛에 상기 제1 다중비트 디지탈 신호를 공급하는 제1 데이타 발생지 ; 상기 산술 논리 유닛에 상기 제2 다중 비트 디지탈 신호를 공급하는 제2 데이타 발생지 ; 그 내부에 다수의 단일 비트 상태 신호를 저장하는 플랙 레지스터 : 및 상기 사이즈 표시의 상기 섹션 수와 동일 한 수의 상기 플렉 레지스터의 연속적 비트를 선택함으로써 상기 산술 논리 유닛에 상기 제3 다중비트 신호를 공급하기 위하여 상기 상태 레지스터 및 상기 플랙 레지스터에 접속되고, 각각의 선택된 비트는 상기 산술 논리 유닛의 대응 섹션을 채우기 위하여 수차례 복제되는 확장 회로를 포함하는 것을 특징으로 하는 데이타 처리 장치.
  27. 제26항에 있어서, 상기 산술 논리 유닛이 그 장치의 대응 하는 섹션의 상기 디지탈 결과 신호를 표시하는 단일 비트 상태 신호를 발생시키는 상태 검출기를 포함하고 ; 상기 플랙 레지스터가 상기 상태 검출기에 접속되고 상기 산술 논리 장치의 섹션 수보다 많은 수의 비트 저장 위치를 가지며 상기 단일 비트 상태 신호를 저장하는 것을 특징으로 하는 데이타 처리 장치.
  28. 제27항에 있어서, 상기 상태 검출기가 각 디지탈 결과 신호가 제로인지의 여부를 표시하는 상기 단일 비트 상태 신호를 발생시키는 것을 특징으로 하는 데이타 처리 장치.
  29. 제27항에 있어서, 상기 상태 검출기가 각 디지탈 결과 신호를 산출하는 상기 입력의 조합이 상기 산술 논리 유닛의 상기 대응 섹션의 최상위 비트로부터 캐리를 발생시키는 여부를 표시하는 상기 단일 비트 상태 신호를 발생시키는 것을 특징으로 하는 데이타 처리 장치.
  30. 제27항에 있어서, 상기 산술 논리 유닛이 분할될 수 있는 기본적 섹션의 최대수를 가지고 상기 상태 검출기가 상기 산술 논리 유닛의 상기 기본적 섹션 각각을 위한 제로 검출기를 가지며, 상기 산술 논리 유닛이 다수의 기본적 섹션을 위한 상기 상태 신호를 논리곱(AND)함으로써 섹션의 상기 최대수 보다 적은 수로 분할될 때 상기 상태 검출기가 각 섹션을 위한 상기 상태 신호를 발생시키는 것을 특징으로 하는 데이타 처리 장치.
  31. 제27항에 있어서, 상기 산술 논리 유닛이 분할될 수 있는 기본적 섹션의 최대수를 가지고, 상기 산술 논리 유닛이 각 기본적 섹션의 최상위 비트의 캐리 아웃과 인접한 기본적 섹션의 최하위 비트의 캐리 인 사이에 멀티플렉서를 포함하며, 상기 멀티플렉서는 각각 상기 사이즈 표시에 따라 기본적 섹션의 상기 캐리 아웃을 상기 인접한 기본적 섹션의 상기 캐리인에 결합시키거나 결합시키지 않고, 상기 상태 검출기는 대응하는 멀티플렉서를 통하여 상기 캐리 아웃을 상기 인접한 섹션에 결합되지 않은 각 기본적 섹션으로부터 상기 플렉 레지스터로 공급하는 것을 특징으로 하는 데이타 처리 장치.
  32. 제27항에 있어서, 상기 플랙 레지스터가 상기 단일 비트 상태 신호를 저장하기 이전에 그 내부에 저장된 비트를 상기 산술 논리 유닛의 섹션 수와 동일한 자릿수만큼 회전시키는 것을 특징으로 하는 데이타 처리 장치
  33. 제27항에 있어서, 상기 플랙 레지스터는 회전 표시를 수신하고, 상기 플랙 레지스터가 만약 상기 회전 표시가 상기 플랙 레지스터의 회전을 표시하면 상기 상태 신호를 저장하기 이전에 상기 산술 논리 유닛의 섹션 수와 동일한 자릿수 만큼 그 내부에 저장된 비트를 회전시키고, 만약 상기 회전 표시가 상기 플랙 레지스터의 비회전을 표시하면 선행 비트를 겹쳐 기록함으로써 상기 상태 신호를 저장하는 것을 특징으로 하는 데이타 처리 장치.
  34. 제33항에 있어서, 상기 상태 레지스터가 상기 플랙 레지스터에 접속되고 상기 회전 표시를 저장하는 것을 특징으로 하는 데이타 처리 장치.
  35. 제27항에 있어서, 상기 플랙 레지스터가 소긴 표시를 수신하고, 상기 플랙 레지스터가 만약 상기 소거 표시가 상기 플랙 레지스터의 소거를 표시하면 상기 단일 비트 상태 신호를 저장하기 이전에 그 내부에 저장된 모든 비트를 소거하고, 만약 상기 소거 표시가 상기 플랙 레지스터의 비소거를 표시하면 상기 단일 비트 상태 신호를 저장하기 이전에 그 내부에 저장된 모든 비트를 소거하지 않는 것을 특징으로 하는 데이타 처리 장치.
  36. 제26항에 있어서, 다수의 데이타 레지스터 ; 및 선택된 하나의 상기 데이타 레지스터로부터 상기 플랙 레지스터로의 데이타 전송을 가능하게 하는, 상기 다수의 데이타 레지스터와 상기 플랙 레지스터 간의 데이타 버스를 포함하는 것을 특징으로 하는 장치.
  37. 제26항에 있어서, 다수의 데이타 레지스터 ; 및 상기 플랙 레지스터로부터 선택된 하나의 상기 데이타 레지스터로의 데이탈 전송을 가능하게 하는, 상기 다수의 데이타 레지스터와 상기 플랙 레지스터 간의 데이타 버스를 포함하는 것을 특징으로 하는 데이타 처리 장치.
  38. 제26항에 있어서, 상기 플랙 레지스터가 상기 산술 논리 유닛에 접속되고, 상기 플랙 레지스터의 선택된 상태 신호가 각 섹션 내의 상기 상술 논리 유닛에 의하여 형성된 입력의 상기 조합을 결정하는 것을 특징으로 하는 데이타 처리 장치.
  39. 데이타 처리 시스템에 있어서, 데이타 및 어드레스를 전송하는 데이타 시스템 버스 ; 상기 데이타 시스템 버스에 접속되어 데이타를 저장하고 상기 데이타 버스를 통하여 데이타를 전송하는 시스템 메모리 ; 상기 데이타 시스템 버스에 접속되고, 다수의 가능한 섹션 수로부터 선택된 섹션 수를 표시하는 사이즈 표시를 저장하는 상태 레지스터 ; 대응하는 입력을 나타내는 제1, 제2 및 제3 다중비트 디지탈 신호를 위한 제1, 제2 및 제3 데이타 입력을 가지고, 상기 사이즈 표시에 대응하는 수의 섹션으로 분할되며, 각각의 섹션은 대응출력에 상기 입력의 상기 다중비트 디지탈 신호의 각 서브셋의 조합을 나타내는 디지탈 결과 신호를 발생시키는 산술 논리 유닛 ; 상기 산술 논리 유닛에 상기 제1 다중비트 디지탈 신호를 공급하는 제1 데이타 발생지 ; 상기 산술 논리 유닛에 상기 제2 다중비트 디지탈 신호를 공급하는 제2 데이타 발생지 ; 그 내부에 다수의 단일 비트 상태 신호를 저장하는 플랙 레지스터 ; 및 상기 사이즈 표시의 상기 섹션 수와 동일 한 수의 상기 플렉 레지스터의 연속적 비트를 선택함으로써 상기 산술 논리 유닛에 상기 제3 다중비트 신호를 공급하기 위하여 상기 상태 레지스터 및 상기 플랙 레지스터에 접속되고, 각각의 선택된 비트는 상기 산술 논리 유닛의 대응 섹션을 채우기 위하여 수차례 복제되는 확장 회로를 포함하는 것을 특징으로 하는 데이타 처리 장치.
  40. 제39항에 있어서, 상기 데이타 프로세서 회로의 상기 산술 논리 유닛이 자신의 대응 하는 섹션의 상기 디지탈 결과 신호를 표시하는 단일 비트 상태 신호를 발생시키는 상태 검출기를 포함하고 ; 상기 플랙 레지스터가 상기 상태 검출기에 접속되고 상기 산술 논리 장치의 섹션 수보다 많은 수의 비트 저장 위치를 가지며 상기 단일 비트 상태 신호를 저장하는 것을 특징으로 하는 데이타 처리 장치.
  41. 제40항에 있어서, 상기 데이타 프로세서 회로의 상기 상태 검출기가 각 디지탈 결과 신호가 제로인지의 여부를 표시하는 상기 단일 비트 상태 신호를 발생시키는 것을 특징으로 하는 데이타 처리 시스템.
  42. 제40항에 있어서, 상기 데이타 프로세서 회로의 상기 상태 검출기가 각 디지탈 결과 신호를 산출하는 상기 입력의 조합이 상기 산술 논리 유닛의 상기 대응 섹션의 최상위 비트로부터 캐리를 발생시키는 여부를 표시하는 상기 단일 비트 상태 신호를 발생시키는 것을 특징으로 하는 데이타 처리 시스템.
  43. 제40항에 있어서, 상기 데이타 프로세서 회로의 상기 산술 논리 유닛이 분할될 수 있는 기본적 섹션의 최대수를 가지고 상기 상태 검출기가 상기 산술 논리 유닛의 상기 기본적 섹션 각각을 위한 제로 검출기를 가지며, 상기 산술 논리 유닛이 다수의 기본적 섹션을 위한 상기 상태 신호를 논리곱(AND)함으로써 섹션의 상기 최대수보다 적은 수로 분할될 때 상기 상태 검출기가 각 섹션을 위한 상기 상태 신호를 발생시키는 것을 특징으로 하는 데이타 처리 장치.
  44. 제40항에 있어서, 상기 데이타 프로세서 회로의 상기 산술 논리 유닛이 분할될 수 있는 기본적 섹션의 최대수를 가지고, 상기 산술 논리 유닛이 각 기본적 섹션의 최상위 비트의 캐리 아웃과 인접한 기본적 섹션의 최하위 비트의 캐리 인 사이에 멀티플렉서를 포함하며, 상기 멀티플렉서는 각각 상기 사이즈 표시에 따라 기본적 섹션의 상기 캐리 아웃을 상기 인접한 기본적 섹션의 상기 캐리 인에 결합시 키거나 결합시키지 않고, 상기 상태 검출기는 상기 캐리 아웃을 대응하는 멀티플렉서를 통하여 상기 캐리 아웃을 상기 인접한 섹션에 결합되지 않은 각 기본적 섹션으로부터 상기 플렉 레지스터로 공급하는 것을 특징으로 하는 데이타 처리 시스템.
  45. 제40항에 있어서, 상기 데이타 프로세서 회로의 상기 플랙 레지스터가 상기 단일 비트 상태 신호를 저장하기 이전에 그 내부에 저장된 비트를 상기 산술 논리 유닛의 섹션 수와 동일한 자릿수만큼 회전시키는 것을 특징으로 하는 데이타 처리 시스템.
  46. 제40항에 있어서, 상기 데이타 프로세서 회로의 상기 플랙 레지스터는 회전 표시를 수신하고, 상기 플랙 레지스터가 만약 상기 회전 표시가 상기 플랙 레지스터의 회전을 표시하면 상기 상태 신호를 저장하기 이전에 상기 산술 논리 유닛의 섹션 수와 동일한 자릿수 만큼 그 내부에 저장된 비트를 회전시키고, 만약 상기 회전 표시가 상기 플랙 레지스터의 비회전을 표시하면 선행 비트를 겹쳐 기록함으로써 상기 상태 신호를 저장하는 것을 특징으로 하는 데이타 처리 시스템.
  47. 제46항에 있어서, 상기 데이타 프로세서 회로의 상기 상태 레지스터가 상기 플랙 레지스터에 접속되고 상기 회전 표시를 저장하는 것을 특징으로 하는 데이타 처리 시스템.
  48. 제40항에 있어서, 상기 데이타 프로세서 회로의 상기 플랙 레지스터가 소거 신호를 수신하고, 상기 플랙 레지스터가 만약 상기 소거 표시가 상기 플랙 레지스터의 소거를 표시하면 상기 단일 비트 상태 신호를 저장하기 이전에 그 내부에 저장된 모든 비트를 소거하고, 만약 상기 소거 표시가 상기 플랙 레지스터의 비소거를 표시하면 상기 단일 비트 상태 신호를 저장하기 이전에 그 내부에 저장된 모든 비트를 소거하지 않는 것을 특징으로 하는 데이타 처리 시스템.
  49. 제39항에 있어서, 상기 데이타 프로세서 회로가 다수의 데이타 레지스터 ; 및 선택된 하나의 상기 데이타 레지스터로부터 상기 플랙 레지스터로의 데이타 전송을 가능하게 하는, 상기 다수의 데이타 레지스터와 상기 플랙 레지스터 간의 데이타 버스를 포함하는 것을 특징으로 하는 데이타 처리 시스템.
  50. 제39항에 있어서, 상기 데이타 프로세서 회로가 다수의 데이타 레지스터 ; 및 상기 플랙 레지스터로부터 선택된 하나의 상기 데이타 레지스터로의 데이타 전송을 가능하게 하는, 상기 다수의 데이타 레지스터와 상기 플랙 레지스터 간의 데이타 버스를 포함하는 것을 특징으로 하는 데이타 처리 시스템.
  51. 제39항에 있어서, 상기 데이타 프로세서 회로의 상기 산술 논리 유닛의 섹션이 상기 입력의 상기 다중비트 디지탈 신호의 각각의 서브셋의 흔합된 산술 및 부울(Boolean) 조합을 나타내는 상기 디지탈 결과 신호를 발생시키는 것을 특징으로 하는 데이타 처리 시스템.
  52. 제39항에 있어서, 상기 데이타 프로세서 회로가 상기 디지탈 프로세서 회로에 접속된 다수의 데이타 메모리 ; 상기 디지탈 프로세서 회로에 명령어를 공급하는 명령어 메모리 ; 및 상기 데이타 시스템 버스에 접속되어, 각각의 상기 데이타 메모리 및 상기 명링어 케모리가 상기 시스템 메모리와 상기 다수의 데이타 메모리 간 및 상기 시스템 메모리와 상기 명령어 메모리 간의 데이타 전송을 제어하는 전송 제어기를 포함하는 것을 특징으로 하는 데이타 처리 시스템.
  53. 제52항에 있어서, 상기 데이타 프로세서 회로가 상기 디지탈 프로세서 회로와 동일한 하나 이상의 추가 디지탈 프로세서 회로 ; 각각의 추가 디지탈 프로세서 로에 접속된 다수의 추가 데이타 메모리, 각각의 추가 디지탈 프로세서 회로에 명령을 공급하는 추가 명령어 메모리를 포함하고 상기 전송 제어기가 각각의 상기 추가 데이타 메모리 및 각각의 상기 추가 명령어 메모리에 접속되어 상기 시스템 메모리와 각각의 상기 추가 데이타 메모리간 및 상기 시스템 메모리와 각각의 상기 추가 명령어 메모리 간의 데이타 전손을 제어하는 것을 특징으로 하는 데이타 처리 시스템.
  54. 제53항에 있어서, 상기 데이타 메모리, 상기 명령어 메모리, 각각의 상기 추가 디지탈 프로세서 회로, 각각의 상기 추가 데이타 메모리, 각각의 추가 명령어 메모리 및 상기 전송 제어기를 포함하는 상기 데이타 프로세서 회로가 단일 집적 회로 상에 형성되는 것을 특징으로 하는 데이타 처리 시스템.
  55. 제52항에 있어서, 상기 데이타 프로세서 회로가 마스터 데이타 프로세서 ; 상기 마스터 데이타 프로세서에 접속된 다수의 마스터 데이타 메모리 ; 상기 데이타 프로세서 명령을 공급하는 하나 이상의 마스터 명령어 메모리를 포함하고, 상기 전송 제어기가 각각의 상기 마스터 데이타 메모리 및 각각의 상기 마스터 명령어 메모리에 접속되어 상기 시스템 메모리와 각각의 상기 마스터 데이타 메모리 간 및 상기 시스템 메모리와 각각의 상기 마스터 명령어 메모리 간의 데이타 전송을 제어하는 것을 특징으로 하는 데이나 처리 시스템.
  56. 제55항에 있어서, 상기 데이타 메모리, 상기 명령어 메모리, 각각의 상기 추가 디지탈 프로세서 회로, 각각의 상기 추가 데이타 메모리, 각각의 추가 명령어 메모리 및 상기 전송 제어기를 포함하는 상기 데이타 프로세서 회로가 단일 집적 회로 상에 형성되는 것을 특징으로 하는 데이타 처리 시스템.
  57. 제37항에 있어서, 상기 시스템 메모리가 다수의 픽셀 내에 영상 데이타를 저장하는 영상 메모리로 구성되고, 상기 영상 메모리에 접속되어 상기 영상 메모리 내에 저장된 다수의 픽셀로 구성되는 영상의 가시적 출력을 발생시키는 영상 디스플레이 유닛을 포함하는 것을 특징으로 하는 데이타 처리 시스템.
  58. 제57항에 있어서, 상기 영상 메모리와 상기 영상 디스플레이 장치 간의 접속을 형성하여, 상기 영상 메모리로부터 나온 픽셀들을 상기 영상 디스플레이 장치를 구동하는 비디오 신호로 변환하는 팰릿을 포함하고, 상기 데이타 프로세서 회로가 상기 펄릿에 접속되어 상기 팰릿에 의한 픽셀들의 비디오 신호로의 변환을 제어하는 프레임 제어기를 포함하는 것을 특징으로 하는 데이타 처리 시스템.
  59. 제39항에 있어서, 상기 시스템 메모리가 다수의 픽셀 내에 영상 데이타를 저장하는 영상 메모리로 이루어지고, 상기 영상 메모리에 접속되어 상기 영상 메모리 내에 저장된 다수의 픽셀들로 이루어지는 영상의 인꽤된 출력을 발생시키는 프린터를 포함하는 것을 특징으로 하는 데이타 처리 시스템.
  60. 제59항에 있어서,상기 프린터가 칼라 프린터인 것을 특징으로 하는 데이타 처리 시스템.
  61. 제59항에 있어서, 상기 영상 메모리와 상기 프린터 간의 접속을 형성하여, 상기 영상 메모리로부터 나온 픽셀들을 상기 프린터를 구동하는 프린터 신호로 변환하는 프린터 제어기를 포함하고, 상기 데이타 프로세서 회로가 상기 프린터 제어기에 접속되어 상기 프린터 제어기에 의한 픽셀들의 프린트 신호로의 변환을 제어하는 프레임 제어기를 포함하는 것을 특징으로 하는 데이타 처리 시스템.
  62. 제39항에 있어서, 상기 시스뎀 메모리가 다수의 픽셀들 내에 영상 데이타를 저장하는 영상 메모리로 이루어지고 ; 상기 영상 메모리애 접속되어 영상 신호 입력을 발경시키는 영상 장치를 포함하는 것을 특징으로 하는 데이타 처리 시스템.
  63. 제62항에 있어서, 상기 영상 장치와 상기 영상 메모리 간에 접속을 형성하고, 상기 영상 신호를 상기 영상 메모리 내의 저장을 위하여 공급되는 픽셀들로 변환하는 영상 포착(capture) 제어기를 포함 하고, 상기 대이타 프로세서 회로가 상기 영상 포착 제어기에 접속되어 상기 영상 포착 제어기에 의한 상기 영상 신호의 픽셀로의 변환을 제어하는 프레임 제어기를 포함하는 것을 특징으로 하는 데이타 처리 시스템.
  64. 제39항에 있어서, 상기 데이타 시스뎀 버스와 통신선에 접속된 모뎀을 포함하는 것을 특징으로 하는 데이타 처리 시스템.
  65. 제39항에 있어서, 상기 데이타 시스템 버스에 접속된 호스트 처리 시스템을 포함하는 것을 특징으로 하는 데이타 처리 시스템.
  66. 제65항에 있어서, 상기 호스트 처리 시스템에 접속되어 데이타 및 어드레스를 전송하는 호스트 시스템 버스, 및 상기 호스트 시스템 버스에 접속된 하나 이상의 호스트 주변기기를 포함하는 것을 특징으로 하는 데이타 처리 시스템.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940032079A 1993-11-30 1994-11-30 다수의독립섹션과모든섹션으로부터의레지스터저장결과표시비트를가지는산술논리유닛 KR100319353B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US08/158742 1993-11-30
US08.158,792 1993-11-30
US08/158,742 US5640578A (en) 1993-11-30 1993-11-30 Arithmetic logic unit having plural independent sections and register storing resultant indicator bit from every section

Publications (2)

Publication Number Publication Date
KR950015060A true KR950015060A (ko) 1995-06-16
KR100319353B1 KR100319353B1 (ko) 2002-06-20

Family

ID=22569489

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940032079A KR100319353B1 (ko) 1993-11-30 1994-11-30 다수의독립섹션과모든섹션으로부터의레지스터저장결과표시비트를가지는산술논리유닛

Country Status (5)

Country Link
US (1) US5640578A (ko)
EP (1) EP0655680B1 (ko)
JP (1) JPH07287567A (ko)
KR (1) KR100319353B1 (ko)
DE (1) DE69419697T2 (ko)

Families Citing this family (96)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5638312A (en) * 1995-03-03 1997-06-10 Hal Computer Systems, Inc. Method and apparatus for generating a zero bit status flag in a microprocessor
US6643765B1 (en) 1995-08-16 2003-11-04 Microunity Systems Engineering, Inc. Programmable processor with group floating point operations
US6092094A (en) * 1996-04-17 2000-07-18 Advanced Micro Devices, Inc. Execute unit configured to selectably interpret an operand as multiple operands or as a single operand
US5826070A (en) * 1996-08-30 1998-10-20 International Business Machines Corporation Apparatus and method for maintaining status flags and condition codes using a renaming technique in an out of order floating point execution unit
GB2317465B (en) * 1996-09-23 2000-11-15 Advanced Risc Mach Ltd Data processing apparatus registers.
GB2317466B (en) * 1996-09-23 2000-11-08 Advanced Risc Mach Ltd Data processing condition code flags
GB2317464A (en) * 1996-09-23 1998-03-25 Advanced Risc Mach Ltd Register addressing in a data processing apparatus
GB2317467B (en) * 1996-09-23 2000-11-01 Advanced Risc Mach Ltd Input operand control in data processing systems
GB2317469B (en) * 1996-09-23 2001-02-21 Advanced Risc Mach Ltd Data processing system register control
US5784602A (en) * 1996-10-08 1998-07-21 Advanced Risc Machines Limited Method and apparatus for digital signal processing for integrated circuit architecture
US6952823B2 (en) * 1998-09-01 2005-10-04 Pkware, Inc. Software patch generator using compression techniques
US6318156B1 (en) * 1999-10-28 2001-11-20 Micro Motion, Inc. Multiphase flow measurement system
FR2802660B1 (fr) * 1999-12-21 2002-11-29 St Microelectronics Sa Procede pour effectuer des operations avec une arithmetique variable
JP2001216136A (ja) * 2000-02-01 2001-08-10 Toshiba Corp 加算回路およびプロセッサ
US6671797B1 (en) 2000-02-18 2003-12-30 Texas Instruments Incorporated Microprocessor with expand instruction for forming a mask from one bit
US7844579B2 (en) * 2000-03-09 2010-11-30 Pkware, Inc. System and method for manipulating and managing computer archive files
US20060143237A1 (en) * 2000-03-09 2006-06-29 Pkware, Inc. System and method for manipulating and managing computer archive files
US6879988B2 (en) * 2000-03-09 2005-04-12 Pkware System and method for manipulating and managing computer archive files
US8959582B2 (en) 2000-03-09 2015-02-17 Pkware, Inc. System and method for manipulating and managing computer archive files
US20060143199A1 (en) * 2000-03-09 2006-06-29 Pkware, Inc. System and method for manipulating and managing computer archive files
US20060173847A1 (en) * 2000-03-09 2006-08-03 Pkware, Inc. System and method for manipulating and managing computer archive files
US20060143253A1 (en) * 2000-03-09 2006-06-29 Pkware, Inc. System and method for manipulating and managing computer archive files
US8230482B2 (en) 2000-03-09 2012-07-24 Pkware, Inc. System and method for manipulating and managing computer archive files
US20060143180A1 (en) * 2000-03-09 2006-06-29 Pkware, Inc. System and method for manipulating and managing computer archive files
US20060155788A1 (en) * 2000-03-09 2006-07-13 Pkware, Inc. System and method for manipulating and managing computer archive files
US20060143249A1 (en) * 2000-03-09 2006-06-29 Pkware, Inc. System and method for manipulating and managing computer archive files
US20050015608A1 (en) * 2003-07-16 2005-01-20 Pkware, Inc. Method for strongly encrypting .ZIP files
WO2001088691A2 (en) * 2000-05-15 2001-11-22 Qsigma, Inc. Method and apparatus of dsp resource allocation and use
US7119576B1 (en) 2000-09-18 2006-10-10 Altera Corporation Devices and methods with programmable logic and digital signal processing regions
US7346644B1 (en) 2000-09-18 2008-03-18 Altera Corporation Devices and methods with programmable logic and digital signal processing regions
US6630936B1 (en) * 2000-09-28 2003-10-07 Intel Corporation Mechanism and method for enabling two graphics controllers to each execute a portion of a single block transform (BLT) in parallel
US7725513B2 (en) * 2003-01-15 2010-05-25 Ikanos Communications, Inc. Minimum processor instruction for implementing weighted fair queuing and other priority queuing
KR100426655B1 (ko) * 2003-09-18 2004-04-13 (주)유디피 Ａｇｃ 기능이 개선된 다채널 영상 신호 캡쳐 방법 및시스템
JP4300151B2 (ja) * 2004-04-19 2009-07-22 Ｏｋｉセミコンダクタ株式会社 演算処理装置
US7477256B1 (en) * 2004-11-17 2009-01-13 Nvidia Corporation Connecting graphics adapters for scalable performance
US8620980B1 (en) 2005-09-27 2013-12-31 Altera Corporation Programmable device with specialized multiplier blocks
US8335810B2 (en) * 2006-01-31 2012-12-18 Qualcomm Incorporated Register-based shifts for a unidirectional rotator
US8301681B1 (en) 2006-02-09 2012-10-30 Altera Corporation Specialized processing block for programmable logic device
US8266199B2 (en) 2006-02-09 2012-09-11 Altera Corporation Specialized processing block for programmable logic device
US8266198B2 (en) 2006-02-09 2012-09-11 Altera Corporation Specialized processing block for programmable logic device
US8041759B1 (en) 2006-02-09 2011-10-18 Altera Corporation Specialized processing block for programmable logic device
US7836117B1 (en) 2006-04-07 2010-11-16 Altera Corporation Specialized processing block for programmable logic device
US7822799B1 (en) 2006-06-26 2010-10-26 Altera Corporation Adder-rounder circuitry for specialized processing block in programmable logic device
US20080016320A1 (en) * 2006-06-27 2008-01-17 Amitabh Menon Vector Predicates for Sub-Word Parallel Operations
US8386550B1 (en) 2006-09-20 2013-02-26 Altera Corporation Method for configuring a finite impulse response filter in a programmable logic device
US8386553B1 (en) 2006-12-05 2013-02-26 Altera Corporation Large multiplier for programmable logic device
US7930336B2 (en) * 2006-12-05 2011-04-19 Altera Corporation Large multiplier for programmable logic device
US7814137B1 (en) 2007-01-09 2010-10-12 Altera Corporation Combined interpolation and decimation filter for programmable logic device
US7865541B1 (en) 2007-01-22 2011-01-04 Altera Corporation Configuring floating point operations in a programmable logic device
US8650231B1 (en) 2007-01-22 2014-02-11 Altera Corporation Configuring floating point operations in a programmable device
US8645450B1 (en) 2007-03-02 2014-02-04 Altera Corporation Multiplier-accumulator circuitry and methods
US7949699B1 (en) 2007-08-30 2011-05-24 Altera Corporation Implementation of decimation filter in integrated circuit device using ram-based data storage
US8959137B1 (en) 2008-02-20 2015-02-17 Altera Corporation Implementing large multipliers in a programmable integrated circuit device
US8244789B1 (en) 2008-03-14 2012-08-14 Altera Corporation Normalization of floating point operations in a programmable integrated circuit device
US8626815B1 (en) 2008-07-14 2014-01-07 Altera Corporation Configuring a programmable integrated circuit device to perform matrix multiplication
US8755515B1 (en) 2008-09-29 2014-06-17 Wai Wu Parallel signal processing system and method
JP2010086256A (ja) * 2008-09-30 2010-04-15 Mitsubishi Electric Corp 並列処理型プロセッサ
US8255448B1 (en) 2008-10-02 2012-08-28 Altera Corporation Implementing division in a programmable integrated circuit device
US8307023B1 (en) 2008-10-10 2012-11-06 Altera Corporation DSP block for implementing large multiplier on a programmable integrated circuit device
US8886696B1 (en) 2009-03-03 2014-11-11 Altera Corporation Digital signal processing circuitry with redundancy and ability to support larger multipliers
US8645449B1 (en) 2009-03-03 2014-02-04 Altera Corporation Combined floating point adder and subtractor
US8805916B2 (en) * 2009-03-03 2014-08-12 Altera Corporation Digital signal processing circuitry with redundancy and bidirectional data paths
US8468192B1 (en) 2009-03-03 2013-06-18 Altera Corporation Implementing multipliers in a programmable integrated circuit device
US8549055B2 (en) * 2009-03-03 2013-10-01 Altera Corporation Modular digital signal processing circuitry with optionally usable, dedicated connections between modules of the circuitry
US8706790B1 (en) 2009-03-03 2014-04-22 Altera Corporation Implementing mixed-precision floating-point operations in a programmable integrated circuit device
US8650236B1 (en) 2009-08-04 2014-02-11 Altera Corporation High-rate interpolation or decimation filter in integrated circuit device
US8396914B1 (en) 2009-09-11 2013-03-12 Altera Corporation Matrix decomposition in an integrated circuit device
US8412756B1 (en) 2009-09-11 2013-04-02 Altera Corporation Multi-operand floating point operations in a programmable integrated circuit device
US7948267B1 (en) 2010-02-09 2011-05-24 Altera Corporation Efficient rounding circuits and methods in configurable integrated circuit devices
US8539016B1 (en) 2010-02-09 2013-09-17 Altera Corporation QR decomposition in an integrated circuit device
US8601044B2 (en) 2010-03-02 2013-12-03 Altera Corporation Discrete Fourier Transform in an integrated circuit device
US8458243B1 (en) 2010-03-03 2013-06-04 Altera Corporation Digital signal processing circuit blocks with support for systolic finite-impulse-response digital filtering
US8484265B1 (en) 2010-03-04 2013-07-09 Altera Corporation Angular range reduction in an integrated circuit device
US8510354B1 (en) 2010-03-12 2013-08-13 Altera Corporation Calculation of trigonometric functions in an integrated circuit device
US8539014B2 (en) 2010-03-25 2013-09-17 Altera Corporation Solving linear matrices in an integrated circuit device
US8538205B2 (en) * 2010-05-14 2013-09-17 Mobileye Technologies Ltd. Multi-function summing machine
US8589463B2 (en) 2010-06-25 2013-11-19 Altera Corporation Calculation of trigonometric functions in an integrated circuit device
US8862650B2 (en) 2010-06-25 2014-10-14 Altera Corporation Calculation of trigonometric functions in an integrated circuit device
US8577951B1 (en) 2010-08-19 2013-11-05 Altera Corporation Matrix operations in an integrated circuit device
US8645451B2 (en) 2011-03-10 2014-02-04 Altera Corporation Double-clocked specialized processing block in an integrated circuit device
US9600278B1 (en) 2011-05-09 2017-03-21 Altera Corporation Programmable device using fixed and configurable logic to implement recursive trees
US8812576B1 (en) 2011-09-12 2014-08-19 Altera Corporation QR decomposition in an integrated circuit device
US8949298B1 (en) 2011-09-16 2015-02-03 Altera Corporation Computing floating-point polynomials in an integrated circuit device
US9053045B1 (en) 2011-09-16 2015-06-09 Altera Corporation Computing floating-point polynomials in an integrated circuit device
US8762443B1 (en) 2011-11-15 2014-06-24 Altera Corporation Matrix operations in an integrated circuit device
US8543634B1 (en) 2012-03-30 2013-09-24 Altera Corporation Specialized processing block for programmable integrated circuit device
US9098332B1 (en) 2012-06-01 2015-08-04 Altera Corporation Specialized processing block with fixed- and floating-point structures
US8996600B1 (en) 2012-08-03 2015-03-31 Altera Corporation Specialized processing block for implementing floating-point multiplier with subnormal operation support
US9207909B1 (en) 2012-11-26 2015-12-08 Altera Corporation Polynomial calculations optimized for programmable integrated circuit device structures
US9189200B1 (en) 2013-03-14 2015-11-17 Altera Corporation Multiple-precision processing block in a programmable integrated circuit device
US9348795B1 (en) 2013-07-03 2016-05-24 Altera Corporation Programmable device using fixed and configurable logic to implement floating-point rounding
US9379687B1 (en) 2014-01-14 2016-06-28 Altera Corporation Pipelined systolic finite impulse response filter
US9684488B2 (en) 2015-03-26 2017-06-20 Altera Corporation Combined adder and pre-adder for high-radix multiplier circuit
US10339057B2 (en) 2016-12-20 2019-07-02 Texas Instruments Incorporated Streaming engine with flexible streaming engine template supporting differing number of nested loops with corresponding loop counts and loop offsets
US10942706B2 (en) 2017-05-05 2021-03-09 Intel Corporation Implementation of floating-point trigonometric functions in an integrated circuit device
CN109871181A (zh) * 2017-12-01 2019-06-11 航天信息股份有限公司 一种对象存取方法及装置

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3937940A (en) * 1974-11-26 1976-02-10 Texas Instruments Incorporated Direct compare in an electronic digital calculator
US4179746A (en) * 1976-07-19 1979-12-18 Texas Instruments Incorporated Digital processor system with conditional carry and status function in arithmetic unit
US4312034A (en) * 1979-05-21 1982-01-19 Motorola, Inc. ALU and Condition code control unit for data processor
US4467444A (en) * 1980-08-01 1984-08-21 Advanced Micro Devices, Inc. Processor unit for microcomputer systems
JPS6053349B2 (ja) * 1981-06-19 1985-11-25 株式会社日立製作所 画像処理プロセツサ
US4451885A (en) * 1982-03-01 1984-05-29 Mostek Corporation Bit operation method and circuit for microcomputer
US4592005A (en) * 1982-07-06 1986-05-27 Sperry Corporation Masked arithmetic logic unit
US4785393A (en) * 1984-07-09 1988-11-15 Advanced Micro Devices, Inc. 32-Bit extended function arithmetic-logic unit on a single chip
US4692888A (en) * 1984-10-03 1987-09-08 Advanced Micro Devices, Inc. Method and apparatus for generating and summing the products of pairs of numbers
US4653075A (en) * 1985-03-29 1987-03-24 Ford Aerospace & Communications Corp. BPSK synchronizer using computational analysis
US5140687A (en) * 1985-10-22 1992-08-18 Texas Instruments Incorporated Data processing apparatus with self-emulation capability
US5249266A (en) * 1985-10-22 1993-09-28 Texas Instruments Incorporated Data processing apparatus with self-emulation capability
US5294918A (en) * 1985-11-06 1994-03-15 Texas Instruments Incorporated Graphics processing apparatus having color expand operation for drawing color graphics from monochrome data
US4689807A (en) * 1985-11-06 1987-08-25 Texas Instruments Incorporated Linked cell discharge detector having improved response time
US5095301A (en) * 1985-11-06 1992-03-10 Texas Instruments Incorporated Graphics processing apparatus having color expand operation for drawing color graphics from monochrome data
US4752893A (en) * 1985-11-06 1988-06-21 Texas Instruments Incorporated Graphics data processing apparatus having image operations with transparent color having a selectable number of bits
US4933878A (en) * 1988-07-07 1990-06-12 Texas Instruments Incorporated Graphics data processing apparatus having non-linear saturating operations on multibit color data
US5231694A (en) * 1986-01-23 1993-07-27 Texas Instruments Incorporated Graphics data processing apparatus having non-linear saturating operations on multibit color data
US4789957A (en) * 1986-03-28 1988-12-06 Texas Instruments Incorporated Status output for a bit slice ALU
US4847802A (en) * 1986-06-12 1989-07-11 Advanced Micro Devices, Inc. Method and apparatus for identifying the precision of an operand in a multiprecision floating-point processor
US4811266A (en) * 1986-11-05 1989-03-07 Honeywell Bull Inc. Multifunction arithmetic indicator
JPH07113886B2 (ja) * 1987-05-11 1995-12-06 株式会社日立製作所 演算回路
US4888722A (en) * 1987-07-02 1989-12-19 General Datacomm, Inc. Parallel arithmetic-logic unit for as an element of digital signal processor
US4985848A (en) * 1987-09-14 1991-01-15 Visual Information Technologies, Inc. High speed image processing system using separate data processor and address generator
US4924422A (en) * 1988-02-17 1990-05-08 International Business Machines Corporation Method and apparatus for modified carry-save determination of arithmetic/logic zero results
US4901270A (en) * 1988-09-23 1990-02-13 Intel Corporation Four-to-two adder cell for parallel multiplication
US5103419A (en) * 1989-02-02 1992-04-07 Matsushita Electric Industrial Co., Ltd. Circuit for calculating the sum of products of data
US5020014A (en) * 1989-02-07 1991-05-28 Honeywell Inc. Generic interpolation pipeline processor
US5081698A (en) * 1989-02-14 1992-01-14 Intel Corporation Method and apparatus for graphics display data manipulation
US5001662A (en) * 1989-04-28 1991-03-19 Apple Computer, Inc. Method and apparatus for multi-gauge computation
US5185714A (en) * 1989-09-19 1993-02-09 Canon Kabushiki Kaisha Arithmetic operation processing apparatus
US5239654A (en) * 1989-11-17 1993-08-24 Texas Instruments Incorporated Dual mode SIMD/MIMD processor providing reuse of MIMD instruction memories as data memories when operating in SIMD mode
US5197140A (en) * 1989-11-17 1993-03-23 Texas Instruments Incorporated Sliced addressing multi-processor and method of operation
US5226125A (en) * 1989-11-17 1993-07-06 Keith Balmer Switch matrix having integrated crosspoint logic and method of operation
US5212777A (en) * 1989-11-17 1993-05-18 Texas Instruments Incorporated Multi-processor reconfigurable in single instruction multiple data (SIMD) and multiple instruction multiple data (MIMD) modes and method of operation
JP2559868B2 (ja) * 1990-01-06 1996-12-04 富士通株式会社 情報処理装置
US5206828A (en) * 1990-04-02 1993-04-27 Advanced Micro Devices, Inc. Special carry save adder for high speed iterative division
DE4103882A1 (de) * 1990-06-01 1991-12-12 Pioneer Electronic Corp Programm-bearbeitungsvorrichtung und digitalsignal-prozessor

Also Published As

Publication number Publication date
KR100319353B1 (ko) 2002-06-20
DE69419697T2 (de) 2000-02-17
DE69419697D1 (de) 1999-09-02
JPH07287567A (ja) 1995-10-31
EP0655680A1 (en) 1995-05-31
US5640578A (en) 1997-06-17
EP0655680B1 (en) 1999-07-28

Similar Documents

Publication Publication Date Title
KR950015060A (ko) 다수의 독립 섹션과 모든 섹션으로부터의 레지스터 저장 결과 표시 비트를 가지는 산술 논리 유닛
US5754191A (en) Method and apparatus for optimizing pixel data write operations to a tile based frame buffer
US5687357A (en) Register array for utilizing burst mode transfer on local bus
KR950015071A (ko) 조건부 레지스터 쌍으로부터의 메모리 저장
US5850632A (en) Memory access controller utilizing cache memory to store configuration information
JPS5826055B2 (ja) 並列アクセス記憶装置
KR950015059A (ko) 제2 입력과 제3 입력의 제1 부울 조합과 논리곱된 제1 입력 플러스 제2 입력과 제3 입력의 제2 부울 조합인 합을 형성하는 3 입력 산술 논리 유닛
KR950015138A (ko) 데이타 직교 변환용 회전 레지스터
KR860002872A (ko) 화상메모리 주변장치
JPS6145369A (ja) デジタルイメ−ジフレ−ムプロセツサ
US5056041A (en) Data processing apparatus with improved bit masking capability
KR950015057A (ko) 3입력 산술 논리 유닛 및 데이타 처리 시스템
US4368461A (en) Digital data processing device
KR950704741A (ko) 윈도우잉 동작용으로 설계된 프레임 버퍼 시스템(frame buffer system designed for windowing operations)
JP2902290B2 (ja) 表示制御システム
US4924432A (en) Display information processing apparatus
JP2835719B2 (ja) 画像処理装置
EP0256838A2 (en) System for improving two-color display operations
JPS61252590A (ja) 表示装置
US5504503A (en) High speed signal conversion method and device
US5276800A (en) Image writing control unit having memory area for image
EP0613115A2 (en) Display data write control device
US5226119A (en) Graphic display controller
JPH01173241A (ja) キャッシュメモリ装置
JP2610858B2 (ja) カラー画素情報処理装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121129

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20131129

Year of fee payment: 13

EXPY Expiration of term