JPS6145369A - デジタルイメ−ジフレ−ムプロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、一般に、デジタルイメージ処理に関する。本
発明は、特に、デジタル情報フレームを処理するための
優れた装置に関する。

〔従来の技術および発明が解決しようとする問題点〕

デジタル化したイメージ情報を扱う場合、例えばテレビ
ジョンイメージのようなイメージフレームを画素配列に
デジタル化し、例えば５１２×５１２画素配列を記憶す
るのが従来の方法である。

デジタル化した情報は、次に、各種の算術論理動作で、
当該情報の画素と、別に記憶した情報のフレームとを結
合して処理する。この主の処理を行う最新の装置では、
オフラインで比較的遅い速度でその処理を行う。しかし
、医用診断への応用等では、オンライン処理が不可欠と
して要求される。

また、フレームプロセッサは、異なる機能を要求される
。従来のインタレース走査テレビジョン装置を使用する
場合、情報をインタレース処理および復元インタレース
処理しなければならない。つまシ、復元インタレースし
たフレームが処理に必要となる。しかし、フレームはイ
ンタレース書式で受は取って再度ビデオ信号に変換する
場合、インタレース書式にしてから従来のテレビ２１７
画面に表示しなければならない。またフレームプロセッ
サは、加算および減算等の算術および論理機能を行うと
ともにフレームプロセッサメモリから情報を読み取った
シ、そのメモリに情報を書き込むことができなげればな
らない。さらに、フレームプロセッサ内で、イメージ輝
度変換を行わなければならない。このような機能のおの
おのは、必要に応じて別々に、システム内の様々のフレ
ームプロセッサに構成することができるが、同一７レー
ムプロセツサが、ハードウェアの制御下でもソフトウェ
アの制御下でも、これらの機能のすべてを果せるような
柔軟性が必要である。

〔問題点を解決するための手段〕

本発明は、そのよりなフレームプロセッサを提供する。

フレームプロセッサは、基本的に、必要なアドレスを有
して読取シ／書込み論理を有するフレームメモリを含み
、情報の読取シおよび書込みを行う。各フレームプロセ
ッサは、当該プロセッサに附属して、システム入力バス
、システム出力バス、および二つの両方向バスを有する
。マルチプレクサは、二つの両方向バスと入力バスとか
ら入力信号を選択し、入力としてメモリに与える。

同時に、各出力ラインにマルチプレクサを設け、多数の
出力のいずれの一つでも、前記バス忙供給するようにす
る。この多数の出力は、メモリ出力、メモリの後に続く
算術論理装置の出力、または算術論理装置の後に続くイ
メージ輝度変換手段の出力を含む。

動作は、装置内の個々のマイクロプロセッサで制御し、
直接記憶アクセスバスを通して上位プロセッサからの追
加の制御も可能である。

以下余白 〔実施例〕 フレームプロセッサは、８１図に示すように、４本のバ
スに関連している。システム入力（Ｓ工）バス５０１、
システム出力（ＳＯ）バス５（１３）、および「Ａ」お
よびｒＢＪバスとして知られる双方向バス５０５および
５０７である。それぞれのバスは、１６ビツトバスで６
Ｌ１２ビツトはＴ−メ用、４ビツトは制御用（同期信号
）である。

フレームプロセッサは、バス５１１に１６ビツトのデー
タと８ビツトの制御があってバス５１３に２４ビツトの
アドレスがあるような直接記憶アクセスバス５１１も有
する。データバス５０１ｔ、下記するような１１０モジ
為−ル５１０を経由してフレーム制御マイクロプロセラ
？５１５に連結する。システムのそれぞれのフレームプ
ロセッサには、独立したプロセッサが設けられる。制御
バス５１１は、デコーダブロック５１２を経由して。

プロセッサ５１５に連結する。ｒ　ｒＴＴアクセスおよ
びＲＡＭアクセス」とラベルを付したデコーダ５１２か
らの出力も供給する。当該出力は、入データの行き先を
示す。

バス５０１，５０５，５０７Ｆｉ、入力として、入力指
定ＡＬＵとともに、マルチプレクサ５１６に連結する。

入力指定ＡＬＵ　（算術論理装置）は、下記に詳細を説
明する算術および論理装置５１７の出力である。これら
の出力の一つは、プロセッサ５１５で発生され線５１９
からマルテプレク？に入る制御信号に基づいて、選択す
る。（フレームプロセッサ内のそれぞれのマルチプレク
サは、類似の制御ラインを有する。取シのマルチプレク
サの大部分については、図を簡単和するために示さない
、）マルチプレクサの１２個のデータビットは、書込み
データレジスタ５２１に与え、４個の制御ビットは書込
み制御論理５２３忙供給する。

書込み制御論理５２３は、アドレス発生論理５２５と共
同し、書込みデータレジスタの動作を制御する。書込み
データレジスタからの情報は、フレームメモリ５２７に
転送する。このデータ転送の実行方法は、関連米国特許
出願（「デジタルフレームプロセッサパイプライン回路
」）に詳細を開示する。

同様に、読取シ制御論理５２９／Ｉ′ｉ、アドレス発生
論理５２９とともに読取シデータレジスタ５３１を制御
するように動作する。フレームメモリデータレジスタ５
３１からの出カバ、ハス５３３に「Ｍ」で示す。これは
、システムの最終出力として、対応するそれぞれのマル
チプレクサ５３５．５３７、または５３９の一つを通し
てＡ、Ｂ、またはＳＯババス与える。しかし、八人力と
してＡＬＵ　（算術論理装置）　５１７　Ｋ与えること
もできる。ＡＬＵ　５１７は、この入力に対して算術ま
たは論理処理を行う。特に、Ａ入力は、Ｂ入力に与える
別のデータとの処理をおこなうことも可能である。Ｂ入
力は、マルチプレクサ５４１から得る。

マルチプレクサ５４１ａ、入力として、バスＳ　Ｉ’、
Ａ／、およびＷを有し、これらのそれぞれはドライバ５
４２を通し【連結された後、ＳＩババスＡバス、および
Ｂバスに対応する。ＡＬＵ　５１７の線またはバス５４
３上の機能は、制御プロセッサ５１５から制御する。Ａ
ＬＵ　５１７の出力は、レジスタ５４７に記憶する。レ
ジスタ５４７からＡＬＵを指定する信号を線５４７に取
シ出し、マルチプレクサ５３５．５３７．５３９の内の
一つを通って出力の一つとして供給する。

さらに、マルチプレクサ５４９は、線５３３の信号、線
５４７のＡＬＵ　（算術論理装置）信号。

またはマルチプレクサ５４１からの入力のいずれかを選
択し、イメージ輝度転送プロ、ツク５５１を通して連結
する。イメージ輝度転送ブロック５５１は、メモリから
なり、このメモリ内でマルチプレクサ５４４を通して連
結したデータをアドレス情報として使用して、記憶した
位置で転送機能の選択を行う。ＩＴＴ　（輝度変換テー
ブル）データを指定するこの出力は、レジスタ５５３に
連結する。

レジスタ５５３の出力は、各マルチプレクサ５３５．５
３７、および５３，９の入力となる。

直接アクセスバスデータ部分５（１１）の入データは、
入出力モジエール５１０を通して連結する。ここで、デ
ータバスのデータの１６ビツトは、２個の８ビツトワー
ドく分割する。入出力そジュール５１０の出力は、マイ
クロプロセッサ５１５に連結するか、またはアドレス発
生論理に付随して示すＷＯ８とラベルを付した装ｒ１１
５８０に連結することができる。ＷＯ２５８０は、直接
アクセスバスからの複数の命令を記憶するために設ける
。この記憶は、複数の命令をプロ゛セッサで使用するま
で続く。データバスの１２ラインは、日付を付けたドラ
イバ５８２および５８４のそれぞれを通して、フレーム
と、イメージ転送メモリ５５１のデータ入出力とからの
線５５３の出力に連結する。

直接アクセッスバスと連結するアドレスバスは、プロセ
ッサ５１５、アドレス発生論理、およびマルチプレクサ
５１２に連結する。デコーダ５８６を通して連結した制
御バス５１１は、アドレス／ヤス５１３からの入力と共
同で、マイクロプロセッサ、ＩＴＴ（１１度変換テーブ
ル）アクセス、またはフレームメモリアクセスを選択す
る。この配置で、＠接記憶アクセスバスの情報は、フレ
ーム制御マイクロプロセッサにロードできる。さらに、
フレームメモリおよびイメージ転送メモリへの＠接アク
セスがある。これは、上位プロセッサが、フレームメモ
リ５２７を見て、それ自身のアドレス制御下でフレーム
メモリ５２７から、いずれの画素または画素のグループ
でも抽出することを可能にする。線５３３上の対応する
出力は、データバス５０８に戻す。さらに、イメージ転
送メモリに記憶したイメージ転送機能は、上位プロセッ
サから調整することができる。この場合、上位プロセッ
サは、特定のメモリ位置をアドレス指定し、データバス
で所望の転送値を当該位置にロードする。

これは、各種目的のために異なる転送定数を使用するこ
とを可能にし、必要に応じてそれらを調整することを可
能にする。

また、マイクロプロセッサ５１５は、線５９２上の出力
指定データ径路構成である。＠５９２は、または線５９
２の特定の部分は、前記した各柵マルチプレクサへの入
力であり、所望の特定の入力または出力を選択するため
に当該各種マルチプレクサに、制御信号を与える。

本発明のシステムは、５１２Ｘ５１２マトリツクス上で
動作するようになっているが、本システムは、１（１０
）０ラインまたは２（１０）０ラインの高解像度に拡張
するようになっている。

第２図は、このような柔軟性が可能なＸアドレス発生機
器の構成図である。この回路は、二つの４ビットカウン
メ６０１，６０２）および桁上げ比較器、プログラム可
能論理シーケンサ６０４を使用し、必要な柔軟性を実現
する。線６０５のクロック信号は、入力として、二つの
カウンタのカウント入力に与える。それぞれのカウンタ
は、カウンタをプリセットするための入力、アップダウ
ン入力、およびテップイネーブル入力を有する。

下記にこれらの入力の使用を説明する。カウンタ６０２
は、４本の出力線を与える。これらの出力線の内の最初
の２本は、メモリバンクを選択する。

第１図のフレームメモリ５２７は、４バンクのメ４１Ｊ
に分割する。必要速度で作動するために、同一出願＄１
（１３）−６１４号で説明したように、これらのメモリ
バンクは、連続してアドレス指定するので、アドレスの
最下位２ビツトは、メモリノぐンクを選択する。カウン
タ６０２も、それぞれのメモリパンクＫＸアドレスの最
初の２ピツト（０と１）を与える。カウンタ６０１は、
Ｘアドレスビット２．３、および４を与える。プログラ
ム可能論理シーケンサ６０４ａ、Ｘアドレスビット５．
６、および違法アドレスビットの指示を与える。

アドレスビットのビットｓＦｉ、実際には８番目のビッ
トであり、２５６の値に相当する。このように、すべて
のビットが第８ビツトを通して１の値を有する場合、カ
ウントは５１１である。最初の画素は０なので、これは
第５１２番目の画素となる。このように、Ｘアドレスビ
ットを通して５ビツトは、５１２画素をアドレス指定す
るため忙必要である。Ｘアドレスにピクト６を加えれば
、１０２４画素のアドレス指定が可能であり、通常違法
カウントを指示する最終ビット「Ｘ違法」を使用するこ
とで、２０４８画素のアドレス指定が可能である。

動作において、カウンタ６０２のチップは、ｒＨＯＬＤ
ＣＴＲ」とした信号で割込み許可し、ライン終端信号ｒ
ＥＯＬＪに応答して発生したプログラム可能論理シーケ
ンサ６０４からの出力で割込み可能となってカウントす
る。カウンタ６０２は害ｕ込み可能になると、クロック
ツぐルスのカウントを開始し、引き続いて、最初の２ビ
ツトがメモリバンクを選択し、第３と第４のビットがそ
れぞれのメモリバンク内の位置を選択することでメそリ
アドレスを発生する。カウンタが線６１０に桁上げ信号
を発生すると、この信号はカウンタ６０１のチップイネ
ーブル信号となシ、カウンタ６０１は線６０６にカウン
トイネーブル入力を有する。このように、カウンタ６０
１は、割込み許可でカウントシ、アドレスの次の３ビツ
トを与える。カウンタ６０２の桁上げ出力と、カウンタ
６０１の３本の出力ラインは、桁上げ比較器６（１３）
に与え、桁上げ比較器６（１３）は論理を制御してカウ
ント２５６の到達を検出する。この時点で１桁上げ比較
器６（１３）は、線６１２に波及桁上げを発生し、線６
１２はプログラム可能論理ジ−タンス６０４の入力とな
る。プログラム可能論理シーケンス６０４は、「サイズ
Ａ」および「サイズＢ」と余した線６１４および６１６
に入力を有する。プログラム可能論理ジ−タンス６０４
は、波及桁上げに応答してサイズＡ入力どともに、Ｘア
ドレスビット５出力を発生し１次の波及桁上げ忙ついて
は「Ｘ違法」出力を発生するようくプログラムされてい
る。

サイズＢを選択すると、プログラム可能論理シーケンス
６０４は、違法出力を発生する前に、１０２４までをカ
ウントする。サイズＡラインおよびサイズＢラインの両
方圧信号を与えることで、違法カウントは、１０２４０
ビツト値を有する第３のビット出力和変換することがで
き、２０４８ラインのアドレス指定ができる。図示する
論理は。

都合の良い方法でカウンタをプリセットすることを可能
にし、Ｘオフセットを発生して可逆カウントを可能にす
る。オフセットは、イメージの一致、つまシマスフイメ
ージと媒質イメージとを一致するために使用するので′
Ｍ要であり、一致を実時間で行おうとする場合、当該一
致を迅速に効率的に行う能力が重要である。バス６１８
正に、開始アドレスに関するデータを与える。線６２２
の入力で割込み許可したブロック６２０のライントライ
バに８ビツトを与える。ＳＸＯ−６と表示した最初の７
ビツトは、プリセット入力としてカウンタ６０２および
６０１に与える。第８ビツトは、プログラム可能論理シ
ーケンサ６０４への入力である。線６２６で割込み許可
した別のライントライバ６２４には、入力どして３本の
ラインを与える。これらは、ｒ　ＸＵＰ　Ｊ信号、　ｒ
　５ＸＩＬＬ　Ｊ信号、およびｒ　ＳＸ８　Ｊ信号（第
９ビツト）である。ｒｓＸＩＬＬＪは、２０４８のアド
レス指定の場合、第１０？’ツトとして使用可能である
。ｒＸＵＰＪアップ信号は、加算カウントか減算カウン
トかを制御し、入力としてカウンタ６０１および６０２
）および桁上げ比較器６（１３）に送る。この配置で、
カウンタおよびプログラム可能論理シーケンサは、例え
ば、アドレス５１１であらかじめロードし、逆順序で動
作してアドレスＯまでの減算カウントを実行する。

オフセットについては、ｌから５１１ビツトまでのいず
れのオフセフ）でも与えるととができる。

プログラム可能論理シーケンサ６０４を使用することで
、これらのすべての機能を促進するために必要な機器要
素の数は、著しく減少する。

フレームプロセッサのソフトウェア制御ソレソれのフレ
ームｆにセッサは、二一モニツクを割シ尚てられ、下記
のような特定の目的を果す０ ｒＮＩＪ（１１１）ニインタレースから非インタレース
へのカメラデータの変換を実行する。

ｒ　ＡＬＵ、Ｉ　Ｊ　（１１３）　：フレームデータ上
でＡＬＵ（算術論理装置」動作を実行し、ＬＳＩ−１１
へのデータ転送、およびＬＳＩ−１１からのデータ転送
に使用する。

ｒ　ＡＬＵ２　Ｊ　（ｉ　１７　）　：フレームデータ
上でＡＬＵ動作を実行し、ＬＳＩ−１１へのデータ転送
、およびＬＳＩ−１１からのデータ転送に使用する。

ｒｆＦ」（ｘ２２）：低下モードでＡＬＵ動作を実行し
、ＬＳＩ−１１へのデータ転送、およびＬＳＩ−１１か
らのデータ転送に使用する。

ｒＩＩＪ（１２３）：インタレースステージングを実行
する。

ｒＩ２Ｊ（１２５）：非インタレースからインタレース
へのフレームデータの変換を実行スル。。

上位プロセッサからのコマンドについての所定の機能コ
ードの定義は、すべてのフレームプロセッサニ適用し、
フレームプロセッサの装置アドレスの概略は下記の通シ
である。

ＤＲＶＩＩＢ機能コード　　　　装置アドレスＯ−デー
タ書込み　　　　　Ｎｌ−７ １−データ読取シ　　　　　ＡＬＵＩ−１１２−未定＠
　　　　　　　　　ＡＬＵＩ−１３３−アドレス書込み
　　　　ＤＦ−１７４−制御送出し　　　　　　ｌｌ−
１９５−制御読取シ゛　　　　　　ｌｌ−２１６−未定
義　　　　　　　　大域−６３７−ボード選択 フレームプロセッサにデータを転送する前Ｋ。

またはフレームプロセッサからデータを受は取る前に、
データはボード選択機能を通して適切な装置アドレスで
選択しなければならない。大域装置アドレスは、ボード
選択機能と関連して使用可能であり、この場合、それに
続くデータ転送は、すべてのフレームプロセッサに適用
する。

マクロ フレームプロセッサマクロは、要素の集シである（下記
に詳細を説明する）。これらのマクロ要素は組ネ合わせ
て、フレームプロセッサの構成ｔ−指定−ｒる。フレー
ムプロセッサについての必要な構成は、多数のフレーム
上で定義したマクロを実行するととで完成する。マクロ
は、１から２５５までのフレーム上で有限忙実行するか
、または無限に実行する。

マクロ要素 マクロ要素は、定義−マクロ順序の一部としてフレーム
プロセッサに送シ出す制御ワードである。

マクロ要素はフレームプロセッサが受は取シ、定義する
マクロの一部としてＲＡＭ　５°１５Ａに記憶する。マ
クＯ要素は、フレームバッファ構成に影響を直接与えな
いが、マイクロ制御器５１５でマクロを実行する場合、
フレームプロセッサの構成に使用する。

マクロセット マクロセットは、マクロと対応するフレームカウントの
集フである。フレームプロセッサは、正確に一つのマク
ロセットを含み、記憶ＲＡＭ　５１５Ａに記憶する。マ
クロセットは、「マクロ実行」コマンドとともに定義し
、「実行」コマンドで実行する。マクロセットの実行は
、マイクロ制御器が実時間動作用７レームバツフアを構
成するための唯一の方法である。

以下余白 マクロ要素定義 名前：バス構成（ＢＣ） 制御ワード書式： ％式％ 「Ｂ選択」　　　ビット　　「Ｂ割込許可」　　ビット
Ｂバスソース　　１０　　　　バスへ出力　　　　　２
Ｓｌバス（５０１）ＯＯ割込禁止　　　　　　０メモリ
　　　　　Ｏｌ　　　割込許可　　　　　　１ＡＬＵ　
　　　　　１　０ ＩＴＴ　　　　　　１　１ 「Ａ選択」　　　ビット　　　「Ａ割込許可」　　ビッ
トＡバスソース　　４３　　　バスへ出力　　　　　５
ＳＩバス　　　　ＯＯ割込禁止　　　　　　Ｏメモリ　
　　　　０１　　　割込許可　　　　　　ＩＡＬＵ　　
　　　　Ｉ　　０ ＩＴＴ　　　　　　１　１ ｒｓｏ週択」　　　ビット ＳＯ片バスース　　　　７６ ＳＩババス　　　　　　　ＯＯ メモリ　　　　　　　　０Ｉ ＡＬＵ　　　　　　　　　１　０ ＩＴＴ　　　　　　　　　１　１ 名前：ＡＬＵ／ＩＴＴ制御（ＡＩＣＴＬ）−−＋−−＋
−一＋−−十−−＋−−十−＋−＋−＋−−−−−十−
−−−一＋−ＡＬＵ　　機能 ビット　　　　　　　　　　　ビット ＩＴＴ入力　　　１　０　　ＡＬＵ機能　　　　７６５
４メモリ　　　　　（１０）　クリア（ＡＬＵ−０）　
　　Ｘ　（１０）０ＡＬＵ　　　　　　０　１　　Ｂ−
ＭＥＭ−１（１０）０１ＡＬＵ入力　　　１　０　　Ｍ
ＥＭ−Ｂ−１（１０）１０割込禁止ＩＴＴ　　　１　１
　　ＭＥＭ＋Ｂ　　　　　　（１０）１１ＭＥＭ　ＸＯ
Ｒ Ｂ　　　　Ｘ　１（１０）匹ＭＯＲＢ　　　　Ｘｌ０Ｉ
ＡＬＵ　Ｂ／ＩＴＴ　　　ビット　ＭＥＭ　ＡＮＤ　Ｂ
　　　　Ｘ　１１０人力　　　　　　　３２　リセット
（ＡＬＵ−１）　　０　１　１　１Ｂ−ＭＥＭ　　　　
　　１（１０ ）１ＳＩバス　　　　ＯＯＭＥＭ−Ｂ　　　　　　　１
０１０Ａバス　　　　　　０１　匹Ｍ＋Ｂ＋１　　　　
　１　０１　１Ｂバス　　　　　ｌ　Ｏ割込禁止　ＡＬ
ＵＩＩＩＩ「一定」１１ 「×」は何でも良い。

ＡＬＵ　（算術論理装置）八人力は、常にメモリである
。ＡＬＵ　Ｂ入力は、ＳＩ片バスＡバス、Ｂバス。

または「一定として選択できる。「一定」は４（１１）
５（１”Ｉｆ’　　ｕｖ ｗｓフレームプロセッサＡＬＵは、その入力を同期する
。八人力は、常にメモリであるから、通常はメモリデー
タを有するまでＢ入力を「待機」させる。

メモリの読取シ／書込みモードに応じて、この待機はフ
レームプロセッサのロックとなる。ＡＬＵ　機能が「割
込禁止」であれば、この問題は避けられる。

ＡＬＵは、符号なし番号上で動作する。アンダフローで
全０に飽和し、オーツ々フローで全１に飽牙口する。

以下余白 メモリ人力　　　　　ビット　　　メモリ　　　ビット
ＳＩバス（５０１）　　０　０　　　書込み許可　　　
ＯＡババス（５０５）　　０　１　　　智込み禁止　　
　ＩＢババス（５０７）　　１　０ ＡＬＵ　　（５２７）　　１　１ メモリ　　　　　　　　ビット　読取り　／９１’込み
　ビット独立　　　　　　　　　（１０）０　　読取）
　　　　　　０読取シ優先、ライン　　（１０）１　　
書込み　　　　　　１書込み優先、ライン　　０１０未
使用　　　　　　　　０１１ 読取シ禁止　　　　　　１（１０） 読取シ同期、独立　　　１１１　　Ｎｏ　　　　　　　
　ＯＹ＠ＩＩ　　　　　　　　　　　１ 独立−一メモリ読取シとメモリ書込みとの間に相互依存
はない。

読取シ憂先、ラインー−ラインごとの読取シの場合、ラ
インの書込みは当該ラインが読み取られるまで「待機」
となる。

書込み優先、ラインー−ラインごとの書込みの場合、ラ
インの読取シは当該ラインが書き取られるまで「待機」
となる。

読取シ禁止−−メモリ読取シを割込み禁止にする。

読取シ擾先、フレームー−フレームごとの読取シの場合
、フレームの書込みは当該フレームが読み取られるまで
「待機」となる。

書込み優先、フレームー−フレームごとの書込みの場合
、フレームの読取シは当該７レームが曹き取られるまで
「待機」となる。

読取υ同期−−メ七り読取シとメモリ書込みとは、独立
した同期クロックに基づく。メモリ読取シとメモリ書込
みとの間に相互依存はない。

以下余白 下記は、特定の動作と機能とのために、各穏フレームプ
ロセッサに対して、どの読取シ／書込みモードを使用す
るかの詳細を示すものである。

読取シ／書込みモード　フレームプロセッサ　状態書込
み良先、ライン　　なし　　　　　　　　なし読取９優
先、フレーム　なし　　　　　　　　なしＸ読取シ　　
　　ビット　　　Ｙｌ！Ａ：過シ　　　ビットｌ 加算　　　　　　　０　　　　加算　　　　　　０減算
　　　　　　　１　　　　減算　　　　　　ＩＸ書込み
　　　　ビット　　　Ｙｌｉ込み　　　ビット加算　　
　　　　　Ｏ加算　　　　　　Ｏ減算　　　　　　　１
　　　　減算　　　　　　ｌ読取シ　　　　　ビット　
　　書込み　　　　ビット拡大係数　　　　５４　　　
縮小係数　　　７６拡大なし　　　　（１０）　　　縮
小なし　　　０ＯＴＢＤＩ　　　　　０１　　　　ＴＢ
ＤＩ　　　　０１ＴＢＤ２　　　　１０　　　　ＴＥ０
１　　　１０ＴＢＤ３　　　　１１　　　　ＴＢＤ３　
　　１１注二 （１）フレームをフレームプロセッサに１．き込む場合
、またはフレームをフレームプロセッサカラ読み取る場
合、Ｘ／Ｙ読取シ／書込みは、フレームの方向性に影響
を与える。

（２）読取シ拡大係数は、フレームを７レームプロセツ
サから読み取る時に、Ｍαパターンで個々の画素を繰シ
返す。

（３）書込み縮小係数は、フレームをフレームプロセッ
サに書き込む時に、Ｎ：１の縮小をする。

下記は、特定の動作と機能とのために、各種フレームプ
ロセッサに対して、どの読取シ／書込みモードを使用す
るかの詳細を示すものである。

以下余白 名前：Ｘオフセット設定（ｓｘｏ　） 制御ワード書式： ％式％ この機能は、フレームメモリの内容を変化しないが、フ
レームメモリの読取シ方に影響を及ばず。

（つまシ下流にある次のＦＰは、ｌフレーム時間だけシ
フトしたフレームを有する。） 名前：Ｙオフセット設定（ｓｙｏ） 制御ワード書式： ％式％ ２の補数　　　　　　　　　　ビット オフセット　　　　　　１（１１）８７６５４３２１（
１０）のＹオフセット　　　ｏｏｏｏｏｏｏｏｏｏ。

１ＯＹオニ７ｋｙト　　　（１０）（１０）（１０）（
１０）（１０）１１０２３０Ｙオフセツト　　　０１１
１１１１１１１１−１０２４のＹオフセット　１（１０
）（１０）（１０）（１０）（１０）−１０２３のＹオ
フセット　１（１０）（１０）（１０）（１０）（１０
）−１のＹオフセット　　１１１１１１１１１１１この
機能は、７レームメモリの内容を変化しないが、フレー
ムメモリの読取シ方に影響を及ぼす。

（つまシ下流忙ある次のＦＰは、１フレ一ム時間だけシ
フトしたフレームを有する。） フレームプロセッサコマンド フレームプロセッサコマンドは、制御ワードでアシ、単
一のフレーム７’ｏセツサにローカルに、全７し〜ムプ
ロセッサにグローバルに送出スるこトかできる。フレー
ムプロセッサコマンドハ、フレームプロセッサに直接送
らねばならず、マクロ定義の一部としては送れない。こ
の点で、マクロ定義要素とは異なる。フレームプロセッ
サコマンド、および対応する制御ワード書式は、それぞ
れ下記に説明する。

コマンド名：リセット バス構成はリセットである。フレームプロセッサは、す
べ【のバスから外される。フレームメモリ読取り７１Ｍ
：込みは、割込み禁止である。「マクロ設定」ポインタ
はリセットとなる。次のフレームから実行する。

制御ワード書式： ％式％ Ｘは何でも良い。

コマンド名ニストップ フレームメモリは書込み禁止である。メモリ読取シと出
力バス構成とは、影響を受けない。「マクロ設定」ポイ
ンタは、リセットとなる。次のフレーム同期から実行す
る。

制御ワード書式： ％式％ Ｘは何でも良い。

コマンド名：フリーズ 入力バスを待機にする。７しごムメモリは書込み禁止で
ある。メモリ読取シと出力バス構成とは影響を受げない
。「マクロ設定」ポインタは、リセットとなる。次のフ
レーム同期から実行する。

制御ワード書式： ％式％ Ｘは何でも良い。

コマンド名：インタレースモート設定 入力／出力インタレースデータについて、インタレース
変換を実行する／実行しないを、フレームプロセッサに
指示する。このコマンドは、システム初期化の一部とし
て、全フレームプロセッサに送らねばならない。このコ
マンドは、実時間フレームバッファ制御中に送ると無視
される。（っムシこのコマンドは、マイクロ制御器が「
アイドル」モードの場合にのみ実行される。）制御ワー
ド書式： ％式％ 変換　　　　　　ビ；・ト 割込許可　　　　　０ 割込禁止　　　　　Ｏ 割込許可　　　　　１ 入／用　　　　　　　　　　　　ビット非インタレース
メモリを　　　　　　０インタレース出力忙変換 する。

（「読取同期」モードで 使用する） インタレース入力を非イ　　　　　　−ンタレース出力
に変換す る。

（「書込み慶先、フレー ム」モードで使用する） コマンド名：メモリ選択 後続読取＃）／書込みデータＤＭＡ　（直接記憶アクセ
ス）転送について、フレーム／ＩＴＴメモリを選択する
。目的のソースから、または目的の行き先へ確実にデー
タを転送するため忙このコマンドを使用する。即座釦実
行する。（フレーム同期を待以下余白 たない。） 制御ワード書式： ％式％ Ｘは何でも良い。

ビット ＩＴＴ選択　　　　　Ｏ フレームメモリ　　　　　０ ＩＴＴ　　　　　　　　　　　１ コマンド名；イメージシフト フレームか＋／−Ｘ／Ｙ方向に読み取られると、データ
の流れに１画素のシフトを起す。即座に実行する。（フ
レーム同期を待たない。）制御ワード書式： ％式％ Ｘは何でも良い。

′以下余白 シフト　　　　　ビット 方向　　　　　　１０ Ｘ　　　　　　Ｏ〇 −Ｘ　　　　　　０１ Ｘ　　　　　　０　〇 −Ｘ　　　　　　０１ Ｙ　　　　　　　１０ −Ｙ　　　　　　　１　１ コマンド名：イメージホーム 「イメージシフト」コマンドでＸおよびＹ方向の両方ま
たは一方に行ったフレームシフトラゼロにする。即座に
実行する。（フレーム同期を待たない。） 制御ワード書式： ビット　　　　　　　　　　　ビット Ｘホーム　　　　ＯＹホーム　　　Ｏ Ｎｏ　　　　　　　ＯＮｏ　　　　　　ＯＹａ　ａ　　
　　　　Ｉ　　　　　　Ｙｅ　ｓ　　　　　１コマンド
名：実行 アドレス指定したフレームプロセッサについて「マクロ
セット」（マクロコマンド実行を参照）を所定回数実行
する。実行は、次のフレーム同期の後にはじまる。実行
がはじまると、「マクロセット」中のそれぞれのマクロ
は、対応するフレーム数について実行される。

制御ワード書式： ％式％ カウント繰）返し　　　　７６５４３２１０無限繰シ返
し　　　　　　ｏｏｏｏｏｏｏ。

１回続シ返し　　　　　　　（１０）（１０）（１０）
０１２５５回繰シ返し　　　　１１１１１１１１コマン
ド名：マクロ定義 連続するマクｃＩ要素をマク誼番号Ｎとして記憶する。

マクロは、一度定義するといつでも実行できる。このコ
マンドＫＦｉ、通常、６個のマクロ要素が続く。

制御ワード書式： ％式％ Ｘは何でも良い。

以下余白 ビット マク日番号　　　　　　　１２１１　１０　９　８＋＋
＋−−噛−−−−―−−＋−彎轡・−＋−−一定義済マ
゛クーナｏ　　　　　（１０）（１０）０定義済マクロ
ナ１　　　　（ １０）（１０）１定義済マクロφ３１　　　１　１　１
　１　１コマンド名：マクロ実行アドレス指定した７レ
ームグロセツテ内のりストに、７レームカウントと共に
マクロを加える。

リストは、「マクロセット」と呼ばれる。この「マクロ
セット」は、次の「実行」コマンドを受は取ると、７レ
ームプロセツサで実行される。

「マクロセット」は、１６個までのマクｅＩ／フレーム
カウントの組を含むことができる。ストップ、リセット
、ｔたはフリーズのコマンドは、ポインタを「マクロセ
ット」リストにリセットする。

制御ワード書式： ％式％ 実行力ワン）　　　　　　　０１２３４５６７無限実行
　　　　　　　　ｏｏｏｏｏｏｏ。

ｌフレームに付き実行　　　　１（１０）（１０）（１
０）０２５５フレームに付き実行　　１１１１１・１１
１ビツト マクロ番号　　　　　　　１２１１　１０　９　８マク
ロ番号Ｏ定義　　　　　　ｏｏｏｏ。

マクロ番号１定義　　　　　　（１０）　０　０　１マ
クロ番号３１定義　　　　　１１１

【図面の簡単な説明】

第１図は、本発明に基づくフレームプロセッサの構成図
、および 第２図は、Ｘアドレス発生器の詳細構成図でおる。 ５１０：１１０モジエール ５１２：デコーダ ５１５：フレーム制御マイクロプロセッサ５１７：算術
論理装置 ５２１：書込みデータレジスタ ５２３：ｌＦ込み制御 ５２５ニアドレス発生論理 ５２７：７レームメモリ ５２９：読取シ制御 ５３１：読取シデータレジスタ ５４１：マルチプレクサ ５４５：レジスタ ５４９：マルチプレクサ ５５１：輝度変換テーブル ５５３：レジスタ ５８２．５８４：ダート

Claims (16)

【特許請求の範囲】
1. （１）デジタル化したイメージ情報を処理するためのフ
   レームプロセッサにおいて、下記からなるような当該フ
   レームプロセッサ。 ａ）画素の２次元配列を記憶するためのメモリ；ｂ）前
   記メモリへの情報の書込み／読取りを制御するための手
   段； ｃ）二つの入力を有する算術論理装置において、当該二
   つの入力の一方が前記メモリの出力に連結するような当
   該算術論理装置；および ｄ）前記算術論理装置の動作と前記書込み／読取りを制
   御するための手段の動作とを制御するためのマイクロプ
   ロセッサ。
2. （２）特許請求の範囲第（１）項に記載の装置において
   、前記フレームプロセッサは少なくとも二つの入力バス
   を有し、さらに、当該バスのどちらを前記メモリの入力
   として連結するかを選択するためのマルチプレクサを含
   むような前記装置。
3. （３）特許請求の範囲第（２）項に記載の装置において
   、さらに、前記バスの一方を前記算術論理装置への第２
   の入力として選択するための第２のマルチプレクサを含
   むような前記装置。
4. （４）特許請求の範囲第（３）項に記載の装置において
   、少なくとも一つの出力バスを設け、さらに、前記フレ
   ームプロセッサが含む前記メモリの出力、前記算術論理
   装置の出力、および前記入力バス等のいずれか一つの出
   力を、前記出力バスの出力として選択するための第３の
   マルチプレクサを含むような前記装置。
5. （５）特許請求の範囲第（４）項に記載の装置において
   、さらに、前記フレームプロセッサ内でイメージ輝度変
   換を実行するための手段を含み、前記イメージ輝度変換
   手段の出力は別の選択可能出力として前記第３のマルチ
   プレクサに送るような前記装置。
6. （６）特許請求の範囲第（５）項に記載の装置において
   、前記算術論理装置と前記イメージ輝度変換手段との間
   に第４のマルチプレクサを有し、当該第４のマルチプレ
   クサは前記算術論理装置の出力、前記算術論理装置の第
   １の入力、または前記算術論理装置の第２の入力のうち
   の一つを、前記輝度変換手段への入力として選択できる
   ような前記装置。
7. （７）特許請求の範囲第（６）項に記載の装置において
   、前記バスの少なくとも一つは、両方向入力／出力バス
   であるような前記装置。
8. （８）特許請求の範囲第（７）項に記載の装置において
   、各フレームプロセッサは、システム入力バス、両方向
   Ａバス、両方向Ｂバス、およびシステム出力バスを含み
   、前記両方向バスとシステム出力バスとはそれぞれマル
   チプレクサを有してシステム入力バスとの間でメモリ出
   力、算術論理装置出力、およびイメージ輝度変換出力と
   を選択するような前記装置。
9. （９）特許請求の範囲第（８）項に記載の装置において
   、さらに、前記フレームプロセッサにアドレス制御信号
   およびデータ信号を送るための直接記憶アクセスバスを
   含むような前記装置。
10. （１０）特許請求の範囲第（９）項に記載の装置におい
    て、前記イメージ輝度変換手段はランダムアクセスメモ
    リ（ＲＡＭ）からなり、当該ＲＡＭの入力はメモリアド
    レスに連結し、当該ＲＡＭの出力は前記アドレスのデー
    タであり、当該ＲＡＭはアドレス値に基づいてプログラ
    ムされて輝度変換を行うような前記装置。
11. （１１）特許請求の範囲第（１０）項に記載の装置にお
    いて、前記直接記憶アクセスは、前記第４のマルチプレ
    クサを通して前記イメージ輝度変換メモリにアドレス情
    報として連結するアドレスバスを含み、前記直接記憶ア
    クセスデータバスは前記メモリのデータラインに連結し
    、情報は遠隔から前記メモリに読込み／読出し可能であ
    って遠隔地から輝度変換機能を変更できるような前記装
    置。
12. （１２）特許請求の範囲第（１１）項に記載の装置にお
    いて、前記直接記憶アクセスアドレスバスは前記フレー
    ムメモリへの読取り／書込みを制御する前記手段に連結
    し、遠隔から前記フレームメモリのアドレス指定、およ
    び当該フレームメモリからの情報の読取りが可能である
    ような前記装置。
13. （１３）特許請求の範囲第（１２）項に記載の装置にお
    いて、前記読取り／書込みのための手段はＸアドレス発
    生器とＹアドレス発生器とからなり、前記Ｘアドレス発
    生器は所望の開始アドレスにプリセツトされるような前
    記装置。
14. （１４）特許請求の範囲第（１３）項に記載の装置にお
    いて、さらに、前記Ｘアドレスの増分の方向を制御する
    ための手段を含むような前記装置。
15. （１５）特許請求の範囲第（１３）項に記載の装置にお
    いて、前記Ｘアドレス発生器は５１２画素ライン、１０
    ２４画素ライン、および２０４８画素ラインの中から選
    択するための入力を含むような前記装置。
16. （１６）特許請求の範囲第（１５）項に記載の装置にお
    いて、前記Ｘアドレス発生器は次からなるような前記装
    置。 ａ）アドレスの最初のＮビットを発生するカウンタ；お
    よび ｂ）アドレスの１ビット、２ビット、または３ビットの
    最上位ビツトを発生するプログラム可能論理配列。