JPH0474745B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はメモリアクセス時間を複数の使用者に
分配するための装置に関する。

マイクロプロセツサ技術では周知のように、一
方の使用者を中央処理（CPU）とし、複数の使
用者でのランダムアクセス記憶装置（RAM）の
読出しや書込みに関し、他方の使用者が、DMA
即ちメモリへの直接アクセスの期間の間、メモリ
にアクセスが可能であるように調整している。例
えば、多量のデータをメモリに書込むときには制
御回路DMAはCPUの介入なしにメモリを直接ア
クセスする。とりわけ、メモリへのアクセスを制
御するCPUサイクルを使用しない。

このタイプの回路は、1977年10月17日に、本譲
受人の名で提出された仏国特許申請第7731140号
に記載されている。この明細書では、メモリアク
セスの制御に関して２種類が説明されている。
CPUと他の使用者によるメモリへの要求がCPU
のクロツクと同期するものと、もう一方は、制御
をこのクロツクに関して完全に非同期に実行する
もので、種々の使用者（CPUを含む）によるメ
モリへのアクセスはある優先度の関数として制御
される。記述されたケースでは、CPUが第１優
先度を持ち、CPUがメモリアクセスを要求する
都度CPUは他のサイクルが実行中でなければ直
ちにメモリサイクルタイムを受け取り、もし、現
時点でのサイクルが他の使用者に指定されていれ
ば、次のサイクルでメモリサイクルタイムを受け
取る。この場合、他の使用者のアクセス要求を待
ちに保持され、それらの優先度の関数として、そ
れ以降処理される。この処理中、高い優先度を持
つ使用者は、低い優先度の使用者の要求にかわつ
て得ることのできるアクセスの要求を出すために
常に介入することが可能である。

周知のDMA回路（以降、本発明に従つた回路
を示す）は複数の使用者に対しても、効率よくメ
モリ処理を可能にする。当然ながら、DMAに処
理されるサイクル期間は、システムの特定な技術
によつて決められるメモリのサイクルよりも短く
することはできない。

半導体チツプ上に集積されたメモリが行と列に
配列されたメモリセルのマトリクスから構成さ
れ、それらの行と列は行アドレスと列アドレスと
でアドレスされることは周知のことである。これ
らのメモリの構造は、列または行のアドレツシン
グサイクルに対して、マトリクスに関連する回路
を、選択されたリード／ライトの状態にするため
に必要なプリロード時間が要求される。行のプリ
ロード時間は一般に、列のプリロード時間より本
質的に長い。例えば、250nsのメモリアクセスサ
イクル、これは現在入手できるRAMでは通常の
ものであるが、この場合、行に対しては100nsの
プリロード時間が必要であり、列に対しては、数
＋ナノ秒で十分である。

更に、最近のRAMでは、各行は、列アドレス
によつて別々にアドレスされる複数のメモリセル
のバイトを有することも可能であり、これによつ
てあるバイトをアドレスしたいときに、行に対し
ての長時間のアクセスと、列に対しての短時間の
アクセスを有する完全なメモリサイクルが存在す
るようにしている。従つて、RAMのメモリ領域
がこれらの連続アドレスの全てにロードされると
きには例えばCRT表示システムのページメモリ
の場合には、各アドレスに対して完全なメモリサ
イクルを実行する必要があり、この実行におい
て、行アクセスタイムは、メモリ内のリードまた
はライトに要する全時間の極めて大きい部分を使
用する必要がある。

本発明は、メモリのアクセスタイムを複数の使
用者の間で効率よく配分し、かつ、このメモリの
マトリクス上の情報の読み書きに要する時間を短
縮する制御装置を目的とする。

本発明はRAMへの複数の使用者からのアクセ
スの為の非同期制御装置を目的とする。この
RAMへのアクセスはリード／ライト動作が実施
されるメモリマトリクスの位置決定のための識別
を行う行と列の各々のアドレスを有するローイネ
ーブル信号およびカラムイネーブル信号によつて
制御される。上記非同期制御装置は、各使用者用
に、使用者のアクセス要求のための処理経路を備
え、それらの処理経路は、使用者が分類される優
先度によつてアクセス要求への応答がされるよう
に相互接続されている。更に、この非同期制御装
置は、アクセス要求が提示されたときに、前記イ
ネーブル信号の制御下で完全なメモリアクセスサ
イクルを決定する長さを有する信号を生成する生
成装置をも備えている。上記非同期制御装置は前
記長さを有する信号を生成する前記生成回路が前
記使用者の少くともある使用者に対して、１個の
行イネーブル信号に対して複数の列イネーブル信
号を割当てるための装置を備えていることで特徴
づけられている。

上記特徴のために各々の完全なメモリアクセス
サイクルは、ローイネーブル信号を用いることに
よつて、対応する行アドレスにおいて、一個の行
サイクルで実行され得る。これは行プリロードタ
イムの間保持され、列アドレスを増加する少くと
も１個の列サイクルの間保持され、列検証信号で
イネーブルされる。こゝで行サイクル当りの列サ
イクル数はメモリ使用者によつて決定される。

従つて、連続アドレスのメモリからデータを読
取るかメモリへデータを書込むかするときには、
メモリ上の連続位置へのアクセスを許すための単
一の時間を除いては行へのプリロード時間が不要
であるので多くの時間が節約されることが分る。
しかし、使用者が希望する別サイクルを制御する
ことは変らないので使用者自身は、いずれの場合
においても使用者間の優先度が考慮されるとする
と、列サイクルが１個必要なのか複数個必要なの
かを決定できる。

本発明によれば、複数の非同期な使用者であつ
てそのうちの幾つか又は総てが複数のCASサイ
クルにわたりメモリをアクセスするマルチサイク
ル使用者であるものがメモリアクセスする場合
に、１の使用者のメモリアクセス中に他の優先度
がより高い使用者のメモリアクセス要求があつた
場合に先の使用者のメモリアクセスを中断し、よ
り高い使用者のメモリアクセス終了後に中断され
た使用者のメモリアクセスを再開してこのメモリ
アクセスを完了させることができる。従つて優先
度がより低い使用者には、優先度がより高い使用
者のメモリアクセスによる中断があつても、自己
が先に要求したメモリアクセスが完了されるの
で、優先度がより高い使用者がみえないことにな
る。

本発明の他の特徴および利点を以下に記述す
る。図は例のためにのみ示してある。

第１ａ図は単純なメモリアクセスサイクルのタ
イミング図である。サイクル信号で示される完全
なサイクルタイム中に、メモリマトリクス内の特
定バイトをアドレスによつて位置づける行アドレ
スと列アドレスを有する１個のRAS（行アドレス
ストロブ）信号と１個のCAS（列アドレスストロ
ブ）信号が生成される。RASパルスは本質的に、
CASパルスよりも、行回路および列回路のプリ
ローデイング時間の差を示す期間Ｄだけ長いこと
が分る。

第１ａ図は例えば中央処理装置（CPU）とメ
モリ間の通信に関し、こゝで各リード／ライト動
作において、単一メモリセルのアドレシングが行
われるものとする。メモリ使用者が例えばメモリ
内の多くの連続アドレスに一連のデータを書きこ
むことを要求する回路である場合は当らない。こ
の場合は、例えば、掃引フレームCRTのスクリ
ーン上に表示されるべき各フレームのイメージを
記憶するページメモリに当る。当ケースでは、デ
ータはメモリに行の始まり（第１バイト）から連
続的に書き込まれ、その後、行の他のバイトがア
ドレス列を増加させてゆきながら、次々と配分さ
れる。行の終りでは、メモリマトリクス上の次行
のローデイングを許すために、行アドレスが
“１”だけ増加される。明らかなことにこゝで第
１ａ図の従来のアドレシングシステムを利用すれ
ば、バイトの各ロードに、プリロードタイム
RASとCASの合計が必要となり、一方、行アド
レスは実際に変化しない。このため上記の場合に
は、本発明は第１ｂ図で判るように複数の列アド
レシングに対してたゞ１個の行アドレシングを使
用するだけである。

第１ｂ図では、信号CYCLEはメモリの行がロ
ードされる限りにおいては保持されていて、信号
RASはこの動作中はたゞ１度だけ生成され、全
サイクル中保持される。他方、信号CASは必要
回数分くり返される。（例えば、メモリ内の列の
数だけくり返される。）この制御の故に行へのデ
ータ記憶のための時間は、実質的に短く、メモリ
アクセス時間の節約分は大きくなる。

第２図はDMA回路を示し、この回路は、使用
者のタイプによつてモノサイクル（第１ａ図）ま
たはマルチサイクル（第１ｂ図）であるメモリへ
の時分割でのアクセスができるようにするもので
ある。回路DMAは非同期制御論理回路１を備
え、この回路は、その出力Ｓ１，Ｓ２，およびＳ
３に、動作中に使用者が提示するアクセス要求の
機能として、メモリRAMへのアクセス時間を使
用者Ｕ１，Ｕ２，およびＵ３に分配するためのサ
イクル信号を生成する。アクセス要求信号は、使
用者に応じて入力Ｅ１，Ｅ２，およびＥ３に印加
される。

以前に引用した特許出願に記述されるように非
同期制御論理回路は３個の主要部分を備えてい
る。即ち、アクセス要求のための予記憶回路２、
これは、実行中のアクセス要求のための記憶回路
３に接続され、更にこの回路は、優先度論理回路
４に接続される。論理回路の構造と機能を本発明
による変更を考慮して、以下に簡単に説明する。

こゝに示す実施例では、制御論理回路は、３経
路を有する回路である。これらの３経路の間に、
位相関係を存在しない。回路２Ａ，２Ｂ，および
２Ｃの出力はNOT−OR回路５の入力に接続さ
れ、このNOT−ORの出力は、信号RASとCAS
とのための処理回路６の入力に接続される。

処理回路６は、一方では実行中のアクセス要求
のための記憶回路３Ａ，３Ｂ，および３Ｃに、他
方、論理および優先度要素４の３経路を構成する
３個のゲートNOT−AND４Ａ，４Ｂ，および４
Ｃの各々の入力に、各々、スタートサイクル信号
およびサイクル信号が通る線Ｌ１およびＬ２によ
つて接続される。

ゲート４Ａは２入力を有し、一方の入力は回路
３Ａの第１出力に接続され、他の入力は線Ｌ２に
接続される。

ゲート４Ｂは３入力を有し、第１の入力は線Ｌ
２に接続され、第２の入力は回路３Ａの第２出力
に接続され、第３の入力は回路３Ｂの第１出力に
接続される。

ゲート４Ｃは４入力を有し、第１の入力は線Ｌ
２に接続され、その他の入力は回路３Ａ，３Ｂ，
および３Ｃの出力に接続される。

このように構成される回路は、メモリへのアク
セス要求を登録し、その要求を到着順または優先
度順に配分する。

経路Ｅ１Ｓ１は最高の優先度を有し、経路Ｅ２
Ｓ２はマルチサイクル形式のアクセスを必要と
し、経路Ｅ１Ｓ１とＥ３Ｓ３とはモノサイクルの
アクセスのみを必要とする。

入力Ｅ１が、使用者Ｕ１のアクセス要求によつ
て低レベルにされると、フリツプフロツプRS／
２Ａは変化し、回路３Ａの入力Ｄ１が１になり、
これはNOT−ORゲート５の出力状態を変化さ
せ、このことによつて、以降に記述する回路６を
用いて、線Ｌ１上にパルスが出される。

このパルスの前縁はＤ型フリツプフロツプ３Ａ
内に、アクセス要求を登録するために使用され、
その出力Ｑ１は高レベルになる。

ゲート４Ａの入力に現われる信号Ｑ１と線信号
Ｌ２の組合せによつて出力Ｓ１上のパルスが出さ
れる。

Ｓ１が低レベルであるとフリツプフロツプ２Ａ
はその初期状態にリセツトされる。すると線Ｌ１
は再び高レベルになる。

メモリアクセスサイクルの終了時には、線Ｌ１
は再び低レベルとなり、線Ｌ２の信号によつて出
力Ｓ１が再び高レベルにされる。

以上で、既に参照した特許出願の回路の機能を
時間的に間隔を有し、線Ｌ１とＬ２上を流れる信
号と共に説明した。

次に、上記の特許出願に記述したものとは極め
て異なる方法で、これらの線Ｌ１とＬ２とに上記
信号を生成できる他の要素配列を説明する。

ゲートNOT−OR５の出力は、このゲートの出
力上の信号によつてトリガされるクロツク７に接
続される。このクロツクは各々RASとCASとの
２個のカウンタ８と９とに接続される。更にこれ
らのカウンタは、デコーダ１０と１１に接続さ
れ、デコーダ１０は、信号BEGIN CYCLE（線Ｌ
１）と、信号CYCLE（線１２）と、信号RASと
を出力する。信号RASとCASとは、こゝでは使
用者Ｕ１，Ｕ２，およびＵ３からのアドレスバス
によつてロードされるアドレスをイネーブルする
ため、適当な線を介して行アドレスバツフア１２
と列アドレスバツフア１３とに送られる。使用者
Ｕ２のバスは、図中には１本だけで示されてい
る。アドレスバツフアはRAM１４に接続され
る。

NOT−ORゲートからの信号を受信すると、ク
ロツクはカウンタ８を制御しはじめ、このカウン
タは、行のプリロード時間（期間Ｄ）に対応する
数のパルスを受けとると、線Ｌ３を介して、カウ
ンタ９をトリガする。デコーダ１０は信号
BEGIN CYCLEとCYCLEとを発生し、この
CYCLE信号はカウンタRAS８がクロツクパルス
を累積している間は保持される。カウンタCAS
はこれらのクロツクパルスのレートに応じてカウ
ントされ、デコーダ１０を通して信号CASを作
り出す。信号サイクルRASの期間に対応した数
のパルスをカウントすると、カウンタ９は信号
RAZを線Ｌ４を介してクロツク回路７に送り、
これによつてクロツク回路７はクロツクを停止す
る。

一方、行および列アドレスバツフア１２と１３
とは信号RASとCASの期間中に、RAM１４内の
対応するアドレスを転送し、カウンタRAS８は
線Ｌ９によつてφにリセツトされ、信号CYCLE
は停止され、ゲート４ａはデイセーブルされる。
同時にフリツプフロツプ２ａはφにリセツトされ
る。

使用者Ｕ２は、１個の行アドレスと、複数の連
続する列アドレスとを用いてメモリ１４にロード
すると仮定する。CASサイクルの数は使用者自
身で制御可能であり、使用者Ｕ２をサイクルナン
バレジスタ１５に接続する線Ｌ５上に適当な信号
が供給される。このレジスタは、使用者Ｕ２から
のリードＥ２上へのメモリアクセス要求の後に、
ゲート４ｂの出力が現われたときにリードＳ２上
に出る信号によつてイネーブルされる。サイクル
ナンバはレジスタ１５にロードされ、信号CAS
がカウンタ９で生成される都度、１ずつ減算され
る。レジスタ１５が空にならなければ、このレジ
スタはその出力に（線Ｌ６）に、カウンタ９にお
いて線Ｌ４上にリセツト信号を生成する出力を禁
止する信号を生成する。

クロツク７は第１サイクルCAS後には閉塞さ
れず、そのサイクルの終りまでカウンタ８と９と
を循環的に増加させ続ける。線Ｌ６上の信号によ
つて、レジスタ１５が空になると、線Ｌ４上の信
号RASの生成が実行される。

リードＳ２上の信号の生成は、リードＳ１上の
信号の生成と同じ方法で、当然ながら適当な優先
度を考慮して行われる。

注目すべきは、第２図の回路によつて複数の使
用者からのメモリへのアクセスを時分割で制御で
きることであつて、これは、完全に非同期に、使
用者に割当てられた適当な優先度に基づいて行わ
れる。使用者は、共通RAMを使用する同一のデ
ータ処理システムに属していてもよい。本発明の
特に適当な応用は、テレテキストシステムの分野
である。第３図は、例えば“antiope”システム
を用いたテレテキストデイスプレーのための端末
を極めて単純化したものである。

このような端末は、電話回線やキーボードのよ
うな複数の情報源１８や１９からの命令や情報を
受信する中央処理装置（CPU）１７を備えてい
る。CPU１７は、ビデオデイスプレープロセツ
サ（VDP）２０と共働し、このVDP２０は、画
像情報を、掃引フレームCRT２１で利用可能な
形式に変換させることによつて画像情報を用意す
る。

CPU１７とVDP２０とはアドレスおよびデー
タバスを用いて、混合メモリRAM／ROM２２
と共働する。回路２３（didonタイプ）は受信局
２４およびアンテナ２５を経て、端末と通信し、
インターレースされたテレテツクス情報を含むテ
レビジヨン形式の信号を受信する。

VDP２０はデコーダ回路２６を備え、このデ
コーダ回路２６はCPU１７から受信するアドレ
スによつて、VDPのレジスタ（図示せず）を、
選択的に、画像作成、メモリロード、画像情報受
信メモリロード等の種々の機能モードにすること
によつてイネーブルする。

使用者（CPU１７，VDP２０，およびdidon２
３）によるメモリへのアクセスは、本発明に従つ
て第２図の回路のように構成されるアクセス制御
回路２７によつて制御される。こゝでの回路は特
に、第３図に示した型のテレテツクス端末に適用
されるものと理解され度い。

メモリへのアクセスは、こゝでも、以下のよう
に作られる優先度の関数として、非同期に制御さ
れる。

優先度１ CPU１７の制御下でメモリから１バ
イト読取る。

優先度２ “didon”回路から、メモリへ１バイ
ト書込む。

優先度３ ページメモリからバイト列を読取る。
各バイトは“メモリプレーン”に属しているも
のとする。

優先度４ CPUまたはメモリの他領域（例えば
文字発生器）からのバイト列をメモリに書込
む。

優先度３と４とは上記のマルチサイクル動作８
の場合に当る、連続バイトのロードまたは読取り
に与えられる。

第４図のアクセス制御回路は、第２図と本質的
に同じ要素を備え、これらは同一参照番号を有し
ている。テレテツクス端末への応用のために特に
付加される要素について記述する。

サイクルナンバレジスタ１５は、こゝでは、２
個のレジスタ２８と２９とから構成され、一方は
メモリプレーンの番号を登録するために使用さ
れ、他方は、アクセス制御回路の経路３と４の
各々によつて、マルチサイクルが実施されるとき
に実行される書込みサイクルの数を記憶するため
のものである。レジスタ２８と２９とは信号Ｓ３
とＳ４とによつて各々イネーブルされ、これらの
イネーブル入力は線Ｌ７とＬ８とによつて対応す
るリードＳ３とＳ４とに接続される。各レジスタ
はＯ出力を有し、こゝには、レジスタ１５に関し
て説明したように、カウンタCASへ印加される
信号の生成を実施させるために、レジスタが空に
なると、信号が現われる。レジスタ２８と２９と
は信号CASと、比較器３２からの信号Ｘ１とＸ
２とによつてイネーブルされるNOT−ANDゲー
ト３０と３１とで減算される。この比較器は、論
理レベルを比較するために、フリツプフロツプ２
Ａと２Ｄの出力RS１とRS４，およびNOT−
AND４Ａ〜４Ｄの出力に接続される２組の入力
を有し、これによつて、実行中のアクセスサイク
ルによつて実施されるアクセス要求の状態が比較
される。

比較器３２はゲート３９と３１に接続される出
力Ｘ１とＸ２，および、出力INTを有し、出力
INTはNOT−ORゲート３３に接続され、ゲー
ト３３の出力は、線Ｌ９を介してカウンタ８と９
をφにリセツトする。このリセツトは、VDP２
０の論理演算装置（図示せず）からの線Ｌ１０上
の信号OVERFLOWによつても実行される。こ
の信号は、アドレスが、メモリの最後の列に対応
する行の位置にロードされると生成される。この
場合に、ローデイングに割込みがかけられ、行ア
ドレスが増加され、増加された行アドレスで示さ
れる次の行の第１セルに対応する新しい列アドレ
スを用いてロードが再開される。

この信号INTは、NOT−ANDゲート３４内で
信号CASと組合わされもする。ゲート３４は更
に、デコーダ１０によつて適当な時点で生成され
る信号BEGIN CYCLEを受けるNOT−ORゲー
ト３５に接続される。

第４図の回路の機能を第５図と第６図のタイミ
ングチヤートに関連して説明する。

Ａ CPUからの要求 リード（モノサイクル） メモリ内の１バイトを読取る要求がCPUから
出されたとする。こゝでその信号は線Ｅ１（第４
図）にかけられるとする。更に、この時点では回
路DMAは何の要求も実行していないとする。リ
ードＥ１上の信号は、ゲートNOT−OR５へ印加
されるRS１＝１を生成し、これによつてクロツ
ク７がトリガされる。更に、カウンタ８と９、お
よびカウンタRAS８に関連づけられたデコーダ
１０が制御され、NOT−OR３５を通り、線Ｌ１
上に信号HDを生成する信号BEGIN CYCLEが
生成される。信号HDは、フリツプフロツプRS
１からRS４の状態を、関連するＤフリツプフロ
ツプに登録する。こゝで考察しているケースで
は、Ｄフリツプフロツプ３Ａのみがその出力Ｑに
“１”を生成する。デコーダ１０によつて生成さ
れる信号CYCLEはこのサイクル中は“１”で、
回路２６に対して制御信号を生成するためゲート
Ｃ１をイネーブルし、これによつて、VDP２０
（第３図）の適当な要素が、CPUによるメモリへ
の直接読取りを許す構成に置かれる。ゲート４Ａ
の出力信号はこのサイクルの終りでフリツプフロ
ツプRS１に再びループする。

複数の連続した要求があるときには、または実
行中には、Ｄフリツプフロツプ３ａ〜３ｄの出力
Ｑとゲート４ａ〜４ｄの論理組合せによつて最高
の優先度を有する制御信号Ｓ１，Ｓ２，Ｓ３，ま
たはＳ４（こゝでは優先度は次の順で高くなる：
Ｃ１−Ｃ２−Ｃ３−Ｃ４）の生成が実施される。

Ｂ VISUまたはCPUからの要求 ライト（マル
チサイクル） この種の要求は、例えば、ページメモリ内の多
量のビツトの読取りまたは書出しを実行する。

VISUの要求中は、各ビツトは予め定められた
メモリプレーンに属する。メモリプレーンという
語は記憶されたバイトのグループまたは記憶すべ
きバイトのグループを指示されるために使用さ
れ、これらのバイトの全ては表示すべき予め定め
られた色に関連している。例えば、赤や、青や、
または縁のメモリプレーンを有することが可能で
あり、各プレーンのバイトはメモリ上で必らずし
も連続している必要はない。

マルチサイクルの始まりはモノサイクルと同じ
であるが信号Ｓ３（もしくはＳ４）の生成中は、
レジスタ２８または２９はある値でロードされ
る。この値は、経路３ではメモリプレーンの数、
経路４ではCASサイクルの数である。両ケース
とも、一個のRASサイクルが、複数のCASサイ
クルに対して必要である。別の言葉では、単一の
CASは、信号CASによる減算によつてカウンタ
２８または２９がφに達しない限り、プリロード
タイムと共に繰返される。この減算は、より高い
優先度の要求が提示される都度CASサイクルの
次のグループの実行に割込みをかけるためゲート
３９と３１とを介して信号Ｘ１とＸ２によつてイ
ネーブルされる。この点は第６図に関して再び説
明される。

第５図に６個のメモリプレーンを用いてのマル
チサイクルの実行のタイミングチヤートを示す。
こゝで数値６はカウンタ２８に記憶される。更
に、第５図は、列アドレスが行の最終アドレスに
対応するときにの（こゝではカウンタ２８が２回
減算を受けたときの）ある行から他の行への移行
を示す。ある行の最終列アドレスに達すると、
VDP２０の回路ALUは信号OVERLOADを提供
する。この信号はゲート３３を用いて、新しい
RASサイクルのためのクロツク７に同期してカ
ウンタ８と９をφにリセツトする。行のアドレス
は１だけ増加され、新しいCASサイクルは、カ
ウンタ２８がφになるまで連続して実行される。
このカウンタの減算ある行から他の行への移行中
に一時的に停止され、移行後に連続的に生成され
る信号CASにカウンタ２８を減算し続ける。こ
のカウンタには実行されるべきCASサイクルの
数４が登録されている。

一般に、経路４を介しての要求がトリガされる
と（CPUからのライト要求）、多くのCASサイク
ルが１個のRASサイクルに対して必要となる。
しかし、このことによつて、高優先度を有する使
用者がメモリをアクセスするための介入は防げら
れない。例えば、テレツクスシステムに関して
は、経路２は外部情報の受信を許し、この情報に
よつて表示すべき資料が提供され、上記経路は送
信すべきメツセージ情報を確保するためには不可
欠なものとなる。従つて、経路２（didon回路２
３）は、１バイトを1.3ms毎にメモリへ書込む要
求を出し、このようなバイトは失われることはな
いはずである。

本発明のDMA回路は、より高い優先度の経路
からのメモリへのアクセス要求があるときには、
実行中のマルチサイクル要求に割込みをかけるこ
とが可能である。このことを第６図に示す。本例
ではこの回路は当初、CPUによるメモリへの書
込みを実行するために経路４上の要求を満足す
る。これによつて、３個のCASサイクルが実行
される。経路４での第３番目のCASサイクルの
終了時に、経路３上に別の要求が現われ、信号
INTを生成させ、これは比較器３２によつてゲ
ート３３に印加される。この比較器はフリツプフ
ロツプRS１〜RS４（リクエストモード）の状態
とゲートＣ１〜Ｃ４（実行中のサイクル）の出力
の状態を次々と比較する。比較器３２の入力RS
に印加された２進数が入力Ｃ上の値よりも高くな
ければ、比較器３２は信号INTを生成し、これ
によつてカウンタ８と９をリセツトし、信号Ｘ１
とＸ２によつてゲート３９と３１を介して信号
CASの新しい経路を全て閉塞する。既述の信号
OVERFLOWのように信号INTは信号HDを生成
し、このHDは、信号CASが高レベルに移るとき
に、RSフリツプフロツプの新しい状態をＤフリ
ツプフロツプに登録するように働く。

回路DMAは経路３上で２サイクルのアクセス
を処理し（第６図の示した場合）、その後、更に
より高い優先度を有する他の要求が提示される。
経路２（didon）のビツトを記憶できるメモリサ
イクルの後、別のより高い優先度の要求がCPU
（読取り）によつて示される。従つて、同様にし
て、優先度を考慮して経路３上の２個のCASサ
イクルが連続的に実行される。これらのサイクル
は以前には、経路２上の要求が提示されていると
きには実行されなかつた。更に、この経路上の新
しいアクセス要求によつて経路３上に４サイクル
が起動され、次に、複数サイクルにおいて、経路
４上のサイクルに戻る。当然なことに、マルチサ
イクルに割込みがかゝる都度、残りの実行される
べきCASサイクルの数が対応するカウンタ２８
と２９に記憶されて残る。

【図面の簡単な説明】

第１ａ図および第１ｂ図は、各行アクセスに関
して１個の列アクセスと複数の列アクセスを有す
るメモリのサイクルに対するタイミング図であ
る。第２図は本発明に従つたDMA回路におい
て、３使用者が存在し、そのうちの１使用者が多
数の列アクセスを要求する場合の図である。第３
図は本発明の応用ができるテレテツクス端末の概
略図である。第４図はテレテツクス端末に使用さ
れるDMA回路を示す図である。第５図は第３図
の回路のタイミング図である。第６図は第３図の
回路の別のタイミング図である。 符号の説明、１…非同期制御論理回路、２…予
記憶回路、３…記憶回路、４…優先度論理回路、
６…信号処理回路、７…クロツク回路、８，９…
カウンタ、１０，１１…デコーダ、１２…行アド
レスバツフア、１３…列アドレスバツフア、１
４，２２…メモリ、１５…サイクルナンバレジス
タ、１７…CPU、１８，１９…情報源（回線キ
ーボード）、２０…ビデオプロセツサ、２３…テ
レテキスト信号受信機、２６…デコーダ回路、２
７…アクセス制御回路、２８，２９…レジスタ、
３２…比較器、３３…論理ゲート。

Claims (1)

1. 【特許請求の範囲】 １ 各行アドレスストローブ（RAS）信号及び
   列アドレスストローブ（CAS）信号の期間中の
   行及び列アドレスによりアドレスされるランダム
   アクセス記憶装置（RAM）へのアクセスを、複
   数の使用者であつてその少なくとも１つが前記ラ
   ンダムアクセス記憶装置を複数のCAS信号の期
   間中アクセスするマルチサイクル使用者である前
   記複数の使用者の間で制御する非同期制御装置で
   あつて、 記憶装置アクセス信号を発生し、予め定められ
   た使用者優先順位に従つて選択された記憶装置ア
   クセスサイクルを許す制御器と、 前記記憶装置アクセス信号が発生された後に
   RAM信号を発生するRAS信号発生器と、 RAS信号の開始後行アドレスプリチヤージ時
   間経過して開始するCAS信号を発生するCAS信
   号発生器と、 マルチサイクル使用者により発生される、
   CASサイクルの数を表す数を受け記憶するメモ
   リであつて、前記メモリは各CASサイクルが起
   る毎に減分され前記CAS信号発生器をしてCAS
   サイクル数が前記の記憶したサイクル数を越えな
   い間CAS信号を発生し得るようにした前記メモ
   リと、 前記記憶装置アクセス信号を前記制御器から受
   け、より高い優先度を持つ使用者からの要求に応
   じてマルチサイクル使用者の記憶装置アクセスを
   中断し、前記のより高い優先度を持つ使用者の前
   記ランダムアクセス記憶装置へのアクセスを許
   し、その後に中断された使用者の前記ランダムア
   クセス記憶装置へのアクセスを完了することを許
   す回路と、を有することを特徴とする非同期制御
   装置。 ２ 特許請求の範囲第１項記載の非同期制御装置
   であつて、前記メモリは中断された使用者の
   CASサイクルの減分された数を保持し、中断さ
   れた使用者による前記ランダム記憶装置へのアク
   セスの完了を可能とさせる非同期制御装置。 ３ 特許請求の範囲第１項又は第２項記載の非同
   期制御装置であつて、前記のより高い優先度を持
   つ使用者はマルチサイクル使用者であり、前記の
   より高い優先度を持つ使用者に対応して前記の中
   断された使用者に用いられる前記メモリの機能と
   同じ機能を与えるメモリを設けた非同期制御装
   置。