JPS6041156A - 非同期制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はメモリアクセス時間を複数の使用者に分配する
ための装置に関する〇 マイクロプロセッサ技術では周知のように、一方の使用
者を中央処理（ａｐｔｒ　）とし、複数の使用者での乱
アクセス記憶装置（ＢＡＭ）の読出しや書込みに関し、
他方の使用者が、ＤＭＡ即ちメモリへの直接アクセスの
期間の間、メモリにアクセスが可能であるように調整し
ている。例えば、多量のデータをメモリに書込むときに
は制御回路ＤＭＡはＣＰＵの介入なしにメモリを直接ア
クセスする。とりわけ、メモリへのアクセスを制御する
ＣＰＵ　？イクルを使用しない。

このタイプの回路は、１９７７年１０月１７日に、本護
受人の名で提出された仏国特許申請第　・′７７．６１
１４０号に記載されている。この明細書では、メモリア
クセスの制御に関して２種類が説明されている。ＣＰＵ
と他の使用者によるメモリへの要求がＣＰＵのクロック
と同期するものと、もう一方は、制御をこのクロックに
関して完全に非同期に実行するもので、種々の使用者（
ＣＰＵを含む）によるメモリへのアクセスはある優先度
の関数として制御される。記述されたケースでは、ＣＰ
Ｕが第１優先度を持ち、ＣＰＵがメモリアクセスを要求
する都度ＣＰＵは他のサイクルが実行中でなければ直ち
にメモリサイクルタイムを受け取り、もし、現時点での
サイクルが他の使用者に指定されていれば、次のサイク
ルでメモリサイクルタイムを受け取る。この場合、他の
使用者のアクセス要求は待ちに保持され、それらの優先
度の関数として、それ以降処理される。この処理中、高
い優先度を持つ使用者は、低い優先度の使用者の要求に
かわって得ることのできるアクセスの要求を出すために
常に介入することが可能である。

周知のＤＭＡ回路（以降、本発明に従った回路を示す）
は複数の使用者に対しても、効率よくメモリ処理を可能
にする。当然ながら、ＤＭＡＶｃ処理されるサイクル期
間は、システムの特定な技術によって決められるメモリ
のサイクルよりも短（することはできない。

半導体チップ上に集積されたメモリが行と列に配列され
たメモリセルのマトリクスから構成され、それらの行と
列は行アドレスと列アドレスとでアドレスされることは
周知のことである。これらのメモリの構造は、列または
行のアドレッシングサイクルに対して、マトリクスに関
連する回路を、選択された＋１−　）；’　／ライトの
状態にするために必要なプリロード時間が要求される。

行のプリロー）’　時間＋を一般に、列のプリロード時
間より本質的に長い。例えば、２５０ｎＳｃｒＮメモリ
アクセスナイクル、これは現在入手できるＲＡＭでは通
常のものであるが、この場合、行に対しては１００　ｎ
ｓのプリロード時間が必要であり、列に対しては、数十
ナノ秒で十分である。

更に、最近の誠では、各行は、列アドレスによって別々
にアドレス・される複数のメモリセルのバイトを有する
ことも可能であり、これによっであるバイトをアドレス
したいときに、行に対しての長時間のアクセスと、列に
対しての短時間のアクセスを有する完全なメモリサイク
ルが存在するようにしている。従って、　ＲＡＭのメモ
リ領域がこれらの連続アドレスの全てにローレされると
きには例えばＣＲＴ表示システムのページメモリの場合
には、各アドレスに対して完全なメモリサイクルを実行
する必要があり、この実行において、行アクセスタイム
は、メモリ内のり−ｖまたはライトに要する全時間の極
めて大きい部分を使用する必要がある。

本発明は、メモリのアクセスタイムな複駐の使用者の間
で効率よく配分し、かつ、このメモリのマトリクス上の
情報の読み書きに要する時間を短縮する制御装置を目的
とする。

本発明はＲＡＭへの複数の使用者からのアクセスの為の
非同期制御装置を目的とする。このＲＡＭへのアクセス
はり−Ｖ／ライト動作が実施されるメモリマ）　ＩＪク
スの位置決定のための識別を行う行と列の各々のアドレ
スを有するローイネーブル信号およびカラムイネーブル
信号によって制御される。上記非同期制御装置は、各使
用者用に、使用者のアクセス要求のだめの処理経路を備
え、それらの処理経路は、使用者が分類される優先度に
よってアクセス要求への応答がされるように相互接続さ
れている。更に、この非同期制御装置は、アクセス要求
が提示されたときに、前記イネーブル信号の制御下で完
全なメモリアクセスナイクルを決定する長さを有する信
号を生成する生成装置をも備えている。上記非同期制御
装置は前記長さを有する信号を生成する前記生成回路が
前記使用者の少くともある使用者に対して、１個の行イ
ネーブル信号に対して複数の列イネーブル信号を割当て
るための装置を備えていることで％徴づけられている。

上記特徴のために各々の完全なメモリアクセスサイクル
は、ローイネーブル信号を用いることによって、対応す
る行アドレスにおいて、−個の行丈イクルで実行され得
る。これは行シリロードタイムの間保持され、列アドレ
スを増加する少くとも１個の列ナイクルの間保持され、
列検証信号でイネーブルされる。こメで行丈イクル当り
の列サイクル数はメモリ使用者によって決定される。

従って、連続アドレスのメモリからデータを読取るかメ
モリへデータを書込むかするときには、メモリ上の連続
位置へのアクセスを許すための単一の時間を除いては行
へのプリロード時間が不要であるので多くの時間が節約
されることが分る。

ことは変らないので使用者自身は、いずれの場合におい
ても使用者間の優先度が考慮されるとすると、列サイク
ルが１個必要なのか複数個必要なのかを決定できる。

本発明の他の特徴および利点を以下に記述する。

図は例のためにのみ示しである。

第１ａ図は単純なメモリアクセス丈イクルのタイミング
図である。ナイクル信号で示される完全なティクルタイ
ム中に、メモリマトリクス内の特定バイトをアドレスに
よって位置づける行アドレスと列アドレスを有する１個
のＲＡＳ　（行アドレスストロブ）信号と１個のＣＡＳ
　（列アドレスストロブ）信号が生成される。ＲＡＳパ
ルスは本質的に、ＣＡＳハルスよりも、行回路および列
回路のフ０リローデイング時間の差を示す期間りだけ長
いことが分る。

第１ａ図は例えば中央処理装置（ｃｐｕ　）とメモリ間
の通信に関し、こＮで各ＩＪ−ｆ／ライト動作において
、単一メモリセルのアドレシングカ行われるものとする
。メモリ使用者が例えばメモリ内の多くの連続アドレス
に一連のデータを書きこむことを要求する回路である場
合は当らない。この場合は、例えば、掃引フレームＣＲ
Ｔのスクリーン上に表示されるべき各フレームのイメー
ジを記憶するページメモリに当る。当ケースでは、デー
タはメモリに行の始まり（第１バイト）から連続的に書
き込まれ、その後、行の他のバイトがアＶレス列を増加
させてゆきながら、次々と配分される。

行の終りでは、メモリ　マトリクス上の次行のローディ
ングを許すために、行アドレスが１”りは増加される。

明らかなことにこ瓦で第１ａ図の従来のアＶレシングシ
ステムを利用すれば、バイトの各ロードに、プリロード
タイムＲＡＳとＣＡＳの合計が必要とケリ、一方、行ア
ドレスは実際に変化しない。このため上記の場合には、
本発明は第１ｂ図で判るように複数の列アドレシングに
対してたｙ１個の行アＶレシングを使用するだけである
。

第１ｂ図では、信号ＣＹＯＬＥはメモリの行がローＶさ
れる限りにおいては保持されていて、信号ＲＡＳはこの
動作中はたｙ１度だけ生成され、全サイクル中保持され
る。他方、信号ＣＡＳは必要回数分くり返される。（例
えば、メモリ内の列の数だけくり返される。）この制御
の故に行へのデータ記憶のための時間は、実質的に短く
、メモリアクセス時間の節約分は大きくなる。

第２図はＤＭＡ回路を示し、この回路は、使用者のタイ
プによってモノティクル（第１ａ図）またはマルチサイ
クル（第１ｂ図）であるメモリへの時分割でのアクセス
ができるようにするものである。回路ＤＭＡは非同期制
御論理回路１を備え、この回路は、その出力８１，８２
．およびＳ３に、動作中に使用者が提示するアクセス要
求の機能として、メモリＲＡＭへのアクセス時間を使用
者Ｕｌ、Ｕ２．およびＵ６に分配するためのすイクル信
号を生成する。アクセス要求信号は、使用者に応じて入
力ｇ１．Ｅ２．およびＥ３に印加される。

以前に引用した特許出願に記述されるように非同期制御
論理回路は３個の主要部分を備えている。

即ち、アクセス要求のための予記憶回路２、これは、実
行中のアクセス要求のための記憶回路３に接続され、更
にこの回路は、優先度論理回路４に接続される。論理回
路の構造と機能を本発明による変更を考慮して、以下に
簡単に説明する。

こ〜に示す実施例では、制御論理回路は、６経路を有す
る回路である。これらの６経路の間に、位相関係は存在
しない。回路２　Ａ　、　２　Ｂ、、および２Ｃの出力
はＮ０Ｔ−ＯＲ回路５の人力に接続され、このＮ０Ｔ−
ＯＲの出力は、信号ＲＡＳとＣＡＳとのための処理回路
６の人力に接続される。

処理回路６は、一方では実行中のアクセス要求のための
記憶回路３Ａ　、　３Ｂ　、および３Ｃに、他方、論理
および優先反要素４の６経路を構成する６個のデートＮ
０Ｔ−ＡＮＤ　４　Ａ　、　４　Ｂ　、および４Ｃの各
々の人力に、各々、スタートナイクル信号およびナイク
ル信号が通る線Ｌ１およびＬ２によって接続される。

デート４Ａは２人力を有し、一方の人力は回路３Ａの第
１出力に接続され、他の入力は線Ｌ２に接続される。

デー）４Ｂは６人力を有し、第１の人力は線Ｌ２に接続
され、第２の入力は回路３への第２出力に接続され、第
３の入力は回路３Ｂの第１出力に接続される。

デート４Ｃは４人力を有し、第１の入力は線Ｌ２に接続
され、その他の入力は回路３Ａ　、　３Ｂ　、および３
Ｃの出力に接続される。

このように構成される回路は、メモリへのアクセス要求
を登録し、その要求を到着順または優先度順に配分する
。

経路Ｅ１ｓ１は最高の優先度を有し、経路Ｅ２Ｓ２はマ
ルチナイクル形式のアクセスを必要とし、経路ＥＩＳ１
とＥ５Ｓ３とはモノ丈イクルのアクセスのみを必要とす
る。

入力Ｅ１が、使用者Ｕ１のアクセス要求によって低レベ
ルにされると、フリツプフロツプＲ８／２Ａは変化し、
回路３Ａの人力Ｄ１が１になり、これはＮ０Ｔ−ＯＲｒ
　−１−５の出力状態を変化させ、このことによって、
以降に記述する回路６を用し・て、線Ｌ１上にパルスが
出される。

このパルスの前縁はＤ型フリツデフロツ７’　３Ａ内に
、アクセス要求を登録するために使用され、その出力Ｑ
１は高レベルになる。

デー）４Ａの人力に現われる信号Ｑ１と線信号Ｌ２の組
合せによって出力Ｓ１上のパルスが出される。

Ｓｌが低レベルであるとフリツゾフロツプ２人はその初
期状態にリセットされる。すると線Ｌ１は再び高レベル
になる。

メモリアクセスナイクルの終了時には、ｉＬｌは再び低
レベルとなり、線Ｌ２の信号によって出力Ｓ１が再び高
レベルにされる。

以上で、既に参照した特許出願の回路の機能を時間的に
間隔を有し、線Ｌ１とＬ２上を流れる信号と共に説明し
た。

次に、上記の特許出願に記述したものとは極めて異なる
方法で、これらの線Ｌ１とＬ２とに上記信号を生成でき
る他の要素配列を説明する。

デートＮ０Ｔ−ＯＩｌｔ５の出力は、このデートの出力
上の信号によってトリがされるクロック７に接続される
。このクロックは各々ＲＡＳとＣＡＳとの２個のカウン
タ８と９とて接続される。更にこれらのカウンタは、デ
コーダ１０と１１に接続され、デコーダ１０は、信号Ｂ
ＥＧＩＮ　Ｃ￥ＯＬＥ　（線Ｌ１）と、信号ＣＹＯＬＥ
　（線１２）と、信号ＲＡＳとを出力する。

信号ＲＡＳとＣＡＳとは、こ〜では使用者Ｕ１．Ｕ２゜
およびＵ６からのアドレスバスによってロードされるア
ドレスをイネーブルするため、適当な線を介して行アド
レスバッファ１２と列アドレス／々ツファ１３とに送ら
れる。使用者Ｕ２の／々ス１↓、図中には１本だけで示
されている。アドレス／々ツファはＲＡＭ１４に接続さ
れる。

Ｎ０Ｔ−ＯＲｒ　−トからの信号を受信すると、クロッ
クはカウンタ８を制御しはじめ、このカウンタは、行の
プリロード時間（期間］）　）　４Ｃ対応する数のパル
スを受けとると、線りろを介して、カウンタ９をトリガ
する。デコーダ１０は信号ＢＥＧＩＮＣＹＣＬＢとＣＹ
ＣＬＥとを発生し、このＣＹＯＬＥ信号をまカウンタＲ
ＡＳ８がクロックパルスを累積している間は保持される
。カウンタＣＡＳはこれらのクロックパルスのレートに
応じてカウントされ、デコーダ１０を通して信号ＣＡＳ
を作り出す。信号ナイクルＦＩＡＳの期間に対応した数
のパルスをカラントスると、カウンタ９は信号ＲＡＺを
線Ｌ４を介してクロック回路７に送り、これによってク
ロック回路７はクロックを停止する。

一方、行および列アドレスバッファ１２と１３とは信号
ＲＡＳとＣＡＳの期間中に、ＲＡＭ１４内の対応するア
ドレスを転送し、カウンタＲＡＳ　Ｂは線１４によって
／にリセットされ、信号ＣＹＯＬＥは停止され、デー）
４ａはディセーブルされる。同時にフリップフロップ２
ａはｙＶｃリセットされる。

使用者Ｕ２が、１個の行アドレスと、複数の連続する列
アドレスとを用いてメモリ１４にロードすると仮定する
。ＣＡＳサイクルの数は使用者自身で制御可能であり、
使用者Ｕ２をナイクルナンパレジスタ１５に接続する線
１５上に適当な信号が供給される。このレジスタは、使
用者Ｕ２からの−）４’ｂの出力が現われたときにり−
ｖＳ２上に出る信号によってイネーブルされる。ν゛イ
クルナンパレジスタ１５にローＶされ、信号ＣＡＳがカ
ウンタ９で生成される都度、１ずつ減算される。

レジスタ１５が空にならなければ、このレジスタはその
出力に（練Ｌ６）に、カウンタ９において線Ｌ４上にリ
セット信号を生成する出力を禁止する信号を生成する。

クロック７は第゛１ナイクルＣＡＳ後には閉塞されず、
そのナイクルの終り１でカウンタ８と９とを循環的に増
加させ続ける。線Ｌ６上の信号によって、レジスタ１５
が空になると、緋Ｌ４上の信号ＲＡＳの生成が実行され
る。

リードＳ２上の信号の生成は、＋３−ｖｐ１上の信号の
生成と同じ方法で、当然ながら適当な優先度を考慮し１
行われる。

注目すべきは、第２図の回路によって棲数の使用者から
のメモリへのアクセスを時分割で制御できることであっ
て、これは、完全に非同期に、使用者に割当てられた適
当な優先度に基づいて行われる。使用者は、共通ＲＡＭ
を使用する同一のデータ処理システムに属していてもよ
い。本発明の特に適当な応用は、テレテキストシステム
の分野テある。第６図は、例えば″ａｎｔｉｏｐｅ″シ
ステムを用いたテレテキストディスプレーのための端末
を極めて単純化したものである。

このような端末は、電話回線やキーボードのような複数
の情報源１８や１９からの命令や情報を受信する中央処
理装置（ＣＰＵ）１７を備えている。

ＣＰＵ　１７は、ビデオディスプレーゾロセツナ（ｖｐ
ｐ　）　２０と共働し、このｖＤｐ　２　［１は、画像
情報を、掃引フレームＣＲＴ　２１で利用可能な形式に
変換させることによって画像情報を用意する。

ＣＰＵ　１７とＶＤＰ　２０とはアーレヌおよびデータ
バスを用いて、混合メモＩＪ　ＲＡＭ　／　ＲＯＭ　２
２と共働する。回路’ｌ　３　（ｄｉｄｏｎタイプ）は
受信局２４およびアンテナ２５を経て、端末と通信し、
インターレースされたテレテックス情報を含むテレビジ
ョン形式の信号を受信する。

ＶＤＰ　２０はデコーダ回路２６を備え、このデコーダ
回路２６はｃｐｔｙ１７から受信するアドレスによって
、ＶＤＰのレジスタ（図示せず）を、選択的に、画像作
成、メモリロー２１画像情報受信メモリロード等の種々
の機能モーＶにすることによってイネーブルする。

使用者（ＣＰＵ　１７　、、　ｖＤｐ　２０　、および
ｄｉｄｏｎ２３）によるメモリへのアクセスは、本発明
に従って第２図の回路のように構成されるアクセス制御
回路２７によつ℃制御される。こ〜での回路は％ｌＣ，
第３図に示した型のテレテックス端末に適用されるもの
と理解され度い。

メモリへのアクセスは、こ〜でも、以下のように作られ
る優先度の関数として、非同期に制御される。

優先度ｌＣＰＵ１７の制御下でメモリから１バイト読取
る。

優先度２　”ａｉａｏｎ”回路から、メモリへ１バイト
書込む。

優先度６　ページメモリからバイト列を読取る。

各バイトシま６メモリプレーン′に属しているものとす
る。

優先度４　ＣＰＵまたはメモリの他領域（例えば文字発
生器）からのバイト列をメモリに 書込む。

優先度３と４とは上記のマルチサイクル動作８の場合に
当る、連続バイトのロードまたは読取りに与えられる。

第４図のアクセス制御回路は、第２図と本質的に同じ要
素を備え、これらは同一参照番号を有している。テレテ
ックス端末への応用のために特に付加される要素につい
て記述する。

ナイクルナンパレジスタ１５は、こ〜では、２個のレジ
スタ２８と２９とから構成され、一方はメモリプレーン
の番号を登録するために使用され、他方は、アクセス制
御回路の経′＃！ｒ３と４の各々によって、マルチサイ
クルが実施されるときに実行される書込みサイクルの数
を記憶するためのものである。レジスタ２８と２９とは
信号Ｓ３と８４とによって各々イネーブルされ、これら
のイネ−げＳ３と８４とに接続される。各レジスタは０
出力を有し、こ〜には、レジスタ１５に関して説明した
ように、カウンタＣＡ８へ印加される信号の生成を実施
させるために、レジスタが空になルト、信号が現われる
。レジスタ２８と２９とは信号ＣＡＳと、比較器３２か
らの信号Ｘ１とｘ２とによってイネーブルされるＮ０Ｔ
−ＡＮＤ　ｒ−ト３０と３１とで減算される。この比較
器は、論理レベルを比較するために、フリップフロップ
２人と２Ｄの出力Ｒ８１とＲｅｄ　、　オよびＮｏＴ−
ＡＮＤ４Ａ〜４Ｄノ出力に接続される２組の入力を有し
、これによって、実行中のアクセスサイクルによって実
施されるアクセス要求の状態が比較される。

比較器３２はデート３９と３１に接続される出力ｘ１と
Ｘ２．および、出力ＩＮＴを荷し、出力ＩＮＴ　ハＮ０
Ｔ−ＯＲｒ　−）　３３　Ｖｃ　接続サレ、ｒ−）３３
の出カバ、線Ｌ９を介してカウンタ８と９を／にリセッ
トする。このリセットは、ｖＤＰ２０の論理演算装置（
図示せず）からの線Ｒ１０上の信号０ＶＥＲＦＬＯＷに
よっても実行される。この信号は、アダレスが、メモリ
の最後の列に対応する行の位置ニロードされると生成さ
れる。この場合に、ローディングに割込みがかけられ、
行アＶレスが増加され、増加された行アＶレスで示され
る次の行の第１セルに対応する新しい列アドレスを用い
てローＶが再開される。

この信号ＩＮＴは、Ｎ０Ｔ−ＡＮＤデート３４内で信号
ＣＡＳと組合わされもする。ｒ−）　３４は更に、デコ
ーダ１０によって適当な時点で生成される信号ＢＥＧＩ
Ｎ　ＣＹＣＬＢを受けるＮ０Ｔ−ＯＲデート３５に接続
される。

第４図の回路の機能を第５図と第６図のタイミングチャ
ートに関連して説明する。

Ａ　ＣＰＵからの要求　リード（モノサイクル）メモリ
内の１バイトを読取る要求がＣＰＵから出されたとする
。こ〜でその信号は線Ｅ１（第４図）にかけられるとす
る。更に、この時点では回路島仏は何の要求も実行して
いないとする。リードＥ１上の信号は、ｒ−トＮ０Ｔ−
ＯＲ５へ印加されるＲ８１−１を生成し、これによって
クロックＩがトリがされる。更に、カウンタ８と９、お
よびカウンタＲＡＳ　３に関連づけられたデコーダ１０
が制御され、Ｎ０Ｔ−ＡＮＤ　３５を通り、線Ｒ１上に
信号ＨＤを生成する信号ＢＦｊＧＩＮ　ＣＹＣＩＪが生
成される。信号ＨＤは、Ｒ８４を介してフリップフロッ
プＲ，Ｓ　１の状態を、関連づけられたＤフリップフロ
ップに登録する。こＮで考察しているケースでは、Ｄフ
リップフロップ３人のみがその出力ＱＶｃ″１′を生成
する。デコーダ１０によって生成される信号ＣＹＯＬＥ
はこのサイクル中は１″で、回路２６に対して制御信号
を生成するためデートＣ１をイネーブルし１、これによ
って、ＶＤＰ２０（第６図）の適当な要素が、ＣＰＵ［
よるメモリへの直接読取りを許す構成に置かれる。ｒ−
ト４ｈの出力信号はこのサイクルの終りでフリップフロ
ップＲ８１に再びループする。

複数の連続した要求があるときには、または実行中には
、Ｄフリツゾフロツ７°３ａ〜３ｄの出力Ｑとデート４
ａ〜４ｄの論理組合せによって最高の優先度を有する制
御信号８１，８２．Ｓろ、またはＳ４に〜では優先度は
次の順で高くなる：ｃ１−ｃ２−ｃ３−ｃｄ）の生成が
実施される。

Ｂ　ＶＩＳＵまたｉｔ　ＣＰＵからの要求　ライト（マ
ルチサイクル） この種の要求は、例えば、ページメモリ内の多量のビッ
トの読取りまたは書出しを実行する。

ＶＩ　ＳＵの要求中は、各ピットは予め定められたメモ
リプレーンに属する。メモリプレーンという語は記憶さ
れたバイトのグループまたは記憶すべきバイトのグルー
プを指示されるために使用され、これらのバイトの全て
は表示すべき予め定められた色に関連している。例えば
、赤や、青や、または緑のメモリプレーンを有すること
が可能であり、各プレーンのバイトはメモリ上で必らず
しも連続している必要はない。

マルチサイクルの始まりはモノサイクルと同じであるが
信号８３（もしくはｓ４）の生成中は、レジスタ２８ま
たは２９はある値でロードされる。

この値は、経路３ではメモリプレーンの数、経路−個の
ＲＡＳナイクルが、複数のＣＡＳサイクルに対して必要
である。別の言葉では、単一のＣＡＳは、信号ＣＡＳ　
Ｋよる減算によってカウンタ２８または２９がｙに達し
ない限り、プリローＶタイムと共に繰返される。この減
算は、より高い優先度の要求が提示される都度ＣＡＳナ
イクルの次のグループの実行に割込みをかけるためデー
ト３９と３１とを介して信号Ｘ１とＸ２によってイネー
ブルされる。この点は第６図に関して再び説明される。

第５図に６９個のメモリプレーンを用いてのマルチサイ
クルの実行のタイミングチャートを示す。

こＮで数値６はカウンタ２８に記憶ちれる。更に、第５
図は、列アドレスが行の最終アドレスに対応するどきに
のにへではカクン１２８が２回減算を受けたときの）あ
る行から他の行への移行を示す。ある行の最終列アドレ
スに達すると、ＶＤＰ２０の回路ＡＬＵは信号０ＶＥＲ
ＬＯＡＤを提供する。この信号はｒ　−ト３３を用いて
、新しいＲＡＳナイクルのためのクロック７に同期して
カウンタ８と９を／にリセットする。行のアドレスは１
だけ増加され、新しいＣＡＳ　サイクルは、カウンタ２
Ｂが／Ｖｃなるまで連続して実行される。このカウンタ
の減算はある行から他の行への移行中に一時的に停止さ
れ、移行後に連続的に生成される信号ＣＡＳはカウンタ
２８を減算し続ける。このカウンタには実行されるべき
ＣＡＳナイクルの数４が登録されている。

一般に、経路４を介しての要求がトリガされると（Ｃ′
ＰＵからのライト要求）、多くのＣＡＳナイクルが１個
のＲＡＳサイクルに対して必要となる。

しかし、このことによって、高優先度を有する使用者が
メモリをアクセスするための介入は防げられない。例え
ば、テレックスシステムに関しては、経路２は外部情報
の受信を許し、この情報によって表示すべき資料が提供
され、上記経路は送信すべきメツセージ情報を確保する
ためには不可欠なものとなる。従って、経路２　（ｄｉ
ｄｏｎ回路２３）は、１バイトを１．３　ｍｓ毎にメモ
リへ書込む要求を出し、このようなバイトは失われるこ
とはないはずである。

本発明のＤＭＡ回路は、より高い優先度の経路からのメ
モリへのアクセス要求があるときには、実行中のマルチ
サイクル要求に割込みをかけることが可能である。この
ことを第６図に示す。本例ではこの回路は当初、ＣＰＵ
によるメモリへの書込みを実行するために経路４上の要
求を満足する。これによって、６個のＣＡＳナイクルが
実行される。

経路４での第６番目のＣＡＳナイクルの終了時に、経路
３上に別の要求が現われ、信号ＩＮＴを生成させ、これ
は比較器３２によってデート３３に印加される。この比
較器はフリツプフロツプＲ８１〜Ｒｅ　Ａ　（リクエス
トモーｐ）の状態とデート０１〜ｃ４（実行中のサイク
ル）の出力の状態を次々と比較する。比較器３２０入力
Ｒ８に印加された２進数が入力Ｃ上の値よりも高くなけ
れば、比較器３２は信号ＩＮＴを生成し、これによって
カウンタ８と９をリセットし、信号ｘ１とＸ２によって
ｒ　−ト３０と３０を介して信号ＣＡＳの新しい経路を
全て閉塞する。既述の信号０ＶＥＩＩＩＦＬＯＷのよう
に信号ＩＮＴは信号ＨＤを生成し、このＨＤは、信号Ｏ
ＡＳ　７が高レベルに移るときに、ＲＳフリップフロツ
ゾの新しい状態をＤフリップフロップに登録するように
働く。

回路ＤＭＡは経路３上で２ナイクルのアクセスを処理し
く第６図の示した場合）、その後、更により高い優先度
を有する他の要求が提示される。経路：２　（ｄｉｄｏ
ｎ　）の♂ットを記憶できるメモリナイクルの後、別の
より高い優先度の要求がＣＰＵ（読取り）によって示さ
れる。従って、同様にして、優先度を考慮して経路３上
の２個のＣＡＳナイクルが連続的に実行される。これら
のナイクルは以前には、経路２上の要求が提示されてい
るときには実行されなかった。更に、この経路上の新し
いアクセス要求によって経路３上に４ナイクルが起動さ
れ、次に、複数ナイクルにおいて、経路４上のナイクル
に戻る。当然なことに、マルチナイクルに割込みがかぎ
る都度、残りの実行されるべきＣＡＳ　？イクルの数が
対応するカウンタ２８と

【図面の簡単な説明】

第１ａ図および第１ｂ図は、各行アクセスに関して１個
の列アクセスと複数の列アクセスを有するメモリのナイ
クルに対するタイミング図である。 第２図は本発明に従ったＤＭＡ回路において、６使用者
が存在し、そのうちの１使用者が多数の列アクセスを要
求する場合の図である。 第６図は本発明の応用ができるテレテックス端末の概略
図である。 第４図はテレテックス端末に使用されるＤＭＡ回路を示
す図である。 第５図は第６図の回路のタイミング図である。 第６図は第６図の回路の別のタイミング図である。 符号の説明 １　非同期制御論理回路　２　予記憶回路３　記憶回路
　４　優先度論理回路 ６　信号処理回路　７　クロック回路 ８．９　カウンタ　１０．１１　デコーダ１２　行アド
レスバッファ　１３　列アドレスバッフ了１４．２２　
メモリ　１５　ｖ′イクルナンバレジスタ１７　ＣＰＵ
　１Ｂ、１９情報源（回線キ吋シう２０　ビデオノロセ
ツナ　２３　テンテキスト信号受信機２６　デコータ９
回路　２７　アクセス制御回路２８．２９　レジスタ　
３２　比較器 ３３　論理デート 代理人　浅　村　皓 手続補正書（方式） 昭和５９年り月ｖ日 特許庁長官殿 １、事件の表示 昭和　５９年特許願第　３４１０３　号２、発明の名称 ３、補正をする者 事件との関係　特許出願人 住　所 ４、代理人

Claims (1)

1. 【特許請求の範囲】 （１）　非同期制御装置において、複数の使用者によっ
   て乱アクセス記憶装置（ＲＡＭ　）をアクセスするため
   の前記非同期制御装置であって、前記アクセスは、読出
   し／書込み動作が行われるメモリマトリックスのセルを
   識別する行アドレスと列アドレスとを各々有する行スト
   ロブ信号と列ストロブ信号によって制御され；前記非同
   期制御装置は前記使用者によって提示されるアクセス要
   求に対して、前記各使用者のだめの処理経路を含み、前
   記処理経路は、前記アクセス要求が前記使用者をメモリ
   アクセスに関して分類する優先度によって認められる方
   法に従って相互結合され；前記非同期制御装＠はアクセ
   ス要求が提示された時点から信号を生成する生成回路を
   も備え、前記信号の継続期間は前記信号の制御下で前記
   メモリの完全なアクセスナイクルを決定し；前記非同期
   制御装置は、前記非同期制御装置は、前記継続時間を有
   する信号の前記生成回路が、１個の行ストロブ信号に対
   して複数個の列ストロブ信号を、少くとも前記使用者の
   焼入かに割当てるための装置を備えたことを特徴とする
   前記非同期制御装置。 （２、特許請求の範囲第１項において；１個の行ストロ
   ブ信号に対して複数個の列ストロブ信号を割当てるため
   の装置は、 アクセス要求が前記使用者から提示される都度トリガさ
   れるために前記各処理経路に接続されたクロック回路と
   、 前記クロックに接続され、前記クロックの頻度を判断す
   ることによって、列ナイクルの継続時間を容量で決定す
   る第１計数装置と、 同様に前記クロックに接続され、前記ＲＡＭの列プリチ
   ャージ時間に対応する数のクロックパルスの受信後に前
   記第１計数装置が計斂することを認めることの可能な第
   ２計数装置とを含むことと；１個の行ナイクルに対して
   実施されるべき列ナイクルの数に対応する数値を含むた
   めの少くとも１個のレジスタを備え前記レジスタは、前
   記第１計数装置がフル状態になる都度減算されるために
   前記第１計数装置に接続され、前記クロックは、前記レ
   ジスタ内に置かれた数値がゼロの値に到達すると禁止さ
   れる前記レジスタを備えていること、とを特徴とする非
   同期制御装置。 （３）特許請求の範囲第２項において、前記第１計数装
   置と前記第２計数装置とは、カウンタな備え、前記カウ
   ンタの制御入力は前記クロックに接続され、前記第２ク
   ロツク装置は前記列プリチャージ時間に対応する数のク
   ロックパルスが前記第２計数装置によって計数されると
   、ストロブ信号を前記第１計数回路の前記カウンタに転
   送する出力を備えていることを特徴とする非同期制御装
   置。 （４）　特許請求の範囲第３項において、各カウンタは
   前記クロックパルスの計数の開始と終了の間で、各々の
   カウンタによって作られた信号を転送するデコーダに接
   続されていることを特徴とする非同期制御装置。 （５）　特許請求の範囲第６項または第４項においてカ
   ウンタがメモリの完全なアクセスティクル中に、クロッ
   クパルスによって増加されている間に、前記第２計数装
   置の前記デコー・ダによって生成されることを特徴とす
   る非同期制御装置。 （６）特許請求の範囲第１項〜第５項のいずれかにおい
   て、前記非同期制御装置は第１装置を備え、前記第１装
   置は、使用者が前記メモリマ）　ＩＪソックス行の終り
   に達したと決定すると、現時点での行ナイクルのだめの
   一連の列ナイクルの実行に割込みをかけることを特徴と
   する非同期制御装置。 （７）特許請求の範囲第６項において、特許請求の範囲
   第３項、第４項、または第５項に従属するとき、前記第
   １割込装置は前記使用者によって与えうｆｔ　ルアＦ　
   −ハーフロー信号に応答する論理デートを備え、前記論
   理ｒ−トの出力は前記カウンタのリセット人力に接続さ
   れていることを特徴とする非同期制御装置。 （８）特許請求の範囲第１項〜第７項のいずれかにおい
   て、前記非同期制御装置において、高アクセス優先度を
   有する使用者によって前記メモリへのアクセスの要求が
   提示されたとき、一連の列ナイクルの現時点での実行に
   割込みをかけるため、第２割込装置を備えていることを
   特徴とする非同期制御装置。 （９）特許請求の範囲第８項において、前記第２割込装
   置は前記（処理）経路の入力と出力に接続された比較器
   を備え前記比較器は、前記入力と前記出力の論理状態を
   比較するために前記入力と前記出力に接続されていて、
   前記出力の論理状態が前記出力の論理状態よりも高い２
   進値を有するときに、割込信号を生成することを特徴と
   する非同期制御装置。 ００）特許請求の範囲第７項および第９項において、前
   記比較器の出力は前記論理ｒ−トに接続され、前記比較
   器の出力は前記カウンタのリセット入力に接続されるこ
   とを特徴とする非同期制御装置。 （１１１特許請求の範囲第１０項において、特許請求の
   範囲第２項〜第６項のいずれかに従属するとき、前記比
   較器は更に少くとも１個の出力を備え、前記出力は、必
   要数の列サイクルを記憶するためのレジスタが、前記比
   較器が割込信号を生成したとキＫ　前記第１記数装置に
   よる前記レジスタの減算に割込みをかけるために関連づ
   けられた前記使用者に特定されることを特徴とする非同
   期制御装置。 ０２、特許請求の範囲第２項〜第１１項のいずれかにお
   いて、前記使用者は、各々前記処理経路に関連づけられ
   た、ＯＰＵ、ビデオプロセッサ、およびテレテキスト端
   末のテレテキスト信号受信機使用者であることと、少く
   とも、ビデオプロセッサと前記ＯＰＨに制御された前記
   メモリへの書込動さとに割当てられた（処理）経路は、
   列アクセスサイクルが行アクセスサイクルのために実施
   されなければならない回数の数値を示す値を記憶するた
   め、各々、レジスタに接続されることとを特徴とする非
   同期制御装置。