JPS5965998A - ダイナミツクメモリのリフレツシユ方式 - Google Patents
ダイナミツクメモリのリフレツシユ方式Info
- Publication number
- JPS5965998A JPS5965998A JP57177746A JP17774682A JPS5965998A JP S5965998 A JPS5965998 A JP S5965998A JP 57177746 A JP57177746 A JP 57177746A JP 17774682 A JP17774682 A JP 17774682A JP S5965998 A JPS5965998 A JP S5965998A
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- JP
- Japan
- Prior art keywords
- memory
- microprocessor
- signal
- refresh
- dynamic memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発１月は、マイクロプロセッサに同期して。
ダイナミックメモリをリフレッシュするためのりフレッ
シュ方式の改良に関するものである。
シュ方式の改良に関するものである。
従来この種の方式としてオ１図に示すものがあった。図
において、（ＩＩはマイクロプロセッサの命令サイクル
に同期したダイナミックメモリ全リフレッシュする制御
信号を出力するマイクロプロセッサ、（２）はシステム
のタロツク発生回路、（３１はｆｉｌ及び（９）に与え
るタロツク、１４）は１３）より高速なタロツク、（５
）は、（１）がダイナミックメモリリフレッシュサイク
ルにあることを示す信号、（６）は、（ｌ）がメモリを
使用するサイクル及びリフレッシュサイクルを示す１１
４号、（７）は、（１１がデータバスを通じて外部回Ｉ
Ｍ；よりデータを人力することを示す信号、（８）は、
１１）がデータバス」５り外部回路に対しデータを出力
することｒ示す信号、（９１＆、↓１１１より出力され
る（５）〜（８）の；ｔｉｌｌ碩１信号ヲ１史用してダ
イナミックメモリへの以下りこ述べるタイミング信号を
ニー・コードする回路、 １１０）は（９）の出力でメ
モリへ与えられる行アドレスと列アドレスとを切替える
（ａ号、（＋＋ｌｔユダイナミツクメ′モリをリフレッ
シュする４ａ！ 号、＋＋２１ ハ行アドレスを選択す
る信号、（１３はメモリの列アドレスケ選択する信号、
θ荀はメモリへのデータの丙き込みを制御する信号、
（１５］は＋１１より出力されるアドレス１ｄ号１１η
を１行アドレスと列アドレスに分解するマルチプレクー
’Ｊ 、 （ＩＩＩ）はアドレス入力が行９列アドレス
とニ１１ケ分割され同一の端子より入力され、父、メモ
リのリフレッシュ回路を内蔵し。
において、（ＩＩはマイクロプロセッサの命令サイクル
に同期したダイナミックメモリ全リフレッシュする制御
信号を出力するマイクロプロセッサ、（２）はシステム
のタロツク発生回路、（３１はｆｉｌ及び（９）に与え
るタロツク、１４）は１３）より高速なタロツク、（５
）は、（１）がダイナミックメモリリフレッシュサイク
ルにあることを示す信号、（６）は、（ｌ）がメモリを
使用するサイクル及びリフレッシュサイクルを示す１１
４号、（７）は、（１１がデータバスを通じて外部回Ｉ
Ｍ；よりデータを人力することを示す信号、（８）は、
１１）がデータバス」５り外部回路に対しデータを出力
することｒ示す信号、（９１＆、↓１１１より出力され
る（５）〜（８）の；ｔｉｌｌ碩１信号ヲ１史用してダ
イナミックメモリへの以下りこ述べるタイミング信号を
ニー・コードする回路、 １１０）は（９）の出力でメ
モリへ与えられる行アドレスと列アドレスとを切替える
（ａ号、（＋＋ｌｔユダイナミツクメ′モリをリフレッ
シュする４ａ！ 号、＋＋２１ ハ行アドレスを選択す
る信号、（１３はメモリの列アドレスケ選択する信号、
θ荀はメモリへのデータの丙き込みを制御する信号、
（１５］は＋１１より出力されるアドレス１ｄ号１１η
を１行アドレスと列アドレスに分解するマルチプレクー
’Ｊ 、 （ＩＩＩ）はアドレス入力が行９列アドレス
とニ１１ケ分割され同一の端子より入力され、父、メモ
リのリフレッシュ回路を内蔵し。
外部より与えられるＪパルス入力にょシひとっの行アド
レス分のメモリセルがリフレッシュされるダイナミック
メモリアレイ＋ （’ａ）はデータバス、すｉｌｌ 、
（、！＋１１は（１）の動作を一時ｆ′い止させるこ
とを要求する信号である。
レス分のメモリセルがリフレッシュされるダイナミック
メモリアレイ＋ （’ａ）はデータバス、すｉｌｌ 、
（、！＋１１は（１）の動作を一時ｆ′い止させるこ
とを要求する信号である。
次に制作について鵬１明する。祝用のため、マイクロプ
ロセッサのタイミングの一例を第２図に示す。図におい
て、マイクロプロセラーν’ｊｌｌ（１）タロツク１３
）のうち、普通のメモリ廿イクルは。
ロセッサのタイミングの一例を第２図に示す。図におい
て、マイクロプロセラーν’ｊｌｌ（１）タロツク１３
）のうち、普通のメモリ廿イクルは。
オｌと第２のタロツクで実行され、第３と牙４のタロツ
クの１０３間でリフレッシュが行われる。
クの１０３間でリフレッシュが行われる。
第１図におけるメモリ制御信号エノコーダの一例として
は、第８図のようなものがあり、第２図における信号（
［０１〜ｏ４））が作られる。アドレスマルチプレクサ
（１６）は、メモリザイクルのｐ６１ＪＪにおいて、メ
モリに対し行アドレスをアドレスバス１１ηより出力し
９行アドレス選択Ｄ’ｔ ”Ｊ’ （１２１のタイミン
グにて、メモリ内にランチいれる。こ７１１゜に続いて
、マルチプレクサ切り替え信号ｔｌＯ）が反転し、 ｆ
１７）より１列アドレス１１５）よりメモリにＩＩＩ力
する。列アドレスは列アドレスかｉ択信号（１３）にて
メモリに入力され、ｒＩＪｒき込み制御信号がゝＩＨ″
のとき、データバス（１８）ＩＫ、メモリのデータが出
力される。
は、第８図のようなものがあり、第２図における信号（
［０１〜ｏ４））が作られる。アドレスマルチプレクサ
（１６）は、メモリザイクルのｐ６１ＪＪにおいて、メ
モリに対し行アドレスをアドレスバス１１ηより出力し
９行アドレス選択Ｄ’ｔ ”Ｊ’ （１２１のタイミン
グにて、メモリ内にランチいれる。こ７１１゜に続いて
、マルチプレクサ切り替え信号ｔｌＯ）が反転し、 ｆ
１７）より１列アドレス１１５）よりメモリにＩＩＩ力
する。列アドレスは列アドレスかｉ択信号（１３）にて
メモリに入力され、ｒＩＪｒき込み制御信号がゝＩＨ″
のとき、データバス（１８）ＩＫ、メモリのデータが出
力される。
この鋳面のメモリザイクルの鎌、リフレッシュ動作が始
捷る。メモリリフレッシュ信号（Ｉｌｉにより、り“イ
ナミツクメモリアレイ（１Ｇ）は、メモリ内−に伯蔵さ
れたリフレッシュアドレスより１行アドレス分のメモリ
セルがリフレッシュされるこの動作はｆｉ＋が命令を実
行する悟りこくり返しノ（行され、ダイナミックメモリ
の全てのメモリセルがリフレッシュされる。
捷る。メモリリフレッシュ信号（Ｉｌｉにより、り“イ
ナミツクメモリアレイ（１Ｇ）は、メモリ内−に伯蔵さ
れたリフレッシュアドレスより１行アドレス分のメモリ
セルがリフレッシュされるこの動作はｆｉ＋が命令を実
行する悟りこくり返しノ（行され、ダイナミックメモリ
の全てのメモリセルがリフレッシュされる。
従来の方式では以上のようｌこマイクロプロセッサに同
期させてダイナミックメモリをリフレッシュするため、
マイクロプロセッサが長い１１１間、待期状鯨に入ると
メモリ制御タイミングが止まるため、メモリをリフレッ
シュできないという欠点かあり、このため、ダイレクト
メモリアクセス１１ケや、ｌｌ＆速度の宅子とマイクロ
プロセラ→）との同１ｕｉ ｋ行うとき使用上の制約が
あった。
期させてダイナミックメモリをリフレッシュするため、
マイクロプロセッサが長い１１１間、待期状鯨に入ると
メモリ制御タイミングが止まるため、メモリをリフレッ
シュできないという欠点かあり、このため、ダイレクト
メモリアクセス１１ケや、ｌｌ＆速度の宅子とマイクロ
プロセラ→）との同１ｕｉ ｋ行うとき使用上の制約が
あった。
この発りＪば」二記のような従来のものの欠点を除去す
るためになされたもので、メモリ；Ｕ制御１門レナエン
コータに、メモリリフレッシュ４？ｊ号発生回１「各’
ｆ： ノｌ’ｌ 〃ｌｌ Ｌ 、マイクロプロセッサが
停止状態にあっても、メモリリフレッシュするような方
式を提イノ（することを目的としている。
るためになされたもので、メモリ；Ｕ制御１門レナエン
コータに、メモリリフレッシュ４？ｊ号発生回１「各’
ｆ： ノｌ’ｌ 〃ｌｌ Ｌ 、マイクロプロセッサが
停止状態にあっても、メモリリフレッシュするような方
式を提イノ（することを目的としている。
以下、この発明の一実施剥についてＩ況明する。
第４図は第８図の従来の方式を備うための回路方式の一
例である。第３図において、従来、 （２４）を常にゝ
ゝＬ〃に固定されていたが、第４メ１の１と第８図の（
２４１とを接続したものが本弁明の実施例である。第４
し≦１において、１２１＋？よ、マイクロプロセッサ＋
ＩＩを夕ｉＬ止させることを要求する１、＝３号、（２
ｚＩｒｉ 、、 ｕ＋に直接つながる信号、ｅ！３１１
ｔ、第３図〕＋２４１に接続して ｔ、Ｌ、用してメモ
リリフレッシュを続行させる信号である。
例である。第３図において、従来、 （２４）を常にゝ
ゝＬ〃に固定されていたが、第４メ１の１と第８図の（
２４１とを接続したものが本弁明の実施例である。第４
し≦１において、１２１＋？よ、マイクロプロセッサ＋
ＩＩを夕ｉＬ止させることを要求する１、＝３号、（２
ｚＩｒｉ 、、 ｕ＋に直接つながる信号、ｅ！３１１
ｔ、第３図〕＋２４１に接続して ｔ、Ｌ、用してメモ
リリフレッシュを続行させる信号である。
次に動作について説明する。第４図のタイミング図とし
て第５図を示す。マイクロプロセッサ１１１の停止を臨
求する１１？号（２１）により、【２ｚを通じ、ＩＩ＋
が停止する。この時、）ｌ）より１」」力びれるメモリ
制御信り填（（５）〜（８））は停止するため、第３に
おいて、メモリをリフレッシュするための１．４号（Ｉ
＋） ／ｉ’、 ” Ｈ”レベルｌ／２１ｍ固定される
。ＩＩＩが停止時。
て第５図を示す。マイクロプロセッサ１１１の停止を臨
求する１１？号（２１）により、【２ｚを通じ、ＩＩ＋
が停止する。この時、）ｌ）より１」」力びれるメモリ
制御信り填（（５）〜（８））は停止するため、第３に
おいて、メモリをリフレッシュするための１．４号（Ｉ
＋） ／ｉ’、 ” Ｈ”レベルｌ／２１ｍ固定される
。ＩＩＩが停止時。
従来の方式でゝゞＬ ＬＬに固定されていたゲート入力
（２４）に、第４図の信号翰を接続することにより強制
的に第５図の暖で示すようなリフレッシュパルスを発生
させ、メモリリフレッシュがヲく現される。
（２４）に、第４図の信号翰を接続することにより強制
的に第５図の暖で示すようなリフレッシュパルスを発生
させ、メモリリフレッシュがヲく現される。
なお上記実施例では、マイクロプロセッサの外部で強制
的にリフレンシュ信ＪＦＪヲ発生する信号を作っている
が、これをマイクロプロ七ソ丈に内蔵させることにも適
用できる。才だ、リフレッシュ回路を内蔵していないダ
イナミックメモリに対しても、リフレッシュ回１洛の一
部に。
的にリフレンシュ信ＪＦＪヲ発生する信号を作っている
が、これをマイクロプロ七ソ丈に内蔵させることにも適
用できる。才だ、リフレッシュ回路を内蔵していないダ
イナミックメモリに対しても、リフレッシュ回１洛の一
部に。
す７レンシユアドレスカクンクを１役けることで本発明
を適用できる。
を適用できる。
以上のように、この発明によれｌ−１’ 、クイナミツ
クメモリのリフレッシュ回路をマイクロプロセッサと四
Ｎｊさせ、かつ、マイクロプロセツザ停止時に、別回路
よりのリフレッシュ起動信号を発生さることにしたので
、簡単なリフレッシュ回路でかつ、マイクロプロセッサ
の稼動率が高いシステムを構成できる効果がある。
クメモリのリフレッシュ回路をマイクロプロセッサと四
Ｎｊさせ、かつ、マイクロプロセツザ停止時に、別回路
よりのリフレッシュ起動信号を発生さることにしたので
、簡単なリフレッシュ回路でかつ、マイクロプロセッサ
の稼動率が高いシステムを構成できる効果がある。
又、この方式を用いることにより、従来の方式でダイレ
クトメモリアクセス時における。リフレッシュされない
恐れが、第４図の（２１）信号にパルスを与えることに
より解消され、簡単な方法で実現できる。
クトメモリアクセス時における。リフレッシュされない
恐れが、第４図の（２１）信号にパルスを与えることに
より解消され、簡単な方法で実現できる。
第１図は、従来のメモリリフレッシュ方式の一例を示す
ブロック図、第２図はそのタイミング図、第８図はこの
メモリ制御信号エンコーグ部の一例を示す回路構成図、
第４図はこの発明の一実施例として、第８図の従来方式
の実施例に追加す石部分を示す回路構成図、第５図は。 第４図のタイミング図である。 （１）−ｍ−命令サイクル中に同期式メモリリフレッシ
ュ信号を可能とする制御信号音出力するでイクロプロセ
ッサ ＋２１−−−クロック発生回！ｉ３ 、 ＋３１
−−一マイクロプロセッザのタロツク。 ＋４１−−−システムのタロツクｃ（３）より高Ｍ＋。 ＋５１−−−リフレッシュサイクルを示す信号、（６）
−一一メモリザイクルを示す信号、 ＋７＋ −−−リ
ードサイクルケ示す信号、 ＋８＋ −−−ライトサイ
クルを示す信号、 （９１−−一メモリ制御信号エノコ
ーダ、 １０） −−−マルチプレクサ切替信号、（１
リーーー′ダイナミツクメモリをリフレッシュする信号
、 ＋１２３−−−メモリの行アドレス選択信号。 （＋３） −−−メモリの列アドレス選択信号、 ０４
） −−−メモリのライトモード選択信’ｊ！、０５）
−−−アドレスマルチプレクサ、Ｈ−−−ダイナミッ
クメモリアレイ、１１η−ｍ−アドレスパス、 （１８
） −−−データバス、 ０９１−−一マイクロプロセ
ッサ待期ｅＪ［信！ 、 ＋２０） −−−マイクロプ
ロセッサホールド要求信号、シ１）−ｍ−マイクロプロ
セッサ＜ＭＭ要求、 ＋２２−−−マイクロプロセッザ
待期要求信’＆ 、 を割−−−！Ｊ ７レツシユパル
ス信号。 なお１図中、同−勾号は同一、又は相当部分を示す。 代理人 挑 野 信 − ：＆ご ε８３ ｇ ｇ ３８ ユ ９第：′Ｓ図 丁 続 補 正 書（自発） 特許片長゛１′Ｘ殿 １、ｒｌｔ件の表示 持１ｔ（１昭５７−１７７
７４６号２、発明の名称 ダイナミックメモリのリフレ
ッシュ方式％式％ 事ｆ′Ｉとの関係 １，１・許出願人住 所
東京都丁−代Ｉ１１区丸の内−１ｉ４２番３シ）名
称（６（１１）、 、、Ｈ，菱電機株式会社代表者
片ｃｌ＋ （，１八部 ４、代理人 住 所 東工；〔都下−代１１１区丸の内−４
１１２番３冴５、 補正の対象 図面 ６、 補正の内容 ４ 図中、第１図、第８図および第隻図を別紙のとおり訂正
する。 以上
ブロック図、第２図はそのタイミング図、第８図はこの
メモリ制御信号エンコーグ部の一例を示す回路構成図、
第４図はこの発明の一実施例として、第８図の従来方式
の実施例に追加す石部分を示す回路構成図、第５図は。 第４図のタイミング図である。 （１）−ｍ−命令サイクル中に同期式メモリリフレッシ
ュ信号を可能とする制御信号音出力するでイクロプロセ
ッサ ＋２１−−−クロック発生回！ｉ３ 、 ＋３１
−−一マイクロプロセッザのタロツク。 ＋４１−−−システムのタロツクｃ（３）より高Ｍ＋。 ＋５１−−−リフレッシュサイクルを示す信号、（６）
−一一メモリザイクルを示す信号、 ＋７＋ −−−リ
ードサイクルケ示す信号、 ＋８＋ −−−ライトサイ
クルを示す信号、 （９１−−一メモリ制御信号エノコ
ーダ、 １０） −−−マルチプレクサ切替信号、（１
リーーー′ダイナミツクメモリをリフレッシュする信号
、 ＋１２３−−−メモリの行アドレス選択信号。 （＋３） −−−メモリの列アドレス選択信号、 ０４
） −−−メモリのライトモード選択信’ｊ！、０５）
−−−アドレスマルチプレクサ、Ｈ−−−ダイナミッ
クメモリアレイ、１１η−ｍ−アドレスパス、 （１８
） −−−データバス、 ０９１−−一マイクロプロセ
ッサ待期ｅＪ［信！ 、 ＋２０） −−−マイクロプ
ロセッサホールド要求信号、シ１）−ｍ−マイクロプロ
セッサ＜ＭＭ要求、 ＋２２−−−マイクロプロセッザ
待期要求信’＆ 、 を割−−−！Ｊ ７レツシユパル
ス信号。 なお１図中、同−勾号は同一、又は相当部分を示す。 代理人 挑 野 信 − ：＆ご ε８３ ｇ ｇ ３８ ユ ９第：′Ｓ図 丁 続 補 正 書（自発） 特許片長゛１′Ｘ殿 １、ｒｌｔ件の表示 持１ｔ（１昭５７−１７７
７４６号２、発明の名称 ダイナミックメモリのリフレ
ッシュ方式％式％ 事ｆ′Ｉとの関係 １，１・許出願人住 所
東京都丁−代Ｉ１１区丸の内−１ｉ４２番３シ）名
称（６（１１）、 、、Ｈ，菱電機株式会社代表者
片ｃｌ＋ （，１八部 ４、代理人 住 所 東工；〔都下−代１１１区丸の内−４
１１２番３冴５、 補正の対象 図面 ６、 補正の内容 ４ 図中、第１図、第８図および第隻図を別紙のとおり訂正
する。 以上
Claims (1)
- 【特許請求の範囲】 ダイナミックメモリのリフレッシュ動作を。 命令′実行サイクルの一部に、ダイナミックメモリをリ
フレッシュするための制御信号を含んだマイクロプロセ
ッサにより実行すると共に、マイクロプロセッサが待期
状癌に入っても、マイクロプロセッサの代わりにダイナ
ミックメモリをリフレッシュするだめの制御信号を供給
することを特徴とするダイナミックメモリのリフレッシ
ュ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57177746A JPS5965998A (ja) | 1982-10-07 | 1982-10-07 | ダイナミツクメモリのリフレツシユ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57177746A JPS5965998A (ja) | 1982-10-07 | 1982-10-07 | ダイナミツクメモリのリフレツシユ方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5965998A true JPS5965998A (ja) | 1984-04-14 |
Family
ID=16036398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57177746A Pending JPS5965998A (ja) | 1982-10-07 | 1982-10-07 | ダイナミツクメモリのリフレツシユ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5965998A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6190390A (ja) * | 1984-10-05 | 1986-05-08 | Sharp Corp | 制御装置 |
| JPS6168400U (ja) * | 1984-10-05 | 1986-05-10 | ||
| JPH02152091A (ja) * | 1988-12-05 | 1990-06-12 | Sharp Corp | Ｄｒａｍリフレッシュ方式 |
-
1982
- 1982-10-07 JP JP57177746A patent/JPS5965998A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6190390A (ja) * | 1984-10-05 | 1986-05-08 | Sharp Corp | 制御装置 |
| JPS6168400U (ja) * | 1984-10-05 | 1986-05-10 | ||
| JPH056639Y2 (ja) * | 1984-10-05 | 1993-02-19 | ||
| JPH02152091A (ja) * | 1988-12-05 | 1990-06-12 | Sharp Corp | Ｄｒａｍリフレッシュ方式 |
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