JPS6190390A - 制御装置 - Google Patents
制御装置Info
- Publication number
- JPS6190390A JPS6190390A JP59209965A JP20996584A JPS6190390A JP S6190390 A JPS6190390 A JP S6190390A JP 59209965 A JP59209965 A JP 59209965A JP 20996584 A JP20996584 A JP 20996584A JP S6190390 A JPS6190390 A JP S6190390A
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- JP
- Japan
- Prior art keywords
- input
- output
- refresh
- signal
- terminal
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く技術分野〉
本発明は、データメモリにダイナミックｒ（ＡＭを用い
た制御装置に係わり、詳しくはダイナミックＲＡＭのり
フレッンユを自動的に行なうようにした回路に関する。
た制御装置に係わり、詳しくはダイナミックＲＡＭのり
フレッンユを自動的に行なうようにした回路に関する。
〈従来技術〉
従来のこの種の制御装置として、たとえば２−８０ＣＰ
Ｕを利用したコンピュータがある。このコンピュータに
おいて、データメモリとしてダイナミックＲＡＭを使Ｉ
Ｉｊする場合には、所定間隔ごとにリフレッシュを行な
う必要がある。このため、命令フェッチサイクル中に１
度づつリフレッシュサイクルが設定されている。ところ
が、ＣＰＵが応答速度の遅い入出力デバイスをアクセス
する場合には人出力サイクルが長くなることがあり、そ
の結果、ダイナミックＲＡＭに対するリフレッシュを正
常な間隔て行えなくなる。従って、応答速度の遅い人出
力デバイスに対してはＣＰＵが直接アクセスすることが
てきないという不都合が生じていた。
Ｕを利用したコンピュータがある。このコンピュータに
おいて、データメモリとしてダイナミックＲＡＭを使Ｉ
Ｉｊする場合には、所定間隔ごとにリフレッシュを行な
う必要がある。このため、命令フェッチサイクル中に１
度づつリフレッシュサイクルが設定されている。ところ
が、ＣＰＵが応答速度の遅い入出力デバイスをアクセス
する場合には人出力サイクルが長くなることがあり、そ
の結果、ダイナミックＲＡＭに対するリフレッシュを正
常な間隔て行えなくなる。従って、応答速度の遅い人出
力デバイスに対してはＣＰＵが直接アクセスすることが
てきないという不都合が生じていた。
〈発明の目的〉
本発明は、上述の問題点に鑑みてなされたものであって
、ＣＰＵの入出力サイクル中にも自動的にダイナミック
ＲＡ ｌｖｌをリフレッシュできるようにして、応答速
度の遅い人出力デバイスに対してらＣＰＵか直接アクセ
スできろようにすることを目的とする。
、ＣＰＵの入出力サイクル中にも自動的にダイナミック
ＲＡ ｌｖｌをリフレッシュできるようにして、応答速
度の遅い人出力デバイスに対してらＣＰＵか直接アクセ
スできろようにすることを目的とする。
〈発明の構成〉
本発明は上述の目的を達成するため、ダイナミックＲＡ
Ｍと、人出力デバイスに対して入出力要求信号を出力す
る入出力要求信号を有するＣＰｔＪとを備えた制御装置
において、前記ダイナミックＲＡＭとＣＰＵとの間に前
記ＣＰＵの入出力要求端子から出力される入出力要求信
号とシステムクロックとが共に入力されたときにこれに
応答してリフレッシュ信号を出力するリフレッシュ回路
を設け、このリフレッシュ回路から出力されるリフレノ
ツユ信号に基づいて入出力サイクル中に前記ダイナミッ
クＲＡＭをリフレッシュするようにしたものである。
Ｍと、人出力デバイスに対して入出力要求信号を出力す
る入出力要求信号を有するＣＰｔＪとを備えた制御装置
において、前記ダイナミックＲＡＭとＣＰＵとの間に前
記ＣＰＵの入出力要求端子から出力される入出力要求信
号とシステムクロックとが共に入力されたときにこれに
応答してリフレッシュ信号を出力するリフレッシュ回路
を設け、このリフレッシュ回路から出力されるリフレノ
ツユ信号に基づいて入出力サイクル中に前記ダイナミッ
クＲＡＭをリフレッシュするようにしたものである。
〈実施例〉
以下、本発明を図面に示す実施例に基づいて詳細に説明
する。
する。
第１図はこの実施例に係る制御装置の構成図である。同
図において、符号ｌは制御装置、２はダイナミックＲＡ
Ｍ、４ ｊＪ： ＣＰ Ｕ、６はダイナミックＲＡＭ２
とＣＰＵ４との間に設けられたりフレノンユ回路である
。
図において、符号ｌは制御装置、２はダイナミックＲＡ
Ｍ、４ ｊＪ： ＣＰ Ｕ、６はダイナミックＲＡＭ２
とＣＰＵ４との間に設けられたりフレノンユ回路である
。
上記ＣＰ ［１４は、ダイナミックＲＡ Ｍ ２にメモ
リ要求信号ａを出力するメモリ要求端子ＭＲＥＱ、人出
力デバイスに対して入出力要求信号Ｃを出力する入出力
要求端子１０ｒｔＱ、システムクロックｂを入力するク
ロック入力端子Φ、マシンサイクル時のエムワン信号を
出力するエムワン端子Ｍ１とを有する。そして、各メモ
リ要求端子ＭＲＥＱ、入出力要求端子１０ＲＱおよびエ
ムワン出力端子Ｍ１は負論理でローレベルでアクティブ
である。
リ要求信号ａを出力するメモリ要求端子ＭＲＥＱ、人出
力デバイスに対して入出力要求信号Ｃを出力する入出力
要求端子１０ｒｔＱ、システムクロックｂを入力するク
ロック入力端子Φ、マシンサイクル時のエムワン信号を
出力するエムワン端子Ｍ１とを有する。そして、各メモ
リ要求端子ＭＲＥＱ、入出力要求端子１０ＲＱおよびエ
ムワン出力端子Ｍ１は負論理でローレベルでアクティブ
である。
また、ダイナミックＩ’（ＡＭ２は、リフレノツユ信号
ｄを入力するりフレッンユ入力端子ＲＦ Ｓ Ｈとメモ
リ要求信号ａを人力する入力端子ＲＡＳとを備えるとと
もに、図示省略したりフレブンユアドレスカウンタを内
蔵している。
ｄを入力するりフレッンユ入力端子ＲＦ Ｓ Ｈとメモ
リ要求信号ａを人力する入力端子ＲＡＳとを備えるとと
もに、図示省略したりフレブンユアドレスカウンタを内
蔵している。
リフレッシュ回路６は、本例の場合ＪＫフリップフロッ
プ８であって、３つの入力端子Ｊ、Ｋ。
プ８であって、３つの入力端子Ｊ、Ｋ。
ＧＫの内、１つの入力端子Ｊがクリア端子ＣＬ ｒｔと
とらにハイレベルに設定され、他の１つの入力端子Ｋが
ＣＰｔＪ４の入出力要求端子１０ＲＱに接続され、また
クロック入力端子ＣＫがＣＰＵ４のクロック入力端子Φ
とともにシステムクロック端子ｌＯに共通に接続されて
いる。一方、ＪＫフリヅプフロツプ８の２つの出力端子
ＱＳＱの内、一方の出力端子ＱがダイナミックＲＡＭ２
のリフレッシュ入力端子ＲＦＳＨに接続されている。
とらにハイレベルに設定され、他の１つの入力端子Ｋが
ＣＰｔＪ４の入出力要求端子１０ＲＱに接続され、また
クロック入力端子ＣＫがＣＰＵ４のクロック入力端子Φ
とともにシステムクロック端子ｌＯに共通に接続されて
いる。一方、ＪＫフリヅプフロツプ８の２つの出力端子
ＱＳＱの内、一方の出力端子ＱがダイナミックＲＡＭ２
のリフレッシュ入力端子ＲＦＳＨに接続されている。
次に、この制御装置１のダイナミックＲＡＭ２に対する
リフレッシュ動作について、第２図のタイミングチャー
トを参照して説明する。
リフレッシュ動作について、第２図のタイミングチャー
トを参照して説明する。
ＣＰ’ ｔＪ ４が入出力デバイスとアクセスする入出
力サイクル中は、メモリ要求端子Ｍ ＲＥ Ｑから出力
されるメモリ要求信号ａは常にハイレベルなので、ダイ
ナミックＲＡＭ２の入力端子ＲＡＳらハイレベルに保た
れる。この状態で人出力デバイスに対する入出力データ
の読み出し、書き込みのための実行入出力アドレスがア
ドレスバスに乗ると、入出力要求端子１０ＲＱから出力
される入出力要求信号ｃがローレベルになり、従って１
．ＩＫ’７１Ｊブブフロツブ８の入力端子Ｊ、にの内、
一方の入力端子Ｊがハイレベルに、他方の入力端子Ｋが
ローレベルにそれぞれ設定される。このため、システム
クロックｂがクロック入力端子ＣＫに人力されるたびに
、出力端子Ｑからはこのシステムクロックｂの立ち上が
りタイミングに応答して反転を繰り返すリフレッシュ信
号ｄが出力される。従って、入出力サイクル中に人出力
デバイスが未だＣＰＵ４とアクセスできないときには、
システムクロックＣにウェイトサイクルＴｗが自動的に
挿入されるが、この時にもＪＫフリップフロップ８から
はりフレッンユ信号ｄが出力されることになる。そして
、このリフレノツユ信号ｄかダイナミックＲＡＭ２のリ
フレソンユ人ツノ端子ＲＦ Ｓ Ｈに与えられる。ダイ
ナミックＲΔＭ２は、入力端子ｒ（ＡＳに加わるＣＰＵ
４からのメモリ要求信号ａがハイレベルの状態の下で、
リフレッシュ入力端子ＲＦＳＨにリフレノツユ信号ｄが
入力されると、リフレッシュ信号ｄがローレベルに立ち
下がるたびにアクティグとなって自動的にリフレッシュ
がなされ、またリフレッシュ信号ｄかハイレベルに立ち
とかろたびにリフレッノコアトレスカウノタがイックリ
メントされる。このように、ダイナミックＲＡＭ２は入
力されるリフレッシュ信号ｄかローレベルに立ち下がる
たびに順次リフレッシュされることになる。
力サイクル中は、メモリ要求端子Ｍ ＲＥ Ｑから出力
されるメモリ要求信号ａは常にハイレベルなので、ダイ
ナミックＲＡＭ２の入力端子ＲＡＳらハイレベルに保た
れる。この状態で人出力デバイスに対する入出力データ
の読み出し、書き込みのための実行入出力アドレスがア
ドレスバスに乗ると、入出力要求端子１０ＲＱから出力
される入出力要求信号ｃがローレベルになり、従って１
．ＩＫ’７１Ｊブブフロツブ８の入力端子Ｊ、にの内、
一方の入力端子Ｊがハイレベルに、他方の入力端子Ｋが
ローレベルにそれぞれ設定される。このため、システム
クロックｂがクロック入力端子ＣＫに人力されるたびに
、出力端子Ｑからはこのシステムクロックｂの立ち上が
りタイミングに応答して反転を繰り返すリフレッシュ信
号ｄが出力される。従って、入出力サイクル中に人出力
デバイスが未だＣＰＵ４とアクセスできないときには、
システムクロックＣにウェイトサイクルＴｗが自動的に
挿入されるが、この時にもＪＫフリップフロップ８から
はりフレッンユ信号ｄが出力されることになる。そして
、このリフレノツユ信号ｄかダイナミックＲＡＭ２のリ
フレソンユ人ツノ端子ＲＦ Ｓ Ｈに与えられる。ダイ
ナミックＲΔＭ２は、入力端子ｒ（ＡＳに加わるＣＰＵ
４からのメモリ要求信号ａがハイレベルの状態の下で、
リフレッシュ入力端子ＲＦＳＨにリフレノツユ信号ｄが
入力されると、リフレッシュ信号ｄがローレベルに立ち
下がるたびにアクティグとなって自動的にリフレッシュ
がなされ、またリフレッシュ信号ｄかハイレベルに立ち
とかろたびにリフレッノコアトレスカウノタがイックリ
メントされる。このように、ダイナミックＲＡＭ２は入
力されるリフレッシュ信号ｄかローレベルに立ち下がる
たびに順次リフレッシュされることになる。
ナオ、ＣＰＵ４が割り込み要求アクノリツノ中において
ら、入出力要求端子１０ＲＱから出力される入出力要求
信号Ｃがローレベルになるので、このときにはエムワン
出力端子Ｍｌからエムワン信号ｅか同時にＪＫフリップ
フロップ８のプリセット入力端子ＰＲに入力されるので
出力端子Ｑがらはリフレッシュ信号ｄが出力されず、従
って、ダイナミックＲＡＭ２のリフレッシュが停止され
る。
ら、入出力要求端子１０ＲＱから出力される入出力要求
信号Ｃがローレベルになるので、このときにはエムワン
出力端子Ｍｌからエムワン信号ｅか同時にＪＫフリップ
フロップ８のプリセット入力端子ＰＲに入力されるので
出力端子Ｑがらはリフレッシュ信号ｄが出力されず、従
って、ダイナミックＲＡＭ２のリフレッシュが停止され
る。
〈発明の効果〉
以上のように本発明によれば、ダイナミックＲＡＭとＣ
ＰＵとの間に航記ＣＰＵの入出力要求端子から出力され
る入出力要求信号とシステムクロックとか共に入力され
たときにこれに応答してリフレノツユ信号を出力するリ
フレッシュ回路を設け、このリフレッシュ回路から出力
されるリフレッシュ信号に括づいて入出力サイクル中に
面記ダイナミックＲＡＭを自動的にリフレッシュできる
ようにしたので、応答速度の遅い入出力デバイスに対し
てらＣＰＵが直接アクセスできるようになり、従来に比
較して入出力デバイスに対する適用範囲が広がるという
優れた効果を奏する。
ＰＵとの間に航記ＣＰＵの入出力要求端子から出力され
る入出力要求信号とシステムクロックとか共に入力され
たときにこれに応答してリフレノツユ信号を出力するリ
フレッシュ回路を設け、このリフレッシュ回路から出力
されるリフレッシュ信号に括づいて入出力サイクル中に
面記ダイナミックＲＡＭを自動的にリフレッシュできる
ようにしたので、応答速度の遅い入出力デバイスに対し
てらＣＰＵが直接アクセスできるようになり、従来に比
較して入出力デバイスに対する適用範囲が広がるという
優れた効果を奏する。
図面は本発明の実施例を示し、第１図は制御装置の構成
図、第２図は同装置のりフレッンユ動作を説明するため
のタイミングチャートである。 １・・制御装置、２・・ダイナミックＲＡＭ、４・・Ｃ
ＰＵ、６・・・リフレッシュ回路。
図、第２図は同装置のりフレッンユ動作を説明するため
のタイミングチャートである。 １・・制御装置、２・・ダイナミックＲＡＭ、４・・Ｃ
ＰＵ、６・・・リフレッシュ回路。
Claims (1)
- （１）ダイナミックＲＡＭと、入出力デバイスに対して
入出力要求信号を出力する入出力要求端子を有するＣＰ
Ｕとを備えた制御装置において、前記ダイナミックＲＡ
ＭとＣＰＵとの間に前記ＣＰＵの入出力要求端子から出
力される入出力要求信号とシステムクロックとが共に入
力されたときにこれに応答してリフレッシュ信号を出力
するリフレッシュ回路を設け、このリフレッシュ回路か
ら出力されるリフレッシュ信号に基づいて入出力サイク
ル中に前記ダイナミックＲＡＭをリフレッシュすること
を特徴とする制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59209965A JPS6190390A (ja) | 1984-10-05 | 1984-10-05 | 制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59209965A JPS6190390A (ja) | 1984-10-05 | 1984-10-05 | 制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6190390A true JPS6190390A (ja) | 1986-05-08 |
Family
ID=16581608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59209965A Pending JPS6190390A (ja) | 1984-10-05 | 1984-10-05 | 制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6190390A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5965998A (ja) * | 1982-10-07 | 1984-04-14 | Mitsubishi Electric Corp | ダイナミツクメモリのリフレツシユ方式 |
| JPS59140694A (ja) * | 1983-01-31 | 1984-08-13 | Sharp Corp | ダイナミツクｒａｍのリフレツシユ方法 |
-
1984
- 1984-10-05 JP JP59209965A patent/JPS6190390A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5965998A (ja) * | 1982-10-07 | 1984-04-14 | Mitsubishi Electric Corp | ダイナミツクメモリのリフレツシユ方式 |
| JPS59140694A (ja) * | 1983-01-31 | 1984-08-13 | Sharp Corp | ダイナミツクｒａｍのリフレツシユ方法 |
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