JPH06290104A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 リフレッシュによるメモリアクセス速度の低
下を改善できるメモリ制御装置を提供する。 【構成】 リフレッシュ要求出力手段３は、制御対象の
メモリ装置毎に一定の周期でリフレッシュ要求信号を各
々出力する。アービトレーション手段２は、アドレスデ
コード手段１からのメモリアクセス要求信号とリフレッ
シュ要求出力手段３からのリフレッシュ要求信号とに基
づいて、メモリアクセスとリフレッシュとのアービトレ
ーションを行ない、制御対象のメモリ装置毎にメモリア
クセス開始信号とリフレッシュ開始信号とを各々生成す
る。そして、リフレッシュを実行している時に、リフレ
ッシュ実行中のメモリ装置と異なるメモリ装置に対する
メモリアクセス要求があった場合には、リフレッシュと
同時にメモリアクセスを行なう。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ダイナミックＲＡＭ
（ランダム・アクセス・メモリ）などのメモリ装置のリ
ードやライトおよびリフレッシュの制御を行なうメモリ
制御装置に関するものである。

【０００２】

【従来の技術】近年、コンピュータの主記憶容量は増加
しており、メモリ制御装置はダイナミックＲＡＭモジュ
ールなどからなる複数のメモリ装置の制御を行なうこと
が一般的になってきている。このような従来のメモリ制
御装置は、例えば図５のように、アドレスデコード手段
３１と、リフレッシュ要求出力手段３２と、ＲＡＳ／Ｃ
ＡＳ制御手段３３とを備えており、この例では第１のメ
モリ装置３４と第２のメモリ装置３５とを制御する。ア
ドレスデコード手段３１は、図外の外部バスから入力さ
れるアドレスとリード／ライトなどの制御信号とをデコ
ードして第１のメモリアクセス要求信号および第２のメ
モリアクセス要求信号を生成する。第１のメモリアクセ
ス要求信号は、第１のメモリ装置３４に対するメモリア
クセス要求信号であり、第２のメモリアクセス要求信号
は、第２のメモリ装置３５に対するメモリアクセス要求
信号である。リフレッシュ要求出力手段３２は、内部に
一定値Ｎから０までのダウンカウトを無限に繰り返すカ
ウンタを備え、カウント値が０になる度にリフレッシュ
要求信号を「１」にする。ＲＡＳ／ＣＡＳ制御手段３３
は、アドレスデコード手段３１からの第１のメモリアク
セス要求信号および第２のメモリアクセス要求信号と、
リフレッシュ要求出力手段３２からのリフレッシュ要求
信号とに基づいて、第１のメモリ装置３４および第２の
メモリ装置３５に第１および第２のＲＡＳ信号ならびに
ＣＡＳ信号を出力する。そして、メモリアクセスとリフ
レッシュとのいずれも実行していない場合には、メモリ
アクセス要求またはリフレッシュ要求を受理してメモリ
アクセスまたはリフレッシュを実行する。また、メモリ
アクセスとリフレッシュとのうちいずれかを実行してい
る場合には、その実行が終了するまで、上記要求を待た
せる。第１のメモリ装置３４および第２のメモリ装置３
５は、共にメモリ制御装置の制御対象であり、この例で
はＤＲＡＭモジュールにより構成されている。

【０００３】図６は上記従来のメモリ制御装置の動作の
タイミングチャートである。上記従来のメモリ制御装置
の動作について、図６のタイミングチャートを参照しな
がら説明する。サイクル２においてリフレッシュ要求出
力手段３２からのリフレッシュ要求信号が「１」になる
と、ＲＡＳ／ＣＡＳ制御手段３３が、第１のメモリ装置
３４および第２のメモリ装置３５のリフレッシュを実行
する。そして、サイクル３において第１のメモリ装置３
４にメモリアクセス要求が発生し、アドレスデコード手
段３１からの第１のメモリアクセス要求信号が「１」に
なる。このとき、リフレッシュの実行中であるから、Ｒ
ＡＳ／ＣＡＳ制御手段３３が、リフレッシュが終了する
までメモリアクセス要求を待たせる。これによって、ア
ドレスデコード手段３１からの第１のメモリアクセス要
求信号はサイクル８まで１を維持する。そして、サイク
ル７でリフレッシュが終了した後、サイクル９からメモ
リアクセスを開始する。

【０００４】

【発明が解決しようとする課題】しかしながら上記従来
の構成では、リフレッシュ実行中にメモリアクセス要求
が発生した場合には、そのメモリアクセスの実行はリフ
レッシュが完了するまで待たされるという問題点を有し
ていた。すなわち、制御対象のメモリ装置が少ないとき
は、リフレッシュに要するサイクル数も少ないため、そ
れほど大きな問題ではないが、制御対象のメモリ装置が
多いときは、リフレッシュに要するサイクル数も多くな
り、その分メモリアクセスの実行が待たされる時間も長
くなるため、大きな問題となる。

【０００５】本発明はかかる事情に鑑みて成されたもの
であり、リフレッシュによるメモリアクセス速度の低下
を改善できるメモリ制御装置を提供することを目的とす
る。

【０００６】

【課題を解決するための手段】請求項１の発明は、外部
バスから入力されるアドレスとリード／ライト制御信号
とをデコードして、制御対象のメモリ装置毎にメモリア
クセス要求信号を各々生成するアドレスデコード手段
と、制御対象のメモリ装置毎に一定の周期でリフレッシ
ュ要求信号を各々出力するリフレッシュ要求出力手段
と、前記アドレスデコード手段からのメモリアクセス要
求信号と前記リフレッシュ要求出力手段からのリフレッ
シュ要求信号とに基づいて、メモリアクセスとリフレッ
シュとのアービトレーションを行ない、制御対象のメモ
リ装置毎にメモリアクセス開始信号とリフレッシュ開始
信号とを各々生成するアービトレーション手段と、この
アービトレーション手段からのメモリアクセス開始信号
とリフレッシュ開始信号とに基づいて制御対象のメモリ
装置毎にＲＡＳ信号およびＣＡＳ信号を各々制御するＲ
ＡＳ／ＣＡＳ制御手段と、を備え、リフレッシュを実行
している時に、リフレッシュ実行中のメモリ装置と異な
るメモリ装置に対するメモリアクセス要求があった場合
には、リフレッシュと同時にメモリアクセスを行なう構
成としたことを特徴としている。

【０００７】請求項２の発明は、アービトレーション手
段からのメモリアクセス開始信号に基づいて、メモリア
クセス実行時に、メモリアクセス実行中のメモリ装置と
異なるメモリ装置に対するリフレッシュを要求する強制
リフレッシュ信号をリフレッシュ要求出力手段に出力す
る強制リフレッシュ制御手段を備えたことを特徴として
いる。

【０００８】

【作用】請求項１の発明において、アドレスデコード手
段は、外部バスから入力されるアドレスとリード／ライ
ト制御信号とをデコードして、制御対象のメモリ装置毎
にメモリアクセス要求信号を各々生成する。リフレッシ
ュ要求出力手段は、制御対象のメモリ装置毎に一定の周
期でリフレッシュ要求信号を各々出力する。アービトレ
ーション手段は、アドレスデコード手段からのメモリア
クセス要求信号とリフレッシュ要求出力手段からのリフ
レッシュ要求信号とに基づいて、メモリアクセスとリフ
レッシュとのアービトレーションを行ない、制御対象の
メモリ装置毎にメモリアクセス開始信号とリフレッシュ
開始信号とを各々生成する。ＲＡＳ／ＣＡＳ制御手段
は、アービトレーション手段からのメモリアクセス開始
信号とリフレッシュ開始信号とに基づいて制御対象のメ
モリ装置毎にＲＡＳ信号およびＣＡＳ信号を各々制御す
る。そして、リフレッシュを実行している時に、リフレ
ッシュ実行中のメモリ装置と異なるメモリ装置に対する
メモリアクセス要求があった場合には、リフレッシュと
同時にメモリアクセスを行なう。

【０００９】請求項２の発明において、強制リフレッシ
ュ制御手段は、アービトレーション手段からのメモリア
クセス開始信号に基づいて、メモリアクセス実行時に、
メモリアクセス実行中のメモリ装置と異なるメモリ装置
に対するリフレッシュを要求する強制リフレッシュ信号
をリフレッシュ要求出力手段に出力する。

【００１０】

【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。図１は本発明の一実施例におけるメモリ制御
装置の構成図で、このメモリ制御装置は、アドレスデコ
ード手段１と、アービトレーション手段２と、リフレッ
シュ要求出力手段３と、強制リフレッシュ制御手段４
と、ＲＡＳ／ＣＡＳ制御手段５とを備えており、この例
では、第１のメモリ装置６と、第２のメモリ装置７とを
制御する。アドレスデコード手段１は、図外の外部バス
から入力されるアドレスとリード／ライトなどの制御信
号とをデコードして第１のメモリアクセス要求信号およ
び第２のメモリアクセス要求信号を生成する。第１のメ
モリアクセス要求信号は、第１のメモリ装置６に対する
メモリアクセス要求信号であり、第２のメモリアクセス
要求信号は、第２のメモリ装置７に対するメモリアクセ
ス要求信号である。アービトレーション手段２は、アド
レスデコード手段１からの第１のメモリアクセス要求信
号および第２のメモリアクセス要求信号と、リフレッシ
ュ要求出力手段３からの第１のリフレッシュ要求信号お
よび第２のリフレッシュ要求信号と、ＲＡＳ／ＣＡＳ制
御手段５からの第１のステータス信号および第２のステ
ータス信号とに基づいて、メモリアクセスとリフレッシ
ュとのアービトレーションを行ない、その結果を第１の
メモリアクセス開始信号および第２のメモリアクセス開
始信号ならびに第１のリフレッシュ開始信号および第２
のリフレッシュ開始信号としてＲＡＳ／ＣＡＳ制御手段
５に出力する。なお、第１のメモリアクセス開始信号お
よび第２のメモリアクセス開始信号は強制リフレッシュ
制御手段４にも出力される。このとき、第１のステータ
ス信号および第２のステータス信号は、「０」（アイド
ル状態）、「１」（メモリアクセス中）、「２」（リフ
レッシュ中）の３つのうちのいずれかを示す。そして、
アービトレーションは以下のルールに従って行なわれ
る。

【００１１】（１）第１および第２のステータス信号が
共に「０」（アイドル状態）の場合は、どの要求に対し
ても応じる。メモリアクセス要求とリフレッシュ要求と
が同時に発生した場合には、メモリアクセス要求を優先
する。 （２）第１のステータス信号が「１」（メモリアクセス
中）の場合は、第２のリフレッシュ要求信号のみに対し
て応じ、他の要求は待たせる。

【００１２】（３）第２のステータス信号が「１」（メ
モリアクセス中）の場合は、第１のリフレッシュ要求信
号のみに対して応じ、他の要求は待たせる。 （４）第１のステータス信号が「２」（リフレッシュ
中）の場合は、第２のメモリアクセス要求信号のみに対
して応じ、他の要求は待たせる。 （５）第２のステータス信号が「２」（リフレッシュ
中）の場合は、第１のメモリアクセス要求信号のみに対
して応じ、他の要求は待たせる。

【００１３】リフレッシュ要求出力手段３は、強制リフ
レッシュ制御手段４からの強制リフレッシュ信号と内部
のカウンタの値とに基づいて第１のリフレッシュ要求信
号および第２のリフレッシュ要求信号をアービトレーシ
ョン手段２に出力し、リフレッシュ対象メモリ装置番号
を強制リフレッシュ制御手段４に出力する。リフレッシ
ュ要求出力手段３の内部のカウンタは、一定値Ｎから０
までのダウンカウトを無限に繰り返し、カウント値が０
になる度に、第１のリフレッシュ要求信号または第２の
リフレッシュ要求信号を「１」にする。第１のリフレッ
シュ要求信号と第２のリフレッシュ要求信号とは交互に
「１」になる。そして、第１のリフレッシュ要求信号が
次に「１」になるときは、リフレッシュ対象メモリ装置
番号は１で、第２のリフレッシュ要求信号が次に「１」
になるときは、リフレッシュ対象メモリ装置番号は２に
なる。また、強制リフレッシュ信号が「１」の場合に
は、内部のカウンタを強制的に０にして、第１のリフレ
ッシュ要求信号または第２のリフレッシュ要求信号を
「１」にする。強制リフレッシュ制御手段４は、アービ
トレーション手段２からの第１のメモリアクセス開始信
号および第２のメモリアクセス開始信号と、リフレッシ
ュ要求出力手段３からのリフレッシュ対象メモリ装置番
号とに基づいて、強制リフレッシュ信号をリフレッシュ
要求出力手段３に出力する。ここで、強制リフレッシュ
信号は、第１のメモリアクセス開始信号が「１」でかつ
リフレッシュ対象メモリ装置番号が１の場合、または第
２のメモリアクセス開始信号が「１」でかつリフレッシ
ュ対象メモリ装置番号が２の場合に「１」になり、他の
場合は０になる。ＲＡＳ／ＣＡＳ制御手段５は、アービ
トレーション手段２からの第１のメモリアクセス開始信
号および第２のメモリアクセス開始信号と第１のリフレ
ッシュ開始信号および第２のリフレッシュ開始信号とに
基づいて、第１および第２のＲＡＳ信号と第１および第
２のＣＡＳ信号とを第１のメモリ装置６および第２のメ
モリ装置７に出力する。また、メモリアクセスやリフレ
ッシュの実行状況を示す第１のステータス信号および第
２のステータス信号をアービトレーション手段２に出力
する。第１のメモリ装置６および第２のメモリ装置７
は、共にメモリ制御装置の制御対象であり、本実施例で
はＤＲＡＭモジュールにより構成されている。なお、実
際には他の各種の構成要素も含んでいるが、本発明の要
旨とは直接関係がないので説明を省略する。

【００１４】図２〜図４は上記メモリ制御装置の動作を
説明するタイミングチャートである。次に動作を説明す
る。先ず、第１のメモリ装置６をリフレッシュ中に第２
のメモリ装置７にメモリアクセス要求があった場合の動
作について図２のタイミングチャート参照しながら述べ
る。サイクル２でリフレッシュ要求出力手段３からの第
１のリフレッシュ要求信号が「１」となり、これにより
サイクル３からサイクル７まで第１のメモリ装置６のリ
フレッシュを実行し、この間、ＲＡＳ／ＣＡＳ制御手段
５からの第１のステータス信号は「２」（リフレッシュ
中）になる。このとき、サイクル３で第２のメモリ装置
７にメモリアクセス要求があって第２のメモリアクセス
要求信号が「１」になったとする。すると、アービトレ
ーション手段２が、上記のアービトレーションのルール
に従って、サイクル３で第２のメモリアクセス開始信号
を「１」にする。これによりＲＡＳ／ＣＡＳ制御手段５
が、第２のＲＡＳ信号および第２のＣＡＳ信号を変化さ
せてメモリアクセスを行なう。そして、第２のステータ
ス信号は、メモリアクセスの実行中、すなわちサイクル
４からサイクル８まで「１」（メモリアクセス中）とな
る。

【００１５】次に、第１のメモリ装置６をリフレッシュ
中に第１のメモリ装置６にメモリアクセス要求があった
場合の動作について図３のタイミングチャートを参照し
ながら述べる。サイクル２でリフレッシュ要求出力手段
３からの第１のリフレッシュ要求信号が「１」となり、
この結果アービトレーション手段２が、第１のリフレッ
シュ開始信号を「１」にして、サイクル３からサイクル
７まで第１のメモリ装置６のリフレッシュを実行する。
そして、この間、ＲＡＳ／ＣＡＳ制御手段５からの第１
のステータス信号は「２」（リフレッシュ中）になる。
次に、サイクル３で第１のメモリ装置６にメモリアクセ
ス要求が発生し、第１のメモリアクセス要求信号が
「１」になる。すると、アービトレーション手段２が、
上記のアービトレーションのルールに従って、メモリア
クセス要求を待たせる。このため、アドレスデコード手
段１からの第１のメモリアクセス要求信号はサイクル７
まで１を保持する。そして、サイクル７でリフレッシュ
が終了し、ＲＡＳ／ＣＡＳ制御手段５からの第１のステ
ータス信号が「０」（アイドル状態）に変化すると同時
に、アービトレーション手段２からの第１のメモリアク
セス開始信号が「１」になり、サイクル９からサイクル
１３まで第１のメモリ装置６のメモリアクセスを実行す
る。この間、第１のステータス信号は「１」（メモリア
クセス中）となる。

【００１６】次に、リフレッシュ対象メモリ装置番号が
２のときに第１のメモリ装置６にメモリアクセス要求が
あった場合の動作について図４のタイミングチャートを
参照しながら述べる。サイクル２で第１のメモリ装置６
にメモリアクセス要求が発生し、アドレスデコード手段
１からの第１のメモリアクセス要求信号が「１」にな
る。そして、アービトレーション手段２が、第１のメモ
リアクセス開始信号を「１」にしてサイクル３からサイ
クル７まで第１のメモリ装置６のメモリアクセスを実行
する。この間、ＲＡＳ／ＣＡＳ制御手段５からの第１の
ステータス信号は「１」（メモリアクセス中）となる。
一方、サイクル２において、リフレッシュ対象メモリ装
置番号が２で、かつ第１のメモリアクセス開始信号が
「１」となるため、強制リフレッシュ制御手段４が、強
制リフレッシュ信号を「１」にする。すると、リフレッ
シュ要求出力手段３が、内部のカウンタを強制的に０に
して、第２のリフレッシュ要求信号を「１」にする。こ
れにより、サイクル３からサイクル７まで第２のメモリ
装置７のリフレッシュが実行される。この間、ＲＡＳ／
ＣＡＳ制御手段５からの第２のステータス信号は「２」
（リフレッシュ中）となる。このように図４では、本来
は第１のメモリ装置６へのメモリアクセス終了以降に行
なわれるべき第２のメモリ装置７のリフレッシュを、第
１のメモリ装置６へのメモリアクセスと同時に行なって
いる。

【００１７】このように、外部バスから入力されるアド
レスとリード／ライト制御信号とをデコードして、制御
対象のメモリ装置６，７毎にメモリアクセス要求信号を
各々生成するアドレスデコード手段１と、制御対象のメ
モリ装置６，７毎に一定の周期でリフレッシュ要求信号
を各々出力するリフレッシュ要求出力手段３と、アドレ
スデコード手段１からのメモリアクセス要求信号とリフ
レッシュ要求出力手段３からのリフレッシュ要求信号と
に基づいて、メモリアクセスとリフレッシュとのアービ
トレーションを行ない、制御対象のメモリ装置６，７毎
にメモリアクセス開始信号とリフレッシュ開始信号とを
各々生成するアービトレーション手段２と、アービトレ
ーション手段２からのメモリアクセス開始信号とリフレ
ッシュ開始信号とに基づいて制御対象のメモリ装置６，
７毎にＲＡＳ信号およびＣＡＳ信号を各々制御するＲＡ
Ｓ／ＣＡＳ制御手段５とを備え、リフレッシュを実行し
ている時に、リフレッシュ実行中のメモリ装置と異なる
メモリ装置に対するメモリアクセス要求があった場合に
は、リフレッシュと同時にメモリアクセスを行なう構成
としたので、１つのメモリ装置がリフレッシュ中であっ
ても、それ以外のメモリ装置にはアクセスできることか
ら、リフレッシュとメモリアクセスとの競合が発生する
確率が低下し、リフレッシュによるメモリアクセス速度
の低下を良好に防止できる。さらに、アービトレーショ
ン手段２からのメモリアクセス開始信号に基づいて、メ
モリアクセス実行時に、メモリアクセス実行中のメモリ
装置と異なるメモリ装置に対するリフレッシュを要求す
る強制リフレッシュ信号をリフレッシュ要求出力手段３
に出力する強制リフレッシュ制御手段４を備えたので、
一定の周期でリフレッシュを実行する以外に、メモリア
クセスと同時にメモリアクセスを行なっていないメモリ
装置のリフレッシュを行なうことができることから、リ
フレッシュとメモリアクセスとの競合が発生する確率を
更に低下させることができる。

【００１８】なお上記実施例では、第１のメモリ装置６
と第２のメモリ装置７との２つのメモリ装置をメモリ制
御装置の制御対象としたが、本発明はこのような構成に
限定されるものではなく、３つ以上のメモリ装置を制御
対象とするように構成してもよい。また上記実施例で
は、リフレッシュ要求出力手段３の内部に備えたカウン
タの値と無関係に強制リフレッシュ信号を「１」にした
が、本発明はこのような構成に限定されるものではな
く、上記カウンタの値が一定の値以下の場合にのみ強制
リフレッシュ信号を「１」にするように構成してもよ
い。

【００１９】また上記実施例では、強制リフレッシュ制
御手段４を設け、アービトレーション手段２からのメモ
リアクセス開始信号に基づいて、メモリアクセス実行時
に、メモリアクセス実行中のメモリ装置と異なるメモリ
装置に対するリフレッシュを要求する強制リフレッシュ
信号をリフレッシュ要求出力手段３に出力するように構
成したが、強制リフレッシュ制御手段４は必ずしも設け
る必要はない。

【００２０】

【発明の効果】以上説明したように本発明によれば、外
部バスから入力されるアドレスとリード／ライト制御信
号とをデコードして、制御対象のメモリ装置毎にメモリ
アクセス要求信号を各々生成するアドレスデコード手段
と、制御対象のメモリ装置毎に一定の周期でリフレッシ
ュ要求信号を各々出力するリフレッシュ要求出力手段
と、アドレスデコード手段からのメモリアクセス要求信
号と前記リフレッシュ要求出力手段からのリフレッシュ
要求信号とに基づいて、メモリアクセスとリフレッシュ
とのアービトレーションを行ない、制御対象のメモリ装
置毎にメモリアクセス開始信号とリフレッシュ開始信号
とを各々生成するアービトレーション手段と、アービト
レーション手段からのメモリアクセス開始信号とリフレ
ッシュ開始信号とに基づいて制御対象のメモリ装置毎に
ＲＡＳ信号およびＣＡＳ信号を各々制御するＲＡＳ／Ｃ
ＡＳ制御手段と、を備え、リフレッシュを実行している
時に、リフレッシュ実行中のメモリ装置と異なるメモリ
装置に対するメモリアクセス要求があった場合には、リ
フレッシュと同時にメモリアクセスを行なう構成とした
ので、１つのメモリ装置がリフレッシュ中であっても、
それ以外のメモリ装置にはアクセスできる。このため、
リフレッシュとメモリアクセスとの競合が発生する確率
が低下し、リフレッシュによるメモリアクセス速度の低
下を良好に防止できる。

【００２１】また、上記構成に加えて、アービトレーシ
ョン手段からのメモリアクセス開始信号に基づいて、メ
モリアクセス実行時に、メモリアクセス実行中のメモリ
装置と異なるメモリ装置に対するリフレッシュを要求す
る強制リフレッシュ信号をリフレッシュ要求出力手段に
出力する強制リフレッシュ制御手段を備えれば、一定の
周期でリフレッシュを実行する以外に、メモリアクセス
と同時にメモリアクセスを行なっていないメモリ装置の
リフレッシュを行なうことができる。したがって、リフ
レッシュとメモリアクセスとの競合が発生する確率を更
に低下させることができる。

【図面の簡単な説明】

【図１】本発明の一実施例におけるメモリ制御装置の構
成図である。

【図２】本発明の一実施例におけるメモリ制御装置の動
作を説明するタイミングチャートである。

【図３】本発明の一実施例におけるメモリ制御装置の動
作を説明するタイミングチャートである。

【図４】本発明の一実施例におけるメモリ制御装置の動
作を説明するタイミングチャートである。

【図５】従来のメモリ制御装置の構成図である。

【図６】従来のメモリ制御装置の動作を説明するタイミ
ングチャートである。

【符号の説明】

１ アドレスデコード手段 ２ アービトレーション手段 ３ リフレッシュ要求出力手段 ４ 強制リフレッシュ制御手段 ５ ＲＡＳ／ＣＡＳ制御手段 ６ 第１のメモリ装置 ７ 第２のメモリ装置

Claims (2)

【特許請求の範囲】
1. 【請求項１】 外部バスから入力されるアドレスとリー
   ド／ライト制御信号とをデコードして、制御対象のメモ
   リ装置毎にメモリアクセス要求信号を各々生成するアド
   レスデコード手段と、 制御対象のメモリ装置毎に一定の周期でリフレッシュ要
   求信号を各々出力するリフレッシュ要求出力手段と、 前記アドレスデコード手段からのメモリアクセス要求信
   号と前記リフレッシュ要求出力手段からのリフレッシュ
   要求信号とに基づいて、メモリアクセスとリフレッシュ
   とのアービトレーションを行ない、制御対象のメモリ装
   置毎にメモリアクセス開始信号とリフレッシュ開始信号
   とを各々生成するアービトレーション手段と、 前記アービトレーション手段からのメモリアクセス開始
   信号とリフレッシュ開始信号とに基づいて制御対象のメ
   モリ装置毎にＲＡＳ信号およびＣＡＳ信号を各々制御す
   るＲＡＳ／ＣＡＳ制御手段と、 を備え、リフレッシュを実行している時に、リフレッシ
   ュ実行中のメモリ装置と異なるメモリ装置に対するメモ
   リアクセス要求があった場合には、リフレッシュと同時
   にメモリアクセスを行なう構成としたことを特徴とする
   メモリ制御装置。
2. 【請求項２】 アービトレーション手段からのメモリア
   クセス開始信号に基づいて、メモリアクセス実行時に、
   メモリアクセス実行中のメモリ装置と異なるメモリ装置
   に対するリフレッシュを要求する強制リフレッシュ信号
   をリフレッシュ要求出力手段に出力する強制リフレッシ
   ュ制御手段を備えたことを特徴とする請求項１に記載の
   メモリ制御装置。