JPS61997A - ダイナミツクメモリ・リフレツシユ回路 - Google Patents
ダイナミツクメモリ・リフレツシユ回路Info
- Publication number
- JPS61997A JPS61997A JP59122250A JP12225084A JPS61997A JP S61997 A JPS61997 A JP S61997A JP 59122250 A JP59122250 A JP 59122250A JP 12225084 A JP12225084 A JP 12225084A JP S61997 A JPS61997 A JP S61997A
- Authority
- JP
- Japan
- Prior art keywords
- dram
- address
- refresh
- cpu
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、ダイナミック・ランダム・アクセス・メモリ
のリフレッシュを行なうダイナミックメモリ・リフレッ
シュ回路に関する。
のリフレッシュを行なうダイナミックメモリ・リフレッ
シュ回路に関する。
従来のダイナミック・ランダム・アクセス・メモリのリ
フレッシュ方式においては、全メモリエリアに対して、
リフレッシュを周期的に行なうため、このリフレッシュ
・サイクルとマイクロプロセッサのアクセス・サイクル
とが競合する場合かあ、す、その場合にはマイクロプロ
セッサのアクセス・サイクルが、リフレッシュの終るま
で待ち合せなければならないという欠点を有していた。
フレッシュ方式においては、全メモリエリアに対して、
リフレッシュを周期的に行なうため、このリフレッシュ
・サイクルとマイクロプロセッサのアクセス・サイクル
とが競合する場合かあ、す、その場合にはマイクロプロ
セッサのアクセス・サイクルが、リフレッシュの終るま
で待ち合せなければならないという欠点を有していた。
（発明の目的〕
本発明の目的は、通常のメモリを有する装置においては
、複数のダイナミック・ランダム・アクセス・メモリ（
以下、ＤＲＡＭという。）ＩＣを、偶数アドレスのもの
と奇数アドレスのものとに分割して割付けることが容謳
であるため、例えば偶数アドレスのＤＲＡＭに対し、マ
イクロプロセッサ（以下、ＣＰＵという。）がアクセス
している間に、奇数アドレスのＤＲＡＭをリフレッシュ
出来るように工夫することで、ＣＰＵのアクセス・サイ
クルと、リフレッシュ・サイクルのメモリ上での競合を
さけ、ＤＲＡＭのリフレッシュと、ＣＰＵのＤＲＡＭア
クセスを効率よく行なえるようにしたリフレッシュ回路
を提供することにある。
、複数のダイナミック・ランダム・アクセス・メモリ（
以下、ＤＲＡＭという。）ＩＣを、偶数アドレスのもの
と奇数アドレスのものとに分割して割付けることが容謳
であるため、例えば偶数アドレスのＤＲＡＭに対し、マ
イクロプロセッサ（以下、ＣＰＵという。）がアクセス
している間に、奇数アドレスのＤＲＡＭをリフレッシュ
出来るように工夫することで、ＣＰＵのアクセス・サイ
クルと、リフレッシュ・サイクルのメモリ上での競合を
さけ、ＤＲＡＭのリフレッシュと、ＣＰＵのＤＲＡＭア
クセスを効率よく行なえるようにしたリフレッシュ回路
を提供することにある。
本発明は、メモリ・エリアをアドレスによシ偶数エリア
と奇数エリアとに分割し、リフレッシュすべきＤＲＡＭ
ＩＣを各々に割当て、ＣＰＵがメモリ・アクセスを偶数
アドレスに行なうサイクルにおいては、奇数アドレスの
ＤＲＡＭをリフレッシュするようにし、またＣＰＵが奇
数アドレスに行なうサイクルにおいては、偶数アドレス
のＤＲＡＭをリフレッシュするような回路構成としであ
る。
と奇数エリアとに分割し、リフレッシュすべきＤＲＡＭ
ＩＣを各々に割当て、ＣＰＵがメモリ・アクセスを偶数
アドレスに行なうサイクルにおいては、奇数アドレスの
ＤＲＡＭをリフレッシュするようにし、またＣＰＵが奇
数アドレスに行なうサイクルにおいては、偶数アドレス
のＤＲＡＭをリフレッシュするような回路構成としであ
る。
（実施例の説明〕
第１図及び第２図は本発明の実施例である。第１図の場
合は、リフレッシュ用のアドレスを外部より与える必要
のあるＤＲＡＭを用いた実施例であり、第２図の場合は
、パルス・リフレッシュに、Ｊｔ）ＤＲＡＭＩＣ内部に
リフレッシュアドレス生成用カウンタ回路が内蔵されて
いる実施例である。
合は、リフレッシュ用のアドレスを外部より与える必要
のあるＤＲＡＭを用いた実施例であり、第２図の場合は
、パルス・リフレッシュに、Ｊｔ）ＤＲＡＭＩＣ内部に
リフレッシュアドレス生成用カウンタ回路が内蔵されて
いる実施例である。
第１図において、ＩＦｉ奇数アドレス用のＤＲＡＭであ
り、２はＤＲＡＭＩと接続する２−１セレクタ回路、３
は２−１セレクタ回路２と接続するリフレッシュ・アド
レス生成用カウンタ回路である。また、４は偶数アドレ
ス用のＤＲＡＭであり、５はＤＲＡＭ４と接続する２−
１セレクタ回路、６１ｄ２−１セレクタ回路５と接続す
るりフレッシュ・アドレス生成用カウンタ回路である。
り、２はＤＲＡＭＩと接続する２−１セレクタ回路、３
は２−１セレクタ回路２と接続するリフレッシュ・アド
レス生成用カウンタ回路である。また、４は偶数アドレ
ス用のＤＲＡＭであり、５はＤＲＡＭ４と接続する２−
１セレクタ回路、６１ｄ２−１セレクタ回路５と接続す
るりフレッシュ・アドレス生成用カウンタ回路である。
７はＣＰＵ、８はＡＮＤ回路、９はインバータである。
第１図に示す実施例において、ＣＰＵが偶数アドレスに
アクセスする場合、偶数アドレス用のＤＲＡＭ４には、
ＣＰＵ７からのアドレスが与えられ、通常のメモリ・リ
ード／ライトサイクルが実 ：行される。すなわ
ち、このとき■の信号は０”となル、■の信号は°丁′
となって、ＤＲＡＭＩのリフレッシュが可能となる。そ
して、このとき、２−１セレクタ回路５によりＤＲＡＭ
４にはりフレッシュすべきアドレスがカウンタ回路６よ
シ与えられる。とのカウンタ回路６は、リフレッシュの
終了とともにカウント・アップされ、次のリフレッシュ
サイクルのアドレスを生成する。また、ＣＰＵ７は、偶
数アドレスのアクセスにもがかわらず、メモリ・リクエ
スト制御信号は、奇数アドレス用のＤＲＡＭｌへもリフ
レッシュのため送られる。逆に、ＣＰＵ７が奇数アドレ
スへアクセスする場合には、上記の偶数・奇数が逆転す
るだけで同一の動作となる。
アクセスする場合、偶数アドレス用のＤＲＡＭ４には、
ＣＰＵ７からのアドレスが与えられ、通常のメモリ・リ
ード／ライトサイクルが実 ：行される。すなわ
ち、このとき■の信号は０”となル、■の信号は°丁′
となって、ＤＲＡＭＩのリフレッシュが可能となる。そ
して、このとき、２−１セレクタ回路５によりＤＲＡＭ
４にはりフレッシュすべきアドレスがカウンタ回路６よ
シ与えられる。とのカウンタ回路６は、リフレッシュの
終了とともにカウント・アップされ、次のリフレッシュ
サイクルのアドレスを生成する。また、ＣＰＵ７は、偶
数アドレスのアクセスにもがかわらず、メモリ・リクエ
スト制御信号は、奇数アドレス用のＤＲＡＭｌへもリフ
レッシュのため送られる。逆に、ＣＰＵ７が奇数アドレ
スへアクセスする場合には、上記の偶数・奇数が逆転す
るだけで同一の動作となる。
第２図の実施例の場合には、第１図のリフレッシュ・ア
ドレス生成用回路がＤＲＡＭＩ 、４に内蔵サレ、パル
ス・リフレッシュ信号（ＲＦＳＨ）によシ内部でアドレ
ス生成するために、第１図のカウンタ回路と２−１セレ
クタ回路が不要となつたものであり、動作は第１図の場
合と同様である。
ドレス生成用回路がＤＲＡＭＩ 、４に内蔵サレ、パル
ス・リフレッシュ信号（ＲＦＳＨ）によシ内部でアドレ
ス生成するために、第１図のカウンタ回路と２−１セレ
クタ回路が不要となつたものであり、動作は第１図の場
合と同様である。
本発明は以上説明したように、ｃＰＵが奇数アドレスに
アクセスしたときに、偶数アドレスのＤＲＡＭをＩＪ７
レツシユし、ｃＰＵが偶数アドレスにアクセスしたとき
に、奇数アドレスのＤＲＡＭを同時にリフレッシュする
ことで、ｃＰＵのアクセス・サイクルと、ＤＲＡＭのリ
フレッシュ・サイクルとを競合することなく回路に行な
えるので、ＤＲＡＭのり７Ｌ’ッシ−Ｌと、ＣＰ Ｕノ
Ｄ ＲＡＭ７クセスを効率よく行なえるという効果があ
る。
アクセスしたときに、偶数アドレスのＤＲＡＭをＩＪ７
レツシユし、ｃＰＵが偶数アドレスにアクセスしたとき
に、奇数アドレスのＤＲＡＭを同時にリフレッシュする
ことで、ｃＰＵのアクセス・サイクルと、ＤＲＡＭのリ
フレッシュ・サイクルとを競合することなく回路に行な
えるので、ＤＲＡＭのり７Ｌ’ッシ−Ｌと、ＣＰ Ｕノ
Ｄ ＲＡＭ７クセスを効率よく行なえるという効果があ
る。
第１図は本発明の第１実施例の回路図、第２図は本発明
の第２実施例の回路図を表す。 １．４・・・ダイナミック・ランダム・アクセス・メモ
リ（ＤＲＡＭ）
の第２実施例の回路図を表す。 １．４・・・ダイナミック・ランダム・アクセス・メモ
リ（ＤＲＡＭ）
Claims (1)
- 二個以上のダイナミック・ランダム・アクセス・メモ
リと、該ダイナミック・ランダム・アクセス・メモリに
アクセスするマイクロプロセッサを有する装置であつて
、ダイナミック・ランダム・アクセス・メモリのメモリ
エリアをアドレスにより偶数エリアと奇数エリアとに分
割して、マイクロプロセッサが一方のエリアにアクセス
している間に、他方のエリアでメモリ・リフレッシュを
行なうことを特徴とするダイナミックメモリ・リフレッ
シュ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59122250A JPS61997A (ja) | 1984-06-14 | 1984-06-14 | ダイナミツクメモリ・リフレツシユ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59122250A JPS61997A (ja) | 1984-06-14 | 1984-06-14 | ダイナミツクメモリ・リフレツシユ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61997A true JPS61997A (ja) | 1986-01-06 |
Family
ID=14831303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59122250A Pending JPS61997A (ja) | 1984-06-14 | 1984-06-14 | ダイナミツクメモリ・リフレツシユ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61997A (ja) |
-
1984
- 1984-06-14 JP JP59122250A patent/JPS61997A/ja active Pending
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