JPS62109293A - ダイナミツクメモリのリフレツシユ制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、メモリ内の記憶を保持するために、一定時間
毎にリフレッシュ動作を行う必要がある％　ＭＷメ゛イ
ナミンクメモリのりフレソンユ制御方法に関する。

従来の技術 従来１行われているこの種のダイナミックメモリに対す
るリフレッシュ動作は、次の通りである。

すなわち、第３図に示すように、メモリコントローラ１
１が主制御装置いＭＰＵ）１２からのリフレッシュリク
エスト信号（ＤＲＥＱ）に基づいてダイナミンクメモリ
１３のリフレッシュを選択すると同時に、リフレッシュ
制御回路１４に対してダイナミックメモリ１３へ出力す
べくリフレッシュ信号（Ｒ＋Ａ　Ｓ、ＣＡＳ信号信号比
力すると共に、リフレンシュカウンタ１５に対してダイ
ナミックメモリ１３へのりフレソ／ユ用アドレス信号を
出力し、このアドレスカウンタ１５を前記メモリコント
ローラ１１の制御により順次カウントすることで、ダイ
ナミソクメモ’Ｊ１３のリフレッシュ動作を行っていた
。

発明が解決しようとする問題点 ところで、ダイナミンクメモリ（以下、単にメモリド論
う。）に対するリフレッシュ動作とアクセス動作におい
て各信号のタイミングが異なるたベメモリのリフレッシ
ュ要求とアクセス要求とが同時に０重なる場合がある。

斯かる場合、その構成上、従来のリフレッシュ制御方法
では、リフレッシュ動作とアクセス動作のどちらか一方
を優先させなければならないため、システム全体の流れ
（スループント）が悪くなり、また、これを回避するた
めには、複雑な制御回路が必要となる等の問題があった
。

そこで、本発明は上述したような問題点に鑑みなされた
もので、メモリに対するリフレッシュ要求とアクセス要
求が重なった場合、従来の如くどちらか一方を優先させ
るのではなく、同一サイクル内でリフレッシュ動作とア
クセス動作を競合することなく行い得るようにしたダイ
ナミックメモリのリフレッシュ制御方法を提供すること
を目的としたものである。

問題点を解決するための手段 前記の目的を達成するため、本発明のリフレッシュ制御
方法は、リフレッシュ動作を必要とするダイナミックメ
モリを、そのメモリ空間が群分けされて成る見かけ上の
２個のメモリに形成し、この両メモリに対して、アドレ
ス制御回路とりフレッンユ制御回路を連繋接続し、前記
両メモリの一方のメモ１月こ対して前記リフレッシュ制
御回路から当該メモリをアクセスするアクセス信号を出
力すると共に、他方のメモリに対して前記リフレッシュ
制御回路から当該メモリをリフレッシュするリフレッシ
ュ信号を出力して同一サイクル内で、メモリアクセス動
作とメモリリフレッシュ動作を行わしめることを特徴と
する。

作　　　　用 前記の構成により、ダイナミックメモリのメモリ空間が
群分けされて成る２グループのメモリのうちの一方のメ
モリがアクセスされている間、アクセスされない他方の
メモリにリフレッシュ信号が出力され当該メモリのリフ
レッシュ動作が行われる。

従って、リフレッシュ要求とアクセス要求が重なった場
合でも、従来の如く何れか一方の動作を優先させるとい
ったことをせずに、同一サイクル内で、メモリアクセス
とメモリリフレンシュの両動作を競合することなく行い
得る。

実施例 第１図は、本発明を実施するためのダイナミックメモリ
装置の一実施例を示す概略的ブロック図である。

第１図において、１はマイクロプロセッサから成る主制
御装置（以下、ＭＰＵという。）２はメモリをアクセス
する為のメモリアドレスを出力するアドレス制御回路（
以下、ＡＣと略称する。〕、３はメモリのりフレン／ユ
を制御するリフレッシュ制御回路（以下、ＲＣと略称す
る。）、４はリフレツンユ力つンタ（以下、ＲＣＮＴと
いう。）、５．６はリフレッシュ動作を必要とするダイ
ナミックメモリのメモリ空間を例えば偶数アドレス側と
奇数アドレス側とに群分けして成る見かけ上の２グルー
プのダイナミックメモリ（以下、ＤＲＡＭという。）で
、一方のＤ　ＲＡＭ　５を偶数アドレス側（以下、ＥＶ
ＥＮ側とＡう。）メモリ、他方のＤＲＡＭ５を奇数アド
レス側（以下、ＯＤＤ側という。）メモリとする。

湖、これらＥＶＥＮ側メモツメモリ５Ｄ側メセメモリ６
、それぞれ内部アドレスカウンタ（図示せず）が設けら
れている。従って、外部タイミング操作ニヨリ、外部リ
フレソソユアドレスの印加なしにリフレッシュが行われ
る。

また、ＥＶＥＮ側メモツメモリ５Ｄ側メセメモリ６特に
必要がない限り、ＤＲＡＭ　５．６として表記する。

前記ＡＣ２には、ＭＰＵＩからのアドレスバスａと、Ｒ
Ｃ３からの制御信号線ノと、ＤＲＡＭ　５．６　ｉこ対
スルロウアドレス・コラムアドレスを出力するためのメ
モリアドレスバス（以下、ｈｉＡＢという。）ｅとが接
続されている。

Ａｊｌ　記ＲＣ３には、〜ＩＰＵｔからのアドレスバス
ａ、メモリセレクト（以下、ＭＳという。）信号線す及
びリード・ライト（以下、Ｒ，／’Ｗという）信号線Ｃ
が接続されているほかに、ＲＣＮＴ４からのリフレッシ
ュリクエスト（以下、ＲＲＥＱという。）信号線ｄが接
続されている。

こ＼に、アドレスバスａはＭＰＵＩがアクセスしようと
するアドレスを出力するものであり、ＭＳ信号線すを流
れるＭＳ信号はＭＰＵｔがＤＲＡＭ　５．６をアクセス
することを示す信号であり、Ｒ／Ｗ信号信号線流れるＲ
週信号はＭＰＵ１がＤＲＡＭ５．６をアクセスする時の
状態を示す信号であり、ＲＲＥ　Ｑ信号線ｄを流れるＲ
ＦＬＥＱ信号はＤＲＡＭ５．６のりフレツシユを行わせ
るための信号である。

更にＲＣ３とＤＲＡＭ５．６との間は、ＥＶＥＮロウア
ドレスストローブ（以下、ＥＲＡＳという。）信号線ｆ
、ＥＶＥＮコラムアドレスストローブ（以下、ＥＣＡＳ
という。）信号線ｇ、ＯＤＤロウアドレスストローブ（
以下、０ＲＡＳという。）信号線り、ＯＤＤコラムアド
レスストローブ（以下、０ＣＡＳという。）信号線ｌ及
びライトネーブル（以下、ＷＥという。）信号線Ｊで接
続されている。

こＸで、Ｂ　ＲＡ　Ｓ信号線ｆを流れるＥＲＡＳ信号と
ＢＣＡＳ信号線ｇを流れるＢＣＡＳ信号はＥＶＥＮ側メ
モウメモリ５するための信号であり、ＯＲ，Ａｓ信号線
Ｉ〕を流れる０ＲＡＳ信号と０ＣＡＳ信号線１を流れる
０ＣＡＳ信号はＯＤＤ側メ子メモリ６御するための信号
であり、ＷＥ信信号線分流れるＷＥ倍信号ｒ）ＲＡＭ５
．５をアクセス制御するための信号である。

また、ＤＩ（、ＡＭ５．６はデータバス（以下、ＤＢと
いう。）ｋを介してＭＰＵＩと接続されている。

前記ＲＣＮＴ４は、ＤＲＡＭ５．６のリフレッシュ間隔
をカウントし、ＲＣ３に対してＲＲｇＱ信号ｄ信号力す
る。

第２図は第１図の装置において、メモリリフレッシュ要
求とメモリアクセス要求が重なった場合の各信号のタイ
ミングチャートである。尚、第２図の各信号の符号は第
１図の符号と対応させである。

次に、第１図及び第２図を参照しながら本発明方法につ
いての説明を行う。

第１図番こおいて、ＤＲＡＭ５．６に対するリフレッシ
ュ要求とメモリアクセス要求が重なった場合、メモリリ
フレッシュ動作とメモリアクセス動作は第２図によって
表わされるタイミングによって、同一サイクル内で実行
される。

すなわち、ＲＣ３はＭＰＵ１からのＭＳ信号すとＲＣＮ
Ｔ４からのＲＲＥＱ信号ｄによりＤＲＡＭ５．６に対す
るアクセス要求とリフレッシュ要求の検出を行う。

一方、ＡＣ２はＭＡＢｅを介してＤＲＡＭ５．６に対す
るロウアドレス・コラムアドレスを出力すると共ｌこ、
１ＶＰＵ１からアドレスバスａを介して入力されるアド
レスの最下位ピントを検出することにより。

〜ｆＰＵ１のアクセスするメモリ側、例えばＥ　Ｖ　Ｅ
　Ｎ側メモリ５と、アクセスしないメモリ側、例えば、
ＯＤＤ側メ子メモリ６選択検出する。

次いで、１（Ｃ３はＭＰＵＬ！５．ら）Ｒ／Ｗ信号Ｃよ
りＤ　１．（ＡＭ　５．６のアクセス状態を検出し、ア
クセスするメモリ側（ＥＶＥＮ側メモウメモリ５Ｅ倍信
号を出力すると同時に、このＥＶＥＮ側メモウメモリ５
リードタイミング（またはライトタイミング）制御用の
Ｅ　ＲＡＳ信号ｒ及びＥＣＡＳ信号ｇ、つ１リアクセス
信号を出力する。こ＼において、アクセスするメモリ側
、つまりＥＶＥＮ側メモウメモリ５セス動作が行われる
（第２図参照）。

同時に、アクセスしないメモリ側、つまりＯＤＤ側メ子
メモリ６しては、ＲＣ３からリフレンシュタイミング制
御用の０ＲＡＳ信号り及び０ＣＡＳ信号ｌ、つまりリフ
レノンユ信号が出力される。こ＼において、アクセスし
ないメモリ側、つまりＯＤＤ側メ子メモリ６フレノツユ
動作が行われる（第２図参照）。

次いで、Ｅ　Ｖ　Ｅ　Ｎ側メモリ５のアクセス動作が行
われた次のサイクルにおいて、当該ｇＶＥＮ側メモリ５
ヘリフレソンユタイミング制御用のＥＲ，ＡＳ倍信号及
びＥＣＡＳ信号ｇ、つ１リフレッシユ信号を１（Ｃ３か
ら出力する。こＸにおいて、先にアクセス動作の行われ
たＥＶ　ＥＮ側メモリ５がリフレッシュされる。

斯様にして、同一サイクル内でＤＲＡＭ５．６の一方の
メモリがリフレッシュされ、他方のメモリがアクセスさ
れる。また２サイクルでＩ）　ｒ（、Ａ　Ｍ　５．６０
両メモリのリフレッシュが行われる。

発明の効果 以上の説明から明らかなように、本発明はメモリリフレ
ッシュを必要とするダイナミックメモリのメモリ空間を
２つに分割し、それぞれのメモリ空間に対して、メモリ
の制御を行うことによりメモリのアクセスを行うと共に
、リフレッシュ制御回路を介して、アクセスされない側
のメモリへりフレッンユ信号を出力することにより当該
メモリをリフレッシュするようにしたものであるから、
同一サイクル内でリフレッシュ動作とアクセス動作が競
合することなく行われ、装置（システム）全体のスルー
プットが良くなる等の利点を有する。

【図面の簡単な説明】

第１図は本発明方法を実施するためのダイナミックメモ
リ装置の一実施例を示す概略的ブロック図、第２図は第
１図の装置において、メモリリフレノンユ要求とメモリ
アクセス要求が重なった場合の各信号のタイミングチャ
ート、第３図は従来のダイナミックメモリ装置の概略的
ブロック図である。 ■・・主制御装置（ＭＰＵ）、　２・・・アドレス制御
回路（ＡＣ）、３・・・リフレッシュ制御回路（ＲＣ）
、４・・・リフレッシュカウンタ（ＲＣＮＴ　）、　５
・・・偶数アドレス側のダイナミックメモリ（Ｅ■Ｎ　
側ＤＲＡＭ）、６・・・奇数アドレス側のダイナミック
メモリ（ＯＤＤ側ＤＲ，ＡＭ）。

Claims (1)

【特許請求の範囲】
1. リフレッシュ動作を必要とするダイナミックメモリを、
   そのメモリ空間が群分けされて成る見かけ上の２グルー
   プのメモリに形成し、この両メモリに対し、アドレス制
   御回路とリフレッシュ制御回路を連繋接続して設け、前
   記アドレス制御回路により前記両メモリのうちのアクセ
   スを行う側のメモリ（一方のメモリ）とアクセスしない
   側のメモリ（他方のメモリ）とを選択検出し、前記一方
   のメモリに対しては前記リフレッシュ制御回路から当該
   メモリをアクセスするアクセス信号を出力し、前記他方
   のメモリに対しては前記リフレッシュ制御回路から当該
   メモリをリフレッシュするリフレッシュ信号を出力して
   、同一サイクル内で、メモリアクセス動作とメモリリフ
   レッシュ動作を行わしめることを特徴とするダイナミッ
   クメモリのリフレッシュ制御方法。