JPH01282794A - ダイナミックｒａｍの制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、コンピュータシステムなどのメモリーとして
使用されるダイナミックＲＡＭ　（ＤＲＡＭ）の制御回
路、特にそのリフレッシュ制御部に関するものである。

Ｂ１発明の概要 本発明は、ダイナミックＲＡＭの制御回路において、 リフレッシュサイクルにおいてもＣＡＳ信号がアクティ
ブになり得るようＣＡＳ信号制御回路を構成する一方、
データラインにバッファを挿設してそのゲート制御でデ
ータの人出ツノを制御することにより、 マルヂバンク構成のＤＲＡＭのリフレッシュサイクルに
おいては、一つのバンクはリードサイクルに、他のバン
クはＲＡＳ・オンリー・リフレッシュ・サイクルにする
ことができ、かつ回路構成の簡単化が図れるようにした
ものである。

Ｃ１従来の技術 周知の通り、ダイナミックＲＡＭは、データを保持する
ため、リフレッシュが必要である。ＤＲＡＭの基本的な
リフレッシュサイクルであるＲＡＳ（Ｒｏｗ　Ａｄｄｒ
ｅｓｓ　Ｓ　ｔｒｏｂｅ）　・オンリー・リフレッシュ
・サイクルを第３図に示す。ＲＡＳ・オンリー・リフレ
ッシュ・サイクルは、指定された行のリードと再ライト
のみを行い、外叩とデータの交換を行うことはない。リ
フレッシュに際しては、リフレッシュする行のアドレス
信号ＡＯ〜Ａ７をアドレス線に入力し、ＲＡＳをアクテ
ィブ（Ｌｏｗ）にする一方、ＣＡ　Ｓ　（Ｃｏｌｕｍｎ
　Ａｄｄｒｅｓｓ　Ｓ　ｔｒｏｂｅ）を１−ルベルに保
持する。

例えば６４にのＤＲＡＭは、第４図に示すように１２８
行×５１２列のメモリーセルで構成されている。このＤ
ＲＡＭは２ｍｓ以内に１回の割合いでリフレッシュする
必要があるので、上述のＲＡＳ・オンリー・リフレッシ
ュ・サイクルでは、１６μｓ以内に１回リフレッシュが
必要となる。

第５図は従来の２バンク構成のＤＲＡＭの制御回路を示
すもので、ｌは第一のバンクのＤＲＡＭ。

２は第二のバンクのＤＲＡＭである。両Ｄ　ＲＡ　Ｍｌ
、２にはアドレス信号ＡＯ〜Ａ７を入力するためのアド
レス線ＩＩ、２１とライトネーブル信号ＷＥを入力する
ための信号線１２．２２が接続されている。アドレス線
１１と２１．信号線１２と２２は各々共通接続となって
いる。

また、Ｉ３．１４．２３及び２４はＮＡＮＤＡＮＤ回路
及び２５はＡＮＤ回路、１６及び２６はＯＲ回路、Ｉ７
はインバータ（ＮＯＴ）回路であり、リフレッシュ信号
ＲＥＦを両ＯＲ回路１６．２６とインバータ回路１７の
一方の人力とし、インバータ回路Ｉ７の出力を両ＡＮＤ
回路１５．２５の一方の人力としている。第一のバンク
を選択するセレクト信号ＳＥＬ　ＩはＡＮＤ回路回路及
５ＯＲ回路１６の他方の入力とし、ＡＮＤ回路１５の出
力は信号ＣＡＳ　Ｉと共にＮＡＮＤ回路１３に加え、そ
の出力を第一のバンクのＤＲＡＭＩのＣＡＳ入力端に入
力している。前記ＯＲ回路１６の出力は信号ＲＡＳ　Ｉ
と共にＮＡＮＤ回路Ｉ４に加え、その出力をＤＲＡＭＩ
のＲＡＳ入力端に入力している。

同様に、第二のバンク側でも第二のバンクを選択するセ
レクト信号５ＥＬ２をＡＮＤ回路２５及びＯＲ回路２６
の他方の入力とし、その各出力をＮＡＮＤ回路２３．２
４を介してＤＲＡＭ２のＣＡＳ入力端、ＲＡＳ入力端に
入力している。

Ｄ９発明が解決しようとする課題 このような構成とすると、セレクト信号Ｓ　Ｅ　Ｌｌか
、あるいはリフレッシュ信号ＲＥＦがアクティブになっ
た時、ＤＲＡＭＩのＲＡＳ信号もアクティブになる。一
方、セレクト信号ＳＥＬ　１がアクティブで、リフレッ
シュ信号ＲＥＦがネゲートされると、ＤＲＡＭＩのＣＡ
Ｓ信号がアクティブとなる。

即ち、リフレッシュサイクルにおけるＲＡＳ信号は第一
、第二のバンクが共にアクティブになり、ＣＡＳ信号は
第一、第二のバンクが共にネゲートされている。この結
果、第６図に示すように第一、第二のバンクは共にＲＡ
Ｓ・オンリー・リフレッンユ動作となる。また、リフレ
ッシュ制御部に多くの回路部品が必要となるため、構成
が複雅になる。特に、マルヂバンク構成の場合にその傾
向が顕著になる。

Ｅ９課題を解決するための手段 本発明は、ＲＡＳ・オンリー・リフレッシュ・サイクル
によってリフレッシュを行うダイナミックＲＡＭの制御
回路において、リフレッシュサイクルにおいてもＣＡＳ
信号がアクティブになり得る論理構成としたＣＡＳ信号
制御回路をＲＡＳ信号制御回路と組合わせる一方、デー
タラインにバッファを挿設し、そのゲート制御をリフレ
ッシュ信号で行ってデータの入出力を制御するようにし
たことを特徴とするものである。

２０作用 リフレッシュサイクル時にＣＡＳ信号がアクティブにな
るように信号の付与が行われると、ＲＡＳ・オンリー・
リフレッシュの実行がリード・サイクルに置換えられる
。この時、データが出力されるが、バッファのゲート制
御によりデータラインへのデータ出力は防止される。

Ｇ、実施例 以下、本発明を図示の実施例に基づいて詳細に説明する
。

第１図は本発明の一実施例を示すもので、■は第一のバ
ンクのＤＲＡＭ、２は第二のバンクのＤＲＡＭである。

両ＤＲＡＭ３２にはアへドレス信号ＡＯ−Ａ７を入力す
るためのアドレス線１１．２１と、ライトイネーブル信
号ＷＥを入力するための信号線１２．２２が接続されて
いる。アドレス線ＩＩと２１．信号線１２と２２は各々
共通接続となっている。第一のバンクのＤＲＡＭ　　１
のＣＡＳ入力端、ＲＡＳ入力端にＮＡＮＤ回路１３．１
４の出力端をそれぞれ接続し、同様に第二のバンクのＤ
ＲＡＭ２のＣＡＳ入力端、ＲＡＳ入力端にはＮＡＮＤ回
路２３．２４の出力端をそれぞれ接続している。ＮＡＮ
Ｄ回路！３及び２３の一方の入力としてＣＡＳＩ信号を
加え、ＮＡＮＤ回路Ｉ３の他方の人力として第一のバン
クを選択するセレクト信号ＳＥＬ　Ｉを加えている。こ
のセレクト信号ＳＥＬ　ｌはＯＲ回路１６の一方の入力
としている。ＮＡＮＤ回路２３の他方の入力としては第
二のバンクを選択するセレクト信号５ＥＬ２を加えてい
る。このセレクト信号はＯＲ回路２６の一方の入力とし
ている。ＯＲ回路１６及び２６の他方の入力としては、
リフレッシュ信号ＲＥＦを加えている。ＯＲ回路１６の
出力はＲＡＳ　ｌ信号と共に前記ＮＡＮＤ回路１４の他
方の人力とし、ＯＲ回路２６の出力はＲＡＳＩ信号と共
に前記ＮＡＮＤ回路２４の他方の人力としている。

一方、第一のバンクのＤＲＡＭＩのデータラインにバッ
ファＩ８を挿設し、第二のバンクのＤＲＡＭ２のデータ
ラインにバッファ２８を挿設して、各々のゲート制御を
前記リフレッシュ信号ＲＥＦにより行い、データの入出
力を制御するようにしている。

このような回路構成とすると、リフレッシュサイクルで
は、ＲＡＳ信号は第一、第二のバンク共アクティブにな
り、ＣＡＳ信号は第一、第二のバンクのどちらか一方が
アクティブになり、他方はネゲートされたままになる。

従って、一方のバンクはＲＡ　Ｓ・オンリー・リフレッ
シュに、他方はリードサイクルになる。

この時、リードサイクルになったバンクからデータが出
力されるが、データラインに挿設されたバッファ１８及
び２８のゲート制御により、データはデータライン上に
は出力されない。

上述の動作のタイミングチャートを第２図に示す。

Ｈ３発明の効果 以上のように本発明によれば、データラインにデータの
入出力を制御するバッファを挿設して、ＤＲＡＭのリフ
レッシュ時に必要となるＣＡＳ信号制御回路を簡略化し
たので、回路構成が簡単になる。また、マルチバンク構
成のＤＲＡＭのリフレッシュサイクルにおいて、一つの
バンクはリードサイクルに、他のバンクはＲＡＳ・オン
リー・リフレッシュ・サイクルにすることができる。

【図面の簡単な説明】

第１図は本発明に係るダイナミックＲＡＭの制御回路の
一実施例を示す回路図、第２図は同実施例のタイミング
チャート、第３図はＲＡＳ・オンリー・リフレッシュ・
サイクルを説明するためのタイミングチャート、第４図
はＤＲＡＭのメモリーセル構成の説明図、第５図及び第
６図は従来例を示す回路図及びタイミングチャートであ
る。 ｌ及び２・・・ＤＲＡＭ、１１及び２１・・・アドレス
線、１２及び２２・・・ＷＥ信号線、１３．１４．２３
及び２４・・・ＮＡＮＤ回路、１６及び２６・・・ＯＲ
回路、１８及び２８・・・バッファ。

Claims (1)

【特許請求の範囲】
1. （１）ロー・アドレス・ストローブ（ＲＡＳ）オンリー
   ・リフレッシュ・サイクルによってリフレッシュを行う
   ダイナミックＲＡＭの制御回路において、リフレッシュ
   サイクルにおいてもコラム・アドレス・ストローブ（Ｃ
   ＡＳ）信号がアクティブになり得る論理構成としたＣＡ
   Ｓ信号制御回路をＲＡＳ信号制御回路と組合わせる一方
   、データラインにバッファを挿設し、そのゲート制御を
   リフレッシュ信号で行ってデータの入出力を制御するよ
   うにしたことを特徴とするダイナミックＲＡＭの制御回
   路。