JPS62103898A - ダイナミツクランダムアクセスメモリ装置 - Google Patents
ダイナミツクランダムアクセスメモリ装置Info
- Publication number
- JPS62103898A JPS62103898A JP60245114A JP24511485A JPS62103898A JP S62103898 A JPS62103898 A JP S62103898A JP 60245114 A JP60245114 A JP 60245114A JP 24511485 A JP24511485 A JP 24511485A JP S62103898 A JPS62103898 A JP S62103898A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- clock
- time
- memory device
- row address
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- Granted
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ダイナミックランダムアクセスメモリ装置
に関し、特にスタチックコラム型ダイナミックランダム
アクセスメモリの低消費電力化に関するものである。
に関し、特にスタチックコラム型ダイナミックランダム
アクセスメモリの低消費電力化に関するものである。
近年、ダイナミックランダムアクセスメモリ（以下ＤＲ
ＡＭと記す）の高速化の要求が高まっている。この要求
に応える一つ手段として、例えば日経エレクトロニクス
誌（１９８３，９−１２号ＰＰ、 １５３−１．７４に
記載されたスタチックコラム型のＤＲＡＭが考案されて
いる。
ＡＭと記す）の高速化の要求が高まっている。この要求
に応える一つ手段として、例えば日経エレクトロニクス
誌（１９８３，９−１２号ＰＰ、 １５３−１．７４に
記載されたスタチックコラム型のＤＲＡＭが考案されて
いる。
スタチックコラム型ＤＲＡＭは行アドレスストローブ信
号（以下ＲＡＳ信号と記する）で行アドレスをチップ内
にラッチすると、その１行に対しては列アドレスを与え
るだけでスタチックＲＡＭと同じように高速アクセスす
ることが可能なりＲＡＭであり、通常のＤＲＡＭに必要
であった列アドレスストローブ信号（以下ＣＡＳ信号と
記する）は４’ｆｆでない。このため、スタチックコラ
ム型ＤＲＡＭの列系回路は、ＲＡＳ信号が“Ｌ”になる
ことによって開始された行系回路の一連の動作が終了し
た後、自動的に活性化される。また使用上のタイミング
規制を緩和するため、一旦ＲＡＳ信号が“Ｌ”になって
一連のメモリ動作が開始されると動作途中でＲＡＳ信号
をＨ”にしてもメモリ動作は完了するように構成されて
いるのが一般的である。
号（以下ＲＡＳ信号と記する）で行アドレスをチップ内
にラッチすると、その１行に対しては列アドレスを与え
るだけでスタチックＲＡＭと同じように高速アクセスす
ることが可能なりＲＡＭであり、通常のＤＲＡＭに必要
であった列アドレスストローブ信号（以下ＣＡＳ信号と
記する）は４’ｆｆでない。このため、スタチックコラ
ム型ＤＲＡＭの列系回路は、ＲＡＳ信号が“Ｌ”になる
ことによって開始された行系回路の一連の動作が終了し
た後、自動的に活性化される。また使用上のタイミング
規制を緩和するため、一旦ＲＡＳ信号が“Ｌ”になって
一連のメモリ動作が開始されると動作途中でＲＡＳ信号
をＨ”にしてもメモリ動作は完了するように構成されて
いるのが一般的である。
従来のスタチックコラム型ＤＲＡＭの構成を示すプロ、
り図を第３図に示す。図において、１は複数のマトリク
ス状に配置されたメモリセルＭＣからなるメモリセルア
レイ、２はワード線ＷＬを選択するためのローデコーダ
、３はローアドレスバッファ、４はビット線ＢＬに読出
されたメモリセルの情報を増幅するセンスアンプ、５は
人、出力（Ｉ １０）ゲート、６はコラムデコーダ、７
はコラムアドレスバッファ、８はデータ出カバソファ、
９はデータ入カバソファ、１０は行タイミング制御回路
、１）は書込み制御回路、２１はインバータ、２２はＯ
Ｒゲートである。なお、ＲＡＳ。
り図を第３図に示す。図において、１は複数のマトリク
ス状に配置されたメモリセルＭＣからなるメモリセルア
レイ、２はワード線ＷＬを選択するためのローデコーダ
、３はローアドレスバッファ、４はビット線ＢＬに読出
されたメモリセルの情報を増幅するセンスアンプ、５は
人、出力（Ｉ １０）ゲート、６はコラムデコーダ、７
はコラムアドレスバッファ、８はデータ出カバソファ、
９はデータ入カバソファ、１０は行タイミング制御回路
、１）は書込み制御回路、２１はインバータ、２２はＯ
Ｒゲートである。なお、ＲＡＳ。
Ｗπ、τ子信号は外部から入力される制御信号で、ＲＡ
Ｓ信号は上述のように行アドレスストローブ信号、Ｗπ
信号、で子信号はそれぞれ書込み信号、チップセレクト
信号である。また、φＲＡＳは内部ＲＡＳクロフク、φ
ＲＡはローアドレスバッファ３にローアドレスをラッチ
させるためのクロック、φＷＬはローデコーダ２で選択
されたワード線を活性化するクロック、φＳＡはセンス
アンプ４を活性化するクロック、φＲＥＦはリフレッシ
ュ動作中であることを示すクロック、φＣＥはコラム系
の回路を活性化するクロック、φＷＲは書込み制御クロ
ック、φＷＣは書込み動作中であることを示すクロック
、φＯＥは出力制御クロックである。
Ｓ信号は上述のように行アドレスストローブ信号、Ｗπ
信号、で子信号はそれぞれ書込み信号、チップセレクト
信号である。また、φＲＡＳは内部ＲＡＳクロフク、φ
ＲＡはローアドレスバッファ３にローアドレスをラッチ
させるためのクロック、φＷＬはローデコーダ２で選択
されたワード線を活性化するクロック、φＳＡはセンス
アンプ４を活性化するクロック、φＲＥＦはリフレッシ
ュ動作中であることを示すクロック、φＣＥはコラム系
の回路を活性化するクロック、φＷＲは書込み制御クロ
ック、φＷＣは書込み動作中であることを示すクロック
、φＯＥは出力制御クロックである。
次に動作について第４図のタイミング図を用いて説明す
る。時間ｔ１において、ＲＡＳ信号がＬ”になると、ク
ロノ・２φＲＡＳに続いてφＲＥＦとφＲＡが“Ｈ”に
なり、ローアドレスがローアドレスバッファ３にランチ
され、ローアドレスデコーダ２によるデコードが終了し
た後、クロックφＷＬが“Ｈ”となってローアドレスで
指定されたワード線が活性化される。そして選択された
ワード線に接続されたメモリセルの情報がビット線ＢＬ
に続出されるとクロックφＳＡが“Ｈ゛になってセンス
アンプ４がこの情報のリフレッシュを開始する。時間Ｌ
２でリフレッシュが終了するとクロ７りφＲＥＦが“Ｌ
゛になり、これと同時にクロックφＣＥが“Ｈ”となる
。ここで、第３図に示したようにクロックφＲＡＳはＲ
ＡＳ信号の反転信号とクロックφＲＡＳとφＷＣとのＯ
Ｒになっているので、一旦クロックφＲＥＦが“Ｈ”に
なれば、第４図の実線の波形で示したようにｔ２よりも
早い時間でＲＡＳ信号を“Ｉ（“にしても以上のリフレ
ッシュ動作は正常に終了する。
る。時間ｔ１において、ＲＡＳ信号がＬ”になると、ク
ロノ・２φＲＡＳに続いてφＲＥＦとφＲＡが“Ｈ”に
なり、ローアドレスがローアドレスバッファ３にランチ
され、ローアドレスデコーダ２によるデコードが終了し
た後、クロックφＷＬが“Ｈ”となってローアドレスで
指定されたワード線が活性化される。そして選択された
ワード線に接続されたメモリセルの情報がビット線ＢＬ
に続出されるとクロックφＳＡが“Ｈ゛になってセンス
アンプ４がこの情報のリフレッシュを開始する。時間Ｌ
２でリフレッシュが終了するとクロ７りφＲＥＦが“Ｌ
゛になり、これと同時にクロックφＣＥが“Ｈ”となる
。ここで、第３図に示したようにクロックφＲＡＳはＲ
ＡＳ信号の反転信号とクロックφＲＡＳとφＷＣとのＯ
Ｒになっているので、一旦クロックφＲＥＦが“Ｈ”に
なれば、第４図の実線の波形で示したようにｔ２よりも
早い時間でＲＡＳ信号を“Ｉ（“にしても以上のリフレ
ッシュ動作は正常に終了する。
またＲＡＳ信号を第４図の破線の波形で示したように時
間ｔ２を過ぎてｔ３まで“Ｌ”に保持すれば、時間ｔ２
からｔ３までの間にＣ５，ＷＥ倍信号与えることによっ
てリードライトのメモリ・動作を行なうことができる（
図には示していない）。
間ｔ２を過ぎてｔ３まで“Ｌ”に保持すれば、時間ｔ２
からｔ３までの間にＣ５，ＷＥ倍信号与えることによっ
てリードライトのメモリ・動作を行なうことができる（
図には示していない）。
ところが、従来のダイナミックランダムアクセスメモリ
装置の構成ではコラム系の回路を活性化するクロックφ
ＣＥがリフレッシュ動作の終了を示すφＲＥＦの立下り
によってトリガされるので、リフレッシュのみが行なわ
れコラム系の回路を動作させる必要のないＲＡＳオンリ
ーリフレッシュサイクルにおいてもクロックφＣＥが“
Ｈ”状態となる期間が存在し、この期間にコラム系の回
路で不必要な電力が消費されてしまうという問題点があ
った。
装置の構成ではコラム系の回路を活性化するクロックφ
ＣＥがリフレッシュ動作の終了を示すφＲＥＦの立下り
によってトリガされるので、リフレッシュのみが行なわ
れコラム系の回路を動作させる必要のないＲＡＳオンリ
ーリフレッシュサイクルにおいてもクロックφＣＥが“
Ｈ”状態となる期間が存在し、この期間にコラム系の回
路で不必要な電力が消費されてしまうという問題点があ
った。
この発明は上記のような問題点を解消するためになされ
たもので、ＲＡＳオンリーリフレッシュサイクルで不必
要な電力が消費されることのない低消費電力のダイナミ
ックランダムアクセスメモリ装置を得ることを目的とし
ている。
たもので、ＲＡＳオンリーリフレッシュサイクルで不必
要な電力が消費されることのない低消費電力のダイナミ
ックランダムアクセスメモリ装置を得ることを目的とし
ている。
この発明に係るダイナミックランダムアクセスメモリ装
置は、タイミング制御回路にリフレッシュサイクルの終
了を示すクロックとＲＡＳ信号とのＡＮＤによってトリ
ガされ、コラム系回路を活性化するクロックを作成する
Ｒ−Ｓフリップフロップを設けたものである。
置は、タイミング制御回路にリフレッシュサイクルの終
了を示すクロックとＲＡＳ信号とのＡＮＤによってトリ
ガされ、コラム系回路を活性化するクロックを作成する
Ｒ−Ｓフリップフロップを設けたものである。
この発明においては、コラム系回路活性化クロックはリ
フレッシュサイクルの終了を示すクロックとＲＡＳ信号
とのＡＮＤによってトリガされるＲ−Ｓフリ・ノブフロ
ップにより発生されるからＲＡＳ信号をリフレッシュ動
作終了前に“Ｈ”にすることによってそのサイクルが−
ＲＡＳオンリーリフレッシュサイクルであることが示さ
れ、このサイクルではコラム系の回路は活性化されない
。
フレッシュサイクルの終了を示すクロックとＲＡＳ信号
とのＡＮＤによってトリガされるＲ−Ｓフリ・ノブフロ
ップにより発生されるからＲＡＳ信号をリフレッシュ動
作終了前に“Ｈ”にすることによってそのサイクルが−
ＲＡＳオンリーリフレッシュサイクルであることが示さ
れ、このサイクルではコラム系の回路は活性化されない
。
以下、この発明の一実施例を図について説明する。第１
図は本発明の一実施例によるスタチックコラム型のダイ
ナミックランダムアクセスメモリ装置のブロック図であ
り、図において、１〜１２゜２１．２２は先に説明した
従来例のものと同じものである。１３はＲＳフリップフ
ロップで、リフレッシュ動作の終了を示すクロックφＥ
Ｒと７Ｘ丁の反転信号ＲＡＳとのＡＮＤでセットされ、
クロックφＲＡＳの反転信号でリセットされる。また２
３は上記クロックφＥＲとＲＡＳ信号とのＡＮＤをとる
ＡＮＤゲーグー、２４はクロックφＲＡＳを反転するイ
ンバータである。なお２０は上記１０〜１３．２１〜２
４により構成されたタイミング制御回路であり、リフレ
ッシュ動作完了時点で行アドレスストローブ信号が取り
除かれていればメモリ動作を終了し、リフレッシュ動作
完了時点で行アドレスストローブ信号が与えられていれ
ば、リードあるいはライトのメモリ動作を続行するよう
に行系２列系回路を制御するクロックを発生するもので
ある。
図は本発明の一実施例によるスタチックコラム型のダイ
ナミックランダムアクセスメモリ装置のブロック図であ
り、図において、１〜１２゜２１．２２は先に説明した
従来例のものと同じものである。１３はＲＳフリップフ
ロップで、リフレッシュ動作の終了を示すクロックφＥ
Ｒと７Ｘ丁の反転信号ＲＡＳとのＡＮＤでセットされ、
クロックφＲＡＳの反転信号でリセットされる。また２
３は上記クロックφＥＲとＲＡＳ信号とのＡＮＤをとる
ＡＮＤゲーグー、２４はクロックφＲＡＳを反転するイ
ンバータである。なお２０は上記１０〜１３．２１〜２
４により構成されたタイミング制御回路であり、リフレ
ッシュ動作完了時点で行アドレスストローブ信号が取り
除かれていればメモリ動作を終了し、リフレッシュ動作
完了時点で行アドレスストローブ信号が与えられていれ
ば、リードあるいはライトのメモリ動作を続行するよう
に行系２列系回路を制御するクロックを発生するもので
ある。
次に動作について第２図のタイミング図を用いて説明す
る０時間ｔ１において、ＲＡＳ信号が“Ｌ”になってか
ら、篭ンスアンブ４を活性化するクロックφＳＡが“Ｈ
”になるまでは従来例の動作と同様である。センスアン
プ４がリフレッシュを時間ｔ２で終了すると、クロック
φＥＲがＨ”となり、これによってクロックφＲＥＦが
Ｌ”になる。
る０時間ｔ１において、ＲＡＳ信号が“Ｌ”になってか
ら、篭ンスアンブ４を活性化するクロックφＳＡが“Ｈ
”になるまでは従来例の動作と同様である。センスアン
プ４がリフレッシュを時間ｔ２で終了すると、クロック
φＥＲがＨ”となり、これによってクロックφＲＥＦが
Ｌ”になる。
ここで第２図の実線の波形で示したように、ＲＡＳ信号
が時間ｔ１とｔ２の間で“Ｈ”になっていれば、クロッ
クφＣＥを出力するＲＳフリップフロップ１３をセント
する信号は出力されず、φＣＥは“Ｌ”を保ったままク
ロックφＲＡＳが“Ｌ”になりメモリ動作を終了する。
が時間ｔ１とｔ２の間で“Ｈ”になっていれば、クロッ
クφＣＥを出力するＲＳフリップフロップ１３をセント
する信号は出力されず、φＣＥは“Ｌ”を保ったままク
ロックφＲＡＳが“Ｌ”になりメモリ動作を終了する。
また、第２図破線の波形で示したようにＲＡＳ信号を時
間ｔ２を過ぎてｔ３までＬ″に保持すれば時間ｔ２にお
いてＲＳフリップフロップ１３がトリガされてクロック
φＣＥが“Ｈ′になり、時間ｔ２がらｔ３の間でリード
ライトのメモリ動作が可能になる。従って、リフレッシ
ュ動作だけを目的としたＲＡＳオンリーリフレッシュサ
イクルではＲＡＳ信号を時間ｔ２以前に“Ｈ”にするこ
とによってコラム系回路を活性化することなくサイクル
を終了することができ、従来、ＲＡＳオンリーリフレッ
シュサイクルで無駄に消費されていた電力をなくするこ
とができる効果がある。
間ｔ２を過ぎてｔ３までＬ″に保持すれば時間ｔ２にお
いてＲＳフリップフロップ１３がトリガされてクロック
φＣＥが“Ｈ′になり、時間ｔ２がらｔ３の間でリード
ライトのメモリ動作が可能になる。従って、リフレッシ
ュ動作だけを目的としたＲＡＳオンリーリフレッシュサ
イクルではＲＡＳ信号を時間ｔ２以前に“Ｈ”にするこ
とによってコラム系回路を活性化することなくサイクル
を終了することができ、従来、ＲＡＳオンリーリフレッ
シュサイクルで無駄に消費されていた電力をなくするこ
とができる効果がある。
以上のように、この発明に係るダイナミックランダムア
クセスメモリ装置によれば、ＤＲＡＭをリフレッシュ動
作終了時にアドレスストローブ信号が取り除かれていれ
ば、メモリ動作を柊了し、コラム系回路を活性化しない
ように構成したので、リフレッシュサイクルでの消費電
力が小さいものが得られる効果がある。
クセスメモリ装置によれば、ＤＲＡＭをリフレッシュ動
作終了時にアドレスストローブ信号が取り除かれていれ
ば、メモリ動作を柊了し、コラム系回路を活性化しない
ように構成したので、リフレッシュサイクルでの消費電
力が小さいものが得られる効果がある。
第１図はこの発明の一実施例によるスタチノクコラム型
のダイナミックランダムアクセスメモリ装置のブロック
図、第２図は第１図のＤＲＡＭの動作を説明するための
タイミング図、第３図は従来のスタチックコラム型ＤＲ
ＡＭのブロック図、第４図は第３図のＤＲＡＭの動作を
説明するだめのタイミング図である。 １・・・メモリセルアレイ・、２・・・ロープコータ、
３・・・ローアドレスバ・ンファ、４・・・センスアン
プ、５・・・人、出力ゲート、６・・・コラムデコーダ
、７・・・コラムアドレスバッファ、８・・・データ出
カバソファ、９・・・データ入カバソファ、１０・・・
行タイミング制御回路、１）・・・書込み制御回路、１
２・・・出力制御回路、１３・・・ＲＳフリソプフロフ
プ、２０・・・タイミング制御回路。 なお図中同一符号は同−又は相当部分を示す。
のダイナミックランダムアクセスメモリ装置のブロック
図、第２図は第１図のＤＲＡＭの動作を説明するための
タイミング図、第３図は従来のスタチックコラム型ＤＲ
ＡＭのブロック図、第４図は第３図のＤＲＡＭの動作を
説明するだめのタイミング図である。 １・・・メモリセルアレイ・、２・・・ロープコータ、
３・・・ローアドレスバ・ンファ、４・・・センスアン
プ、５・・・人、出力ゲート、６・・・コラムデコーダ
、７・・・コラムアドレスバッファ、８・・・データ出
カバソファ、９・・・データ入カバソファ、１０・・・
行タイミング制御回路、１）・・・書込み制御回路、１
２・・・出力制御回路、１３・・・ＲＳフリソプフロフ
プ、２０・・・タイミング制御回路。 なお図中同一符号は同−又は相当部分を示す。
Claims (2)
- （１）行アドレスストローブ信号が与えられることによ
ってメモリ動作を開始し、メモリ動作のうち選択された
メモリセルの情報を増幅・再書込みするリフレッシュ動
作は前記行アドレスストローブ信号によって一旦開始さ
れるとその動作途中で行アドレスストローブ信号が取り
除かれても完了するよう構成されたスタチックコラム型
のダイナミックランダムアクセスメモリ装置において、
リフレッシュ動作完了時点で行アドレスストローブ信号
が取り除かれていればメモリ動作を終了し、リフレッシ
ュ動作完了時点で行アドレスストローブ信号が与えられ
ていればリードあるいはライトのメモリ動作を続行する
ように行系、列系回路を制御するクロックを発生するタ
イミング制御回路を備えたことを特徴とするダイナミッ
クランダムアクセスメモリ装置。 - （２）上記タイミング制御回路は、メモリ装置本体の行
系回路を活性化するためのクロックを作成する行タイミ
ング制御回路と、該行タイミング制御回路により作成さ
れるリフレッシュ動作終了信号と行アドレスストローブ
信号またはその反転信号との論理積信号によりトリガさ
れメモリ装置本体の列系回路を活性化させる列系回路活
性化クロックを作成するＲ−Ｓフリップフロップとを備
えたものであることを特徴とする特許請求の範囲第１項
記載のダイナミックランダムアクセスメモリ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60245114A JPS62103898A (ja) | 1985-10-31 | 1985-10-31 | ダイナミツクランダムアクセスメモリ装置 |
| DE19863634760 DE3634760A1 (de) | 1985-10-31 | 1986-10-11 | Dynamische direktzugriffspeichervorrichtung |
| US07/328,814 US4901282A (en) | 1985-10-31 | 1989-03-24 | Power efficient static-column DRAM |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60245114A JPS62103898A (ja) | 1985-10-31 | 1985-10-31 | ダイナミツクランダムアクセスメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62103898A true JPS62103898A (ja) | 1987-05-14 |
| JPH0468714B2 JPH0468714B2 (ja) | 1992-11-04 |
Family
ID=17128827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60245114A Granted JPS62103898A (ja) | 1985-10-31 | 1985-10-31 | ダイナミツクランダムアクセスメモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4901282A (ja) |
| JP (1) | JPS62103898A (ja) |
| DE (1) | DE3634760A1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2011518C (en) * | 1989-04-25 | 1993-04-20 | Ronald N. Fortino | Distributed cache dram chip and control method |
| KR950010142B1 (ko) * | 1992-07-04 | 1995-09-07 | 현대전자산업주식회사 | 라이트 인에이블 (we) 버퍼 보호 회로 |
| KR0164359B1 (ko) * | 1995-09-06 | 1999-02-18 | 김광호 | 싸이클시간을 감소시키기 위한 반도체 메모리 장치 |
| US6209071B1 (en) | 1996-05-07 | 2001-03-27 | Rambus Inc. | Asynchronous request/synchronous data dynamic random access memory |
| US6035371A (en) * | 1997-05-28 | 2000-03-07 | 3Com Corporation | Method and apparatus for addressing a static random access memory device based on signals for addressing a dynamic memory access device |
| US6263448B1 (en) | 1997-10-10 | 2001-07-17 | Rambus Inc. | Power control system for synchronous memory device |
| US8149643B2 (en) | 2008-10-23 | 2012-04-03 | Cypress Semiconductor Corporation | Memory device and method |
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-
1985
- 1985-10-31 JP JP60245114A patent/JPS62103898A/ja active Granted
-
1986
- 1986-10-11 DE DE19863634760 patent/DE3634760A1/de active Granted
-
1989
- 1989-03-24 US US07/328,814 patent/US4901282A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55132595A (en) * | 1979-04-04 | 1980-10-15 | Nec Corp | Semiconductor circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3634760C2 (ja) | 1990-07-05 |
| US4901282A (en) | 1990-02-13 |
| DE3634760A1 (de) | 1987-05-14 |
| JPH0468714B2 (ja) | 1992-11-04 |
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