KR950010142B1 - 라이트 인에이블 (we) 버퍼 보호 회로 - Google Patents

라이트 인에이블 (we) 버퍼 보호 회로 Download PDF

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Abstract

내용 없음.

Description

라이트 인에이블() 버퍼 보호 회로
제1도는 노이즈 제거기능을 가진 종래의 라이트 인에이블 버퍼의 블럭 다이어그램.
제2도는 다이나믹 RAM의 리드 모디파이 라이트 사이클 타이밍 차트.
제3도는 본 발명의 일 실시예에 따른 라이트 인에이블 버퍼 보호 회로를 가진 라이트 인에이블 버퍼의 블럭 다이어그램.
제4도는 본 발명의 다른 실시예에 따른 라이트 인에이블 버퍼 보호 회로가 적용된 라이트 인에이블 버퍼를 도시한 회로도.
* 도면의 주요부분에 대한 부호의 설명
10 : 라이트 인에이블 버퍼 20 : 노이즈 제거장치
21 : 지연회로 30 : 내부 라이트 클럭 발생기
40 : 라이트 인에이블 버퍼 보호 회로 50 : 데이타 출력 버퍼
60 : CAS/OE 버퍼
본 발명은 반도체 메모리 디바이스 분야에 관한 것으로서, 특히 다수의 입력/출력 패드(I/0 ; Input/ Output PAD)를 갖는 메모리 디바이스에서 데이타 리드(read)동작시 데이타 출력 버퍼(Data output buffer)에서 발생되는 노이즈로부터 라이트 인에이블(Write Enable)버퍼를 보호하기 위한 회로에 관한 것이다.
일반적으로, 다이나믹 램(DRAM)의 메모리 디바이스에서 라이트 인에이블 버퍼는 입력되는 TTL(Transistor Transistor Logic)레벨(하이 : 2.4V, 로우 : 0.8V)을 CMOS레벨(하이 : 5V, 로우 : 0V)로 변환시키는 역할을 한다. 또한, 입력이 하이(2.4V)인 경우 DRAM은 리드(read)동작을 하고, 입력이 로우(0.8V)인 경우 DRAM은 라이트(write)동작을 하도록 규정되어 있다.
데이타 출력 버퍼는 리드시에 동작하도록 되어 있는것인데, 메모리 디바이스가 다수의 출력패드를 갖는 경우 다수의 데이타 출력 버퍼가 동시에 동작하기 때문에 접지전원(VSS)에서 상당한 노이즈를 야기시킬 수 있다. 더구나, 이러한 노이즈가 0.8V이상으로 높은 경우에는 라이트 인에이블 버퍼에 심각한 문제를 야기할 수 있다.
말하자면, 라이트 인에이블 버퍼의 입력이 하이(2.4V)가 되어 리드 동작을 할 때에 접지전원(VSS)에서의 노이즈가 0.8V라면, 실제적인 입력단과 접지전원(VSS)와의 전압차는 1.6V이고, 이는 라이트 인에이블 버퍼의 논리적 문턱 전압(logic threshold voltage)과 같다. 따라서, 입력되는 하이전압(2.4V)을 접지전원(VSS)의 노이즈(0.8V)로 인하여 로우 전압(0.8V)으로 인식하고 리드 사이클이 아닌 라이트 사이클을 진행시킬 수 있다.
그러므로, 반도체 메모리 디바이스 설계자들은 리드시의 접지전원(VSS)의 노이즈가 0.8V이하로 되도록 데이타 출력 버퍼를 설계하며, 프로세스 마진을 고려하여 0.6V이하로 되도록 설계한다. 그러나, 이렇게 설계할 경우 데이타 출력버퍼에서의 지연(delay)을 초례하게 된다. 또한, 일정한 접지전원 (SS)의 노이즈의 펄스폭에 대한 노이즈 제거장치를 라이트 인에이블 버퍼에 첨가시키는 방법도 있으나, 이 방법은 라이트 사이클을 지연시킬 뿐만 아니라 완전한 노이즈 보호 대책이 될 수 없다.
본 발명은 상술한 종래기술의 결점을 감안하여 창안된 것으로서, 그 기술적 원리는 다음과 같다.
다수의 I/O 패드를 갖는 DRAM에서 리드 동작후 라이트를 할 때에는 외부 신호인 출력 인에이블 바 신호(/OE, Output Enable Bar Signal)을 로우에서 하이로 전이시키게 되어 있다. 또한 라이트 인에이블 바(/WE, Write Enable Bar)신호는 출력 인에이블 바 신호(/OE)를 하이로 전이시킨 이후에 로우로 전이되어 라이트 동작을 수행하게 된다.
본 발명에서는 이러한 신호 타이밍을 이용하는 라이트 인에이블 버퍼 보호 회로를 라이트 인에이블 버퍼와 내부 라이트 클럭 발생기 사이에 설치해 두고 있다. 본 발명의 라이트 인에이블 버퍼 보호 회로는 라이트 인에이블 버퍼와 내부 라이트 클럭 발생기를 연결시키거나 끊을 수 있는 스위치 역할을 하도록 되어 있어서, 라이트 동작시에는 스위치를 항상 연결시켜두어 라이트 인에이블 바 신호(/OE)가 로우일 때 내부 라이트 클럭이 발생되게하며, 리드 동작시에는 데이타 출력버퍼가 동작하기 이전에 스위치 오프시켜 라이트 인에이블 버퍼와 내부 라이트 클럭 발생기가 끊어져 있게 함으로써 리드시 데이타 출력 버퍼에서 노이즈가 발생하더라도 내부 라이트 클럭에는 영향을 주지 않게 하며, 라이트 인에이블 버퍼가 동작하기 이전에 다시 스위치 온 시켜 다음의 라이트 사이클에 대비한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 더욱 상세히 설명한다. 도면중 같은 기능을 하는 부분에는 동일한 참조번호가 붙여져 있다.
제1도는 노이즈 제거장치를 가진 종래의 라이트 인에이블 버퍼의 블럭 다이어그램이다. 제1도에 도시된 바와 같이, 라이트 인에이블 버퍼(10)는 노이즈 제거장치(20)를 거쳐 라이트 인에이블 바 신호(/WE)를 내부 라이트 클럭 발생기(30)로 보낸다. 노이즈 제거장치(20)는 일정한 펄스폭의 노이즈를 제거해 주기는 하지만 내부 지연 회로(21)에 의해 라이트 사이클이 상당히 지연된다는 단점을 갖는다.
제2도는 일반적인 다이나믹 램(DRAM)메모리의 리드 모디파이 라이트 사이클(Read Modify Write Cycle)이다. 리드 모디파이 라이트 사이클은 CAS(Column Address Strobe)보다 라이트 인에이블 바 신호(/WE)가 지연된 다운 에지로 되어 있는 것으로, 데이타 출력(Dout)과 데이타 입력(DIN)이 모두 동작 상태로 된다.
제2도에서는, RAS(Row Address Strobe)신호 및 CAS신호가 로우로 전이함에 따라 리드 동작이 시작된다. 이때, 출력 인에이블 바 신호(/OE)도 하이에서 로우로 전이되어 데이타 출력버퍼를 동작시킨다. 출력 인에이블 바 신호(/OE)가 로우로 전이되고 출력 인에이블 바 신호(/OE)의 액세스 타임 (TOAC)이 경과한 시점에서, 데이타 출력버퍼가 동작되고 이때 데이타 출력버퍼에서 노이즈가 발생하게 된다. 제2도에 부호 N으로 표시된 곳이 노이즈가 발생되는 지점이다.
이러한 리드 동작후에 라이트를 행하기 위해서는 출력 인에이블 바 신호(/OE)를 로우에서 하이로 전이시켜야 한다. 제2도에서 출력 인에이볼 바 신호(/OE)가 로우에서 하이로 전이하는 지점에 표시된 TOFF는 출력 인에이블 바 신호(/OE)에 의한 출력 턴 오프 지연 시간이다.
제2도에 도시된 바와 같이, 데이타 출력 버퍼는 출력 인에이블 바 신호(/OE)가 하이에서 로우로 전이하고, TOAC시간이 경과한 시점에서 동작하여 노이즈를 발생시키며, 리드 동작후 라이트 동작을 행하기 위해서는 출력 인에이블 바 신호(/OE)를 로우에서 하이로 전이시키고 TOFF시간이 경과하여야 하므로, 이러한 신호 타이밍을 이용하여, 리드 동작시에는 데이타 출력버퍼가 동작하기 이전에 제3도에 도시된 라이트 인에이블 버퍼 보호 회로를 스위치 오프시키고, 출력 인에이블 바 신호(/OE)가 하이로 가고 TOFF시간이 경과되기 이전에 라이트 인에이블 버퍼 보호 회로를 스위치 온 시킴으로써(이때에는 접지전원(VSS)에서의 노이즈가 사라졌음) 데이타 출력 버퍼의 노이즈로부터 라이트 인에이블 버퍼를 보호할 수 있다.
제3도는 본 발명의 라이트 인에이블 버퍼 보호 회로를 가진 WE 버퍼를 블럭 다이어그램으로 도시하고 있다. 제3도에서 라이트 인에이블 버퍼 보호 회로(40)는 스위치 바 신호(/SWITCH)에 의해 온/오프(ON/OFF)되는 일종의 스위치 역할을 한다. 스위치 바 신호('SWITCH)는 라이트 동작시에는 항상 하이상태(스위치 온)로 유지하여 라이트 인에이블 신호가 내부 라이트 클럭 발생기(30)에 전달되도록 하고, 리드 동작시에는 데이타 출력버퍼가 동작하기 이전에 로우상태(스의치 오프)로 돌아가서 라이트 인에이블 버퍼(10)와 내부 라이트 클럭 발생기(30)를 단절시켜 놓으므로써, 데이타 출력 버퍼의 동작에 의해 라이트 인에이블 버퍼에 노이즈가 발생하더라도 이를 내부 라이트 클럭 발생기에 전달되지 않게 한다.
제4도는 본 발명에 따른 라이트 인에이블 버퍼 보호 회로의 한 실시예를 블럭 다이어그램으로 도시한 것이다. 제4도에서 CAS신호와 출력 인에이블 바 신호(/OE)의 결합에 의해 생성되는 CAS/OE 버퍼(60)의 출력 인버터(INV1)은 ⓐ와 ⓑ로 갈라져서 ⓐ는 데이타 출력 버퍼(50)를 인에이블 시켜 출력을 내보내는데 사용되며, ⓑ는 본 발명에 따른 스위치 바 신호(/SWITCH)에 해당된다.
데이타 리드시, 출력 인버터(INV1)의 출력신호가 로우로 가서 데이타 출력버퍼 (50)를 동작시킬때, ⓐ 경로로 가는 신호는 데이타 출력 버퍼(50)를 동작시키는 반면, ⓑ 경로의 스위치 바 신호(/SWITCH 신호)는 라이트 인에이블 버퍼 보호 회로(40)의 NAND 게이트의 출력을 하이로 고정시켜 내부 라이트 클럭 발생기(30)로의 연결을 차단시킴으로써 데이타 출력버퍼(50)의 동작시 발생되는 노이즈에 의해서 원치않는 라이트 동작이 발생하는 것을 방지할 수 있다. 또한, 출력 인버터(INV1)의 출력신호는 제2도에 도시된 것 처럼 출력 인에이블 바 신호(/OE)에 의해 TOFF시간 이전에 하이로 돌아가서 라이트 사이클에 대비한다.
데이타 라이트 시에는 출력 인버터(INV1)의 출력신호 즉, 스위치 바 신호(/SWITCH)/가 하이로 고정되어 라이트 인에이블 버퍼 보호 회로(40)는 WE 신호에 따라 라이트 사이클이 정상적으로 진행되게 한다.
이상 설명한 바와 같이, 본 발명에 의하면 데이타 리드시 데이타 출력 버퍼에서 발생될 수 있는 노이즈에 의하여 원치않는 라이트 사이클이 진행되는 것을 방지하는 라이트 인에이블 버퍼 보호 회로가 제공됨으로써, 종래의 노이즈 제거장치를 사용하는 경우에 비하여 라이트 사이클을 빠르게 할 수 있으며, 데이타 출력 버퍼의 설계시 불필요한 마진을 제거하여 데이타 리드 동작을 빠르게 할 수 있는 장점이 있다.

Claims (1)

  1. 다수의 I/O(입/출력)패드를 갖는 메모리 디바이스에서, 데이타 리드 동작시 데이타 출력 버퍼(50)에서 발생되는 접지전원(VSS)에서의 노이즈로부터 라이트 인에이블 버퍼(10)를 보호하기 위한 라이트 인에이블 버퍼 보호회로(40)에 있어서, 상기 라이트 인에이블 버퍼(10)와 내부 라이트 클럭 발생기(30)사이에 설치되어, 데이타 라이트 동작시에는 상기 라이트 인에이블 버퍼(10)와 내부 라이트 클럭 발생기(30)를 연결시키고, 데이타 리드 동작시에는 데이타 출력 버퍼(50)가 동작하기 전에 상기 라이트 인에이블 버퍼(10)와 내부 라이트 클럭 발생기(30)를 분리시키고 다음번 라이트 사이클에 대비하여 TOFF시간 경과 이전에 상기 라이트 인에이블 버퍼(10)를 다시 내부 라이트 클럭 발생기(30)와 연결시키도록 하는 제어용 스위치 소자와, 컬럼 어드레스 스트로브 바 신호(/CAS) 및 출력 인에이블 바 신호(/OE)의 논리조합하여 그 결과에 의하여 상기 제어용 스위치 소자의 절환동작을 제어하는 제어부(60)를 구비한 것을 특징으로 하는 라이트 인에이블 버퍼 보호회로.
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Families Citing this family (3)

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KR100480900B1 (ko) * 1998-01-13 2005-07-07 주식회사 하이닉스반도체 반도체메모리
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62103898A (ja) * 1985-10-31 1987-05-14 Mitsubishi Electric Corp ダイナミツクランダムアクセスメモリ装置
JPH0713863B2 (ja) * 1989-07-20 1995-02-15 株式会社東芝 ダイナミック型ランダムアクセスメモリ
JPH05182466A (ja) * 1991-12-27 1993-07-23 Mitsubishi Electric Corp 半導体装置

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