JPH06103772A - 書込可能バッファ保護回路 - Google Patents
書込可能バッファ保護回路Info
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- JPH06103772A JPH06103772A JP5165485A JP16548593A JPH06103772A JP H06103772 A JPH06103772 A JP H06103772A JP 5165485 A JP5165485 A JP 5165485A JP 16548593 A JP16548593 A JP 16548593A JP H06103772 A JPH06103772 A JP H06103772A
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- Japan
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】 多数の入出力パッドを有するメモリ素子にお
いて、データ読出動作のときデータ出力バッファで発生
されるグラウンド雑音により書込可能バッファが誤動作
することを防止する。 【構成】 書込可能バッファ（１０）と内部書込クロッ
ク発生器（３０）との間にスイッチの役割をする書込可
能バッファ保護回路（４０）を設ける。データ書込動作
のときに、書込可能バッファと内部書込クロック発生器
（３０）を接続し、データ読出動作のときには、データ
出力バッファ（５０）が動作する前、書込可能バッファ
（１０）と内部書込クロック発生器（３０）を分離させ
た後、次の書込サイクルに対処してＴＯＦＦ時間経過の
以前に、書込可能バッファを再び内部書込発生器（３
０）と接続させる。
いて、データ読出動作のときデータ出力バッファで発生
されるグラウンド雑音により書込可能バッファが誤動作
することを防止する。 【構成】 書込可能バッファ（１０）と内部書込クロッ
ク発生器（３０）との間にスイッチの役割をする書込可
能バッファ保護回路（４０）を設ける。データ書込動作
のときに、書込可能バッファと内部書込クロック発生器
（３０）を接続し、データ読出動作のときには、データ
出力バッファ（５０）が動作する前、書込可能バッファ
（１０）と内部書込クロック発生器（３０）を分離させ
た後、次の書込サイクルに対処してＴＯＦＦ時間経過の
以前に、書込可能バッファを再び内部書込発生器（３
０）と接続させる。
Description
【０００１】
【発明の分野】この発明は半導体メモリ素子の書込可能
バッファ保護回路に関し、特に、多数の入出力パッドを
有するメモリ素子において、データ読出動作のとき、デ
ータ出力バッファで発生されるグラウンド雑音により書
込可能バッファがイネーブルされることを防止するため
の回路に関するものである。
バッファ保護回路に関し、特に、多数の入出力パッドを
有するメモリ素子において、データ読出動作のとき、デ
ータ出力バッファで発生されるグラウンド雑音により書
込可能バッファがイネーブルされることを防止するため
の回路に関するものである。
【０００２】
【発明の背景】一般に、ＤＲＡＭ（ダイナミック・ラン
ダム・アクセス・メモリ）における書込可能バッファ
は、外部ピンよりＴＴＬレベル（ハイ：２．４Ｖ，ロ
ー：０．８Ｖ）で入力される書込可能信号をＣＭＯＳレ
ベル（ハイ：５Ｖ，ロー：０Ｖ）に変換させて内部回路
に伝達する役割をする。
ダム・アクセス・メモリ）における書込可能バッファ
は、外部ピンよりＴＴＬレベル（ハイ：２．４Ｖ，ロ
ー：０．８Ｖ）で入力される書込可能信号をＣＭＯＳレ
ベル（ハイ：５Ｖ，ロー：０Ｖ）に変換させて内部回路
に伝達する役割をする。
【０００３】このとき、入力された信号がハイ（２．４
Ｖ）である場合は、データ読出動作を行ない、入力され
た信号がロー（０．８Ｖ）である場合はデータ書込動作
を行なうことと規定されている。
Ｖ）である場合は、データ読出動作を行ない、入力され
た信号がロー（０．８Ｖ）である場合はデータ書込動作
を行なうことと規定されている。
【０００４】データ出力バッファは、データ読出動作の
ときに動作してセルアレイより読出されたデータを外部
ピンに出力する装置である。メモリ素子が多数の出力パ
ッドを有する場合、多数のデータ出力バッファが同時に
動作すると、グラウンドで相当な雑音がもたらされ、こ
のような雑音が０．８Ｖ以上に高い場合は、書込可能バ
ッファが誤動作する問題が生じ得る。
ときに動作してセルアレイより読出されたデータを外部
ピンに出力する装置である。メモリ素子が多数の出力パ
ッドを有する場合、多数のデータ出力バッファが同時に
動作すると、グラウンドで相当な雑音がもたらされ、こ
のような雑音が０．８Ｖ以上に高い場合は、書込可能バ
ッファが誤動作する問題が生じ得る。
【０００５】すなわち、書込可能バッファの入力信号が
ハイ（２．４Ｖ）の状態で読出動作が行なわれて、０．
８Ｖのグラウンド雑音が発生されると、実際の書込可能
バッファの入力段とグラウンドとの電圧差は１．６Ｖで
あり、これは書込可能バッファの入力段を構成するトラ
ンジスタのしきい値電圧と同じになり、書込可能バッフ
ァがイネーブルされて、読出サイクルでない書込サイク
ルを進行させることになる。
ハイ（２．４Ｖ）の状態で読出動作が行なわれて、０．
８Ｖのグラウンド雑音が発生されると、実際の書込可能
バッファの入力段とグラウンドとの電圧差は１．６Ｖで
あり、これは書込可能バッファの入力段を構成するトラ
ンジスタのしきい値電圧と同じになり、書込可能バッフ
ァがイネーブルされて、読出サイクルでない書込サイク
ルを進行させることになる。
【０００６】
【発明が解決しようとする課題】半導体メモリ素子の設
計の際には、データ読出動作のときのグラウンド雑音が
０．８Ｖ以下を維持するようにデータ出力バッファを設
計し、プロセスマージンを考慮して０．６Ｖ以下になる
ように設計することになる。しかし、上記のようにデー
タ出力バッファを設計する場合は、データ出力バッファ
で読出データを外部ピンを介して出力すると、データ出
力時間の遅延をもたらすこととなり、また、一定のグラ
ウンド雑音のパルス幅に対する雑音除去装置を書込可能
バッファに含ませる場合は、データ読出サイクルを遅延
させるだけであり、雑音に対する完全な対策にはならな
い。
計の際には、データ読出動作のときのグラウンド雑音が
０．８Ｖ以下を維持するようにデータ出力バッファを設
計し、プロセスマージンを考慮して０．６Ｖ以下になる
ように設計することになる。しかし、上記のようにデー
タ出力バッファを設計する場合は、データ出力バッファ
で読出データを外部ピンを介して出力すると、データ出
力時間の遅延をもたらすこととなり、また、一定のグラ
ウンド雑音のパルス幅に対する雑音除去装置を書込可能
バッファに含ませる場合は、データ読出サイクルを遅延
させるだけであり、雑音に対する完全な対策にはならな
い。
【０００７】
【課題を解決するための手段】この発明の目的は、上述
のような従来技術の問題点を除去し、雑音による書込可
能バッファの誤動作を防ぐように書込可能バッファ回路
を構成することである。
のような従来技術の問題点を除去し、雑音による書込可
能バッファの誤動作を防ぐように書込可能バッファ回路
を構成することである。
【０００８】多数の入出力パッドを有するＤＲＡＭにお
いて、データ読出動作の後、データ書込動作を実施する
場合は外部入力信号である／ＯＥ（アウトプットイネー
ブル：／は反転信号を表示するものとして本明細書にお
いて使用する）をローからハイに遷移させて、／ＯＥ信
号をハイに遷移させた後、書込可能信号をローに遷移さ
せてデータ書込動作を遂行することになる。この発明で
は、このような入力信号のタイミングを利用してかつ書
込可能バッファ保護回路を書込可能バッファと内部書込
クロック発生器との間に設けている。
いて、データ読出動作の後、データ書込動作を実施する
場合は外部入力信号である／ＯＥ（アウトプットイネー
ブル：／は反転信号を表示するものとして本明細書にお
いて使用する）をローからハイに遷移させて、／ＯＥ信
号をハイに遷移させた後、書込可能信号をローに遷移さ
せてデータ書込動作を遂行することになる。この発明で
は、このような入力信号のタイミングを利用してかつ書
込可能バッファ保護回路を書込可能バッファと内部書込
クロック発生器との間に設けている。
【０００９】この発明の書込可能バッファ保護回路は、
書込可能バッファと内部書込クロック発生器とを接続さ
せたり切り離したりするスイッチの役割をする。データ
書込動作のときはスイッチをオンさせてローに入力され
た書込可能信号により内部書込クロックが発生される。
データ読出動作のときには、データ出力バッファが動作
する前にスイッチをオフにして書込可能バッファと内部
書込クロック発生器との接続を切ることにより、データ
読出動作のときにデータ出力バッファで雑音が発生され
ても内部書込クロックには影響を及ぼさないようにし、
書込可能バッファが動作する以前に再びスイッチをオン
させて次の書込サイクルに対処するようにした。
書込可能バッファと内部書込クロック発生器とを接続さ
せたり切り離したりするスイッチの役割をする。データ
書込動作のときはスイッチをオンさせてローに入力され
た書込可能信号により内部書込クロックが発生される。
データ読出動作のときには、データ出力バッファが動作
する前にスイッチをオフにして書込可能バッファと内部
書込クロック発生器との接続を切ることにより、データ
読出動作のときにデータ出力バッファで雑音が発生され
ても内部書込クロックには影響を及ぼさないようにし、
書込可能バッファが動作する以前に再びスイッチをオン
させて次の書込サイクルに対処するようにした。
【００１０】
【実施例の説明】図１は雑音除去装置を有する従来の書
込可能バッファのブロック図である。書込可能バッファ
１０は、雑音除去装置２０を介して書込可能信号を内部
書込クロック発生器３０に伝達する。
込可能バッファのブロック図である。書込可能バッファ
１０は、雑音除去装置２０を介して書込可能信号を内部
書込クロック発生器３０に伝達する。
【００１１】図１に示された回路では、雑音除去装置２
０は一定のパルス幅を有する雑音を除去するが、内部遅
延回路２１により書込サイクルが相当に遅延されるとい
う問題点を有する。
０は一定のパルス幅を有する雑音を除去するが、内部遅
延回路２１により書込サイクルが相当に遅延されるとい
う問題点を有する。
【００１２】図２は一般的なＤＲＡＭの読出および書込
サイクルを示すタイミング図である。この動作サイクル
は、／ＣＡＳ（コラムアドレスストローブ）信号により
遅延されることにより、データ出力ＤＯＵＴとデータ入
力ＤＩＮが全部動作の状態にあるようになる。
サイクルを示すタイミング図である。この動作サイクル
は、／ＣＡＳ（コラムアドレスストローブ）信号により
遅延されることにより、データ出力ＤＯＵＴとデータ入
力ＤＩＮが全部動作の状態にあるようになる。
【００１３】図２に示されるように、／ＲＡＳ（ローア
ドレスストローブ）信号がオンに／ＣＡＳ信号がハイか
らローに遷移することによって読出動作が始まり、この
とき、／ＯＥ信号もハイからローに遷移されてデータ出
力バッファを動作させることになる。／ＯＥ信号がロー
に遷移され、データ出力バッファの出力段で読出データ
が認知される時間までをＯＥ信号アクセスタイムＴＯＡ
Ｃと称し、このとき、符号Ｎで示される時点でデータ出
力バッファに雑音が発生される。
ドレスストローブ）信号がオンに／ＣＡＳ信号がハイか
らローに遷移することによって読出動作が始まり、この
とき、／ＯＥ信号もハイからローに遷移されてデータ出
力バッファを動作させることになる。／ＯＥ信号がロー
に遷移され、データ出力バッファの出力段で読出データ
が認知される時間までをＯＥ信号アクセスタイムＴＯＡ
Ｃと称し、このとき、符号Ｎで示される時点でデータ出
力バッファに雑音が発生される。
【００１４】上記のデータ読出動作の後にデータ書込動
作を行なうためには、／ＯＥ信号をローからハイに遷移
すべきであり、／ＯＥ信号がローからハイに遷移される
時点から書込可能信号がハイからローに遷移する時点ま
でを示すＴＯＦＦは、／ＯＥ信号による読出データ出力
ターンオフ遅延時間であり、書込可能信号がロー状態に
至るとデータ書込動作が始まる。
作を行なうためには、／ＯＥ信号をローからハイに遷移
すべきであり、／ＯＥ信号がローからハイに遷移される
時点から書込可能信号がハイからローに遷移する時点ま
でを示すＴＯＦＦは、／ＯＥ信号による読出データ出力
ターンオフ遅延時間であり、書込可能信号がロー状態に
至るとデータ書込動作が始まる。
【００１５】図２に示したように、データ出力バッファ
は、／ＯＥ信号がハイからローに遷移し、ＴＯＡＣ時間
が経過した時点で動作して雑音を発生する。データ読出
動作の後にデータ書込動作を実施するためには、／ＯＥ
信号をローからハイに遷移させ、ＴＯＦＦ時間が経過す
べきであるので、このような信号のタイミングを利用し
て読出動作のときにはデータ出力バッファが動作する以
前に、図３に示される書込可能バッファ保護回路をスイ
ッチオフさせ、／ＯＥ信号がハイになり、ＴＯＦＦ時間
が経過する前に書込可能バッファ保護回路をスイッチオ
ンさせることによって、データ出力バッファで発生され
る雑音により書込可能バッファが誤動作することを防ぐ
ことができる。
は、／ＯＥ信号がハイからローに遷移し、ＴＯＡＣ時間
が経過した時点で動作して雑音を発生する。データ読出
動作の後にデータ書込動作を実施するためには、／ＯＥ
信号をローからハイに遷移させ、ＴＯＦＦ時間が経過す
べきであるので、このような信号のタイミングを利用し
て読出動作のときにはデータ出力バッファが動作する以
前に、図３に示される書込可能バッファ保護回路をスイ
ッチオフさせ、／ＯＥ信号がハイになり、ＴＯＦＦ時間
が経過する前に書込可能バッファ保護回路をスイッチオ
ンさせることによって、データ出力バッファで発生され
る雑音により書込可能バッファが誤動作することを防ぐ
ことができる。
【００１６】図３はこの発明の書込可能バッファ保護回
路を含む書込関連回路の接続構成図である。書込可能バ
ッファ保護回路４０は、／ＳＷＩＴＣＨ信号によりオン
・オフされて、一種のスイッチの役割をする。／ＳＷＩ
ＴＣＨ信号はデータ書込動作のときにはいつもハイ状態
（スイッチオン）に維持され、書込可能（／ＷＥ）信号
を内部書込クロック発生器３０に伝達する。データ読出
動作のときには、データ出力バッファが動作する前に、
ロー状態（スイッチオフ）に遷移して書込可能バッファ
１０と内部読出クロック発生器３０との接続状態を切る
ことにより、データ出力バッファの動作により雑音が発
生し書込可能バッファが誤動作しても、書込可能バッフ
ァの出力が内部書込クロック発生器に伝達されないよう
にし、それにより雑音が内部回路に及ぶ影響が除去され
る。
路を含む書込関連回路の接続構成図である。書込可能バ
ッファ保護回路４０は、／ＳＷＩＴＣＨ信号によりオン
・オフされて、一種のスイッチの役割をする。／ＳＷＩ
ＴＣＨ信号はデータ書込動作のときにはいつもハイ状態
（スイッチオン）に維持され、書込可能（／ＷＥ）信号
を内部書込クロック発生器３０に伝達する。データ読出
動作のときには、データ出力バッファが動作する前に、
ロー状態（スイッチオフ）に遷移して書込可能バッファ
１０と内部読出クロック発生器３０との接続状態を切る
ことにより、データ出力バッファの動作により雑音が発
生し書込可能バッファが誤動作しても、書込可能バッフ
ァの出力が内部書込クロック発生器に伝達されないよう
にし、それにより雑音が内部回路に及ぶ影響が除去され
る。
【００１７】図４はこの発明の書込可能バッファ保護回
路の実施例を示すブロック図である。／ＣＡＳ信号と／
ＯＥ信号の結合により生成される／ＣＡＳ・／ＯＥバッ
ファ６０のインバータＩＮＶ１の出力は、ＡとＢとに分
けられて、Ａはデータ出力バッファ５０をイネーブルし
て、読出データを外部ピンに出力する役割をし、Ｂはこ
の発明の書込可能バッファ保護回路の／ＳＷＩＴＣＨ信
号の役割をする。
路の実施例を示すブロック図である。／ＣＡＳ信号と／
ＯＥ信号の結合により生成される／ＣＡＳ・／ＯＥバッ
ファ６０のインバータＩＮＶ１の出力は、ＡとＢとに分
けられて、Ａはデータ出力バッファ５０をイネーブルし
て、読出データを外部ピンに出力する役割をし、Ｂはこ
の発明の書込可能バッファ保護回路の／ＳＷＩＴＣＨ信
号の役割をする。
【００１８】図４では、データ書込動作のときには、イ
ンバータＩＮＶ１の出力信号がローに遷移し、Ａ経路の
信号はデータ出力バッファ５０を動作させ、Ｂ経路の信
号（この発明の／ＳＷＩＴＣＨ信号）は、書込可能バッ
ファ保護回路４０のＮＡＮＤゲートの出力をハイに維持
し、書込可能バッファの出力信号が内部書込クロック発
生器３０に伝達されることを防ぐ。これによって、デー
タ出力バッファ５０の動作のときに発生される雑音によ
り、不所望なデータ書込動作が発生されることを防止す
ることができる。
ンバータＩＮＶ１の出力信号がローに遷移し、Ａ経路の
信号はデータ出力バッファ５０を動作させ、Ｂ経路の信
号（この発明の／ＳＷＩＴＣＨ信号）は、書込可能バッ
ファ保護回路４０のＮＡＮＤゲートの出力をハイに維持
し、書込可能バッファの出力信号が内部書込クロック発
生器３０に伝達されることを防ぐ。これによって、デー
タ出力バッファ５０の動作のときに発生される雑音によ
り、不所望なデータ書込動作が発生されることを防止す
ることができる。
【００１９】また、インバータＩＮＶ１の出力信号は、
図２に示されるように／ＯＥ信号によりＴＯＦＦ時間以
前にハイに遷移して、データ書込動作が始まる前に書込
可能バッファ１０と内部書込クロック発生器３０とを接
続させることにより、データ書込のときには書込可能信
号により書込サイクルが正常に進行される。
図２に示されるように／ＯＥ信号によりＴＯＦＦ時間以
前にハイに遷移して、データ書込動作が始まる前に書込
可能バッファ１０と内部書込クロック発生器３０とを接
続させることにより、データ書込のときには書込可能信
号により書込サイクルが正常に進行される。
【００２０】
【発明の効果】この発明の書込可能バッファ保護回路を
使用すると、データ読出動作のとき、データ出力バッフ
ァで発生される雑音により不所望な書込サイクルが進行
されることが防止できるので、従来の雑音除去装置を使
用する場合に比べてデータ書込サイクルを速く進行させ
ることができ、データ出力バッファの設計のときの不必
要なマージンを除去してデータ読出動作を速くすること
ができる効果が得られる。
使用すると、データ読出動作のとき、データ出力バッフ
ァで発生される雑音により不所望な書込サイクルが進行
されることが防止できるので、従来の雑音除去装置を使
用する場合に比べてデータ書込サイクルを速く進行させ
ることができ、データ出力バッファの設計のときの不必
要なマージンを除去してデータ読出動作を速くすること
ができる効果が得られる。
【図１】雑音除去装置を有する従来の書込バッファのブ
ロック図。
ロック図。
【図２】ＤＲＡＭの読出および書込サイクルを示すタイ
ミング図。
ミング図。
【図３】この発明の書込可能バッファ保護回路を含む書
込関連回路の接続構成図。
込関連回路の接続構成図。
【図４】この発明の書込可能バッファ保護回路の実施例
を示すブロック図。
を示すブロック図。
１０ 書込可能バッファ ２０ 雑音除去装置 ２１ 遅延回路 ３０ 内部書込クロック発生器 ４０ 書込可能バッファ保護回路 ５０ データ出力バッファ ６０ ／ＣＡＳ・／ＯＥバッファ
Claims (2)
- 【請求項１】 多数の入出力パッドを有するメモリ素子
において、データ読出動作のとき、データ出力バッファ
で発生されるグラウンド雑音により書込可能バッファが
誤動作するのを防止するための書込可能バッファ保護回
路であって、 前記書込可能バッファ保護回路は書込可能バッファと内
部書込クロック発生器との間に設けられ、 データ書込動作時、書込可能バッファと内部書込クロッ
ク発生器を接続させ、 データ読出動作時、データ出力バッファが動作する前、
書込可能バッファと内部書込クロック発生器とを分離さ
せ、次の書込サイクルに備えて、読出動作が終了された
後、書込可能バッファを再び内部書込クロック発生器と
接続させるようにスイッチングされることを特徴とす
る、書込可能バッファ保護回路。 - 【請求項２】 前記スイッチング動作のための信号がコ
ラムアドレス信号と出力イネーブル信号とに応答して形
成されることを特徴とする、請求項１に記載の書込可能
バッファ保護回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR92P11933 | 1992-07-04 | ||
| KR1019920011933A KR950010142B1 (ko) | 1992-07-04 | 1992-07-04 | 라이트 인에이블 (we) 버퍼 보호 회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06103772A true JPH06103772A (ja) | 1994-04-15 |
Family
ID=19335882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5165485A Pending JPH06103772A (ja) | 1992-07-04 | 1993-07-05 | 書込可能バッファ保護回路 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH06103772A (ja) |
| KR (1) | KR950010142B1 (ja) |
| DE (1) | DE4322359C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100481827B1 (ko) * | 1997-05-12 | 2005-07-11 | 삼성전자주식회사 | 데이터입/출력버퍼회로를제어하기위한회로들을갖는반도체메모리장치 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100480900B1 (ko) * | 1998-01-13 | 2005-07-07 | 주식회사 하이닉스반도체 | 반도체메모리 |
| US6628564B1 (en) | 1998-06-29 | 2003-09-30 | Fujitsu Limited | Semiconductor memory device capable of driving non-selected word lines to first and second potentials |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05182466A (ja) * | 1991-12-27 | 1993-07-23 | Mitsubishi Electric Corp | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62103898A (ja) * | 1985-10-31 | 1987-05-14 | Mitsubishi Electric Corp | ダイナミツクランダムアクセスメモリ装置 |
| JPH0713863B2 (ja) * | 1989-07-20 | 1995-02-15 | 株式会社東芝 | ダイナミック型ランダムアクセスメモリ |
-
1992
- 1992-07-04 KR KR1019920011933A patent/KR950010142B1/ko not_active IP Right Cessation
-
1993
- 1993-07-05 DE DE4322359A patent/DE4322359C2/de not_active Expired - Fee Related
- 1993-07-05 JP JP5165485A patent/JPH06103772A/ja active Pending
Patent Citations (1)
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100481827B1 (ko) * | 1997-05-12 | 2005-07-11 | 삼성전자주식회사 | 데이터입/출력버퍼회로를제어하기위한회로들을갖는반도체메모리장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR940002859A (ko) | 1994-02-19 |
| KR950010142B1 (ko) | 1995-09-07 |
| DE4322359A1 (de) | 1994-01-27 |
| DE4322359C2 (de) | 1998-05-28 |
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