JP2856598B2 - ダイナミックランダムアクセスメモリ装置 - Google Patents

ダイナミックランダムアクセスメモリ装置

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JP2856598B2
JP2856598B2 JP4144044A JP14404492A JP2856598B2 JP 2856598 B2 JP2856598 B2 JP 2856598B2 JP 4144044 A JP4144044 A JP 4144044A JP 14404492 A JP14404492 A JP 14404492A JP 2856598 B2 JP2856598 B2 JP 2856598B2
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、一般にダイナミック
ランダムアクセスメモリ装置に関し、特に、セルフリフ
レッシュ機能を有するダイナミックランダムアクセスメ
モリ装置のテスト時間を短縮するための改善に関する。
【０００２】
【従来の技術】ダイナミックランダムアクセスメモリ
（以下「ＤＲＡＭ」という）は、１つのメモリセルが、
１個のスイッチングトランジスタと、１個のデータ記憶
キャパシタとによって構成されるため、半導体基板にお
ける高集積化に適した半導体メモリとして広く普及して
いる。ＤＲＡＭでは、データ信号がキャパシタによって
保持されるため、周期的にキャパシタにストアされたデ
ータ信号を増幅するという「リフレッシュ動作」が必要
である。近年のＤＲＡＭのほとんどは、内部的にまたは
外部からのリフレッシュ制御を必要とすることなくリフ
レッシュ動作を行なうことができる機能（一般に「セル
フリフレッシュ機能」と呼ばれる）を有している。セル
フリフレッシュ機能を有するＤＲＡＭの一例は、本願と
同じ出願人に付与された米国特許番号４，９３３，９０
７に開示されている。
【０００３】図５は、この発明の背景を示すＤＲＡＭの
ブロック図である。図５を参照して、このＤＲＡＭ１０
０は、行および列に配設された４，７１８，５９２個の
メモリセルを備えたメモリセルアレイ１と、メモリセル
アレイ１内のワード線を選択するための行デコーダ２
と、アクセスされるべきメモリセルの列を選択するため
の列デコーダ３と、外部から時分割態様で与えられるア
ドレス信号を受けるアドレスバッファ４と、メモリセル
アレイ１に接続されたセンスリフレッシュアンプ５と、
メモリセルアレイ１内のビット線と入力バッファ７およ
び出力バッファ８との間を選択的に接続するためのＩＯ
ゲート回路６とを含む。図５において、ライン１００
は、半導体基板をも示している。
【０００４】クロック信号発生器９は、外部から与えら
れるロウアドレスストローブ信号／ＲＡＳおよびカラム
アドレスストローブ信号／ＣＡＳに応答して、ＤＲＡＭ
１００内の回路を制御するためのさまざまなクロック信
号を発生する。リフレッシュコントロール回路１０は、
クロック信号発生器９から与えられるＲＡＳおよびＣＡ
Ｓ系内部信号Ｓｒに応答して動作し、リフレッシュコン
トロール信号ＲＥＦを発生する。
【０００５】書込動作において、外部から与えられるデ
ータ信号ＤＱ０ないしＤＱ８は、入力バッファ７を介し
てＩＯゲート回路６に与えられる。列デコーダ３は、ア
ドレスバッファ４を介して与えられる列アドレス信号Ｃ
Ａ０ないしＣＡ８をデコードすることにより、ＩＯゲー
ト回路６内の１つのスイッチング回路（図示せず）を選
択的に導通させる。したがって、データ信号がメモリセ
ルアレイ１内のビット線（図示せず）に与えられる。行
デコーダ２は、アドレスバッファ４を介して与えられる
行アドレス信号ＲＡ０ないしＲＡ９をデコードし、図示
されていない１本のワード線を選択的に活性化させる。
したがって、ビット線上のデータ信号が、行デコーダ２
および列デコーダ３によって指定されたメモリセル（図
示せず）に書込まれる。
【０００６】読出動作において、行デコーダ２によって
指定されたメモリセルから、ストアされていたデータ信
号がビット線（図示せず）上に与えられる。ビット線上
のデータ信号はセンスリフレッシュアンプ５により増幅
される。列デコーダ３が、ＩＯゲート回路６内の１つの
スイッチング回路（図示せず）を選択的に導通させるの
で、増幅されたデータ信号が出力バッファ８に与えられ
る。したがって、メモリセルアレイ１内にストアされた
データが、出力バッファ８を介して外部に出力される。
【０００７】図６は、従来のビット線周辺回路の一部を
示す回路図である。図７は、図６に示した動作を説明す
るためのタイミングチャートである。図６に示したビッ
ト線周辺回路に関する記載は、１９８５年に開催された
国際固体回路会議（ＩＳＳＣＣ８５）のダイジェスト・
オブ・テクニカルペーパーズの２５２頁ないし２５３頁
に記載されている。
【０００８】図６および図７を参照して、読出動作にお
いて、ワード線ＷＬｉが活性化されたとき、メモリセル
ＭＣのスイッチングトランジスタＱｓがオンする。した
がって、メモリセルＭＣ内のキャパシタＣｓにストアさ
れていたデータ信号が、ビット線ＢＬｊ上に表われる。
トランジスタＱ１ないしＱ４によって構成されたセンス
アンプ５が、活性化制御信号ＳP およびＳN に応答して
活性化されるので、ビット線ＢＬｊと／ＢＬｊとの間に
表われた微小な電位差がセンスアンプ５によって増幅さ
れる。列デコーダ３から高レベルの列選択信号Ｙｊがト
ランジスタＱ８およびＱ９のゲートに与えられるので、
トランジスタＱ８およびＱ９がオンする。したがって、
センスアンプ５により増幅されたデータ信号がＩＯ線対
６ａ，６ｂに与えられる。ＩＯ線対６ａ，６ｂ上のデー
タ信号は、出力バッファ８に伝送される。
【０００９】上記の記載では、一般の読出動作について
説明がなされたが、リフレッシュ動作においても類似の
動作が行なわれることが指摘される。しかしながら、リ
フレッシュ動作では、高レベルの列選択信号Ｙｊが与え
られないので、トランジスタＱ８およびＱ９がオンしな
い。センスアンプ５により増幅されたデータ信号は、導
通されているスイッチングトランジスタＱｓを介してキ
ャパシタＣｓに再び与えられる。すなわち、キャパシタ
Ｃｓにより保持されている信号電荷は、時間の経過に従
って次第に減少されるが、センスアンプ５による周期的
な増幅および再書込みにより、信号電荷が回復される。
ＤＲＡＭにおけるリフレッシュ動作は、詳細な回路にお
いて上記の態様で行なわれる。
【００１０】図８は、図５に示したリフレッシュコント
ロール回路１０の回路ブロック図である。図８を参照し
て、リフレッシュコントロール回路１０は、カスビフォ
アラス（以下「ＣＢＲ」と呼ぶ）リフレッシュコントロ
ール回路１１と、セルフリフレッシュコントロール回路
１２とを含む。ＣＢＲリフレッシュ動作は、外部から与
えられる信号／ＲＡＳおよび／ＣＡＳの立下がりタイミ
ングに応答して行なわれる。言い換えると、ＣＢＲリフ
レッシュ動作は、外部制御の下で実行される。ＣＢＲリ
フレッシュコントロール回路１１は、図５に示したクロ
ック信号発生器９から与えられるＲＡＳおよびＣＡＳ系
内部信号Ｓｒに応答して、ＣＢＲリフレッシュのための
リフレッシュコントロール信号ＲＥＦをアドレスバッフ
ァ４へ供給する。
【００１１】セルフリフレッシュコントロール回路１２
は、図示されていないリングオシレータによって構成さ
れる発振回路１３と、発振回路１３から与えられるクロ
ック信号φ０をカウントするセルフリフレッシュ周期設
定カウンタ（以下「セルフリフレッシュカウンタ」とい
う）１４とを含む。ＣＢＲリフレッシュ動作が外部から
要求されないとき、ＣＢＲリフレッシュコントロール回
路１１からセルフリフレッシュ動作を要求する信号Ｓｓ
ｒが自動的に発生され、セルフリフレッシュコントロー
ル回路１２に与えられる。セルフリフレッシュカウンタ
１４は、発振回路１３から出力されるクロック信号φ０
をカウントし、リフレッシュコントロール信号ＲＥＦを
アドレスバッファ４に与える。
【００１２】発振回路１３は、セルフリフレッシュ要求
信号Ｓｓｒに応答して発振を開始し、数μｓないし十数
μｓのサイクルパルスを有するクロック信号φ０を出力
する。セルフリフレッシュカウンタ１４は、クロック信
号φ０をカウントし、百数十のサイクルパルスを含むリ
フレッシュコントロール信号ＲＥＦを出力する。
【００１３】セルフリフレッシュモードにおいてアドレ
スバッファ４に与えられるリフレッシュコントロール信
号ＲＥＦの循環周期は、メモリセルにストアされたデー
タ信号が失われない範囲内でできるだけ長い時間長さに
設定される。その理由は、リフレッシュ動作がセンスア
ンプの活性化を伴うので、電力消費を減少させるために
はリフレッシュ間隔をできるだけ長く設定する必要があ
るからである。したがって、セルフリフレッシュコント
ロール回路１２内に設けられる発振回路１３は、ＤＲＡ
Ｍのデータ記憶能力および電力消費を考慮にいれて、長
い周期を有するリングオシレータが用いられている。
【００１４】
【発明が解決しようとする課題】一般に、半導体製造工
場では、製品の出荷前にさまざまなテストが行なわれ
る。ＤＲＡＭにおいても、さまざまなテストが行なわれ
るのであるが、特にセルフリフレッシュ機能を有するＤ
ＲＡＭにおいて次のような問題が指摘される。前述のよ
うに、発振回路１３は比較的長い周期を有するクロック
信号φ０を出力するので、ＤＲＡＭにおいてセルフリフ
レッシュ機能が正常に行なわれていることを確認するの
に多くの時間を要する。すなわち、セルフリフレッシュ
機能確認テストでは、すべてのメモリセルにおいてスト
アされているデータ信号が、セルフリフレッシュ動作に
より、正しく保持され続けていることが確かめられる。
発振回路１３が比較的長い周期のクロック信号φ０を出
力するために、セルフリフレッシュカウンタ１４から出
力されるリフレッシュコントロール信号ＲＥＦの循環周
期も長い。したがって、リフレッシュコントロール信号
ＲＥＦに従って行デコーダ２がすべてのメモリセル行を
指定するのに長い時間を要し、セルフリフレッシュ機能
確認テストに要する全体の時間が増大されていた。
【００１５】この発明は、上記のような課題を解決する
ためになされたもので、ダイナミックランダムアクセス
メモリ装置のセルフリフレッシュ機能確認テストに要す
る時間を短縮させることを目的とする。
【００１６】
【課題を解決するための手段】請求項１の発明にかかる
ダイナミックランダムアクセスメモリ装置は、行および
列に配設された複数のメモリセルを備えたメモリセルア
レイと、与えられたリフレッシュ制御信号に応答して、
リフレッシュコントロール信号を発生し、リフレッシュ
制御信号に応答してセルフリフレッシュ動作を要求する
信号を発生するリフレッシュコントロール回路と、リフ
レッシュコントロール信号に基づきメモリセルアレイ内
のリフレッシュされるべきメモリセルを指定するアドレ
スバッファと、セルフリフレッシュ動作を要求する信号
に応答して発振し、通常のセルフリフレッシュモードに
おけるリフレッシュ周期を規定するための基になる源発
振である第１の周波数を有する第１のクロック信号を発
生する第１の発振回路と、第１の周波数よりも高い第２
の周波数を有する第２のクロック信号を発生する第２の
発振回路と、外部から与えられるテストモード信号に応
答して、第１および第２のクロック信号の一方を選択的
に出力する選択的供与手段と、選択的供与手段から与え
られるクロック信号をカウントし、カウント数に応じて
リフレッシュコントロール信号を発生するセルフリフレ
ッシュカウンタとを含む。
【００１７】請求項２の発明にかかるダイナミックラン
ダムアクセスメモリ装置は、行および列に配設された複
数のメモリセルを備えたメモリセルアレイと、与えられ
たリフレッシュ制御信号に応答して、リフレッシュコン
トロール信号を発生し、リフレッシュ制御信号に応答し
てセルフリフレッシュ動作を要求する信号を発生するリ
フレッシュコントロール回路と、リフレッシュコントロ
ール信号に基づきメモリセルアレイ内のリフレッシュさ
れるべきメモリセルを指定するアドレスバッファと、セ
ルフリフレッシュ動作を要求する信号に応答して発振
し、通常のセルフリフレッシュモードにおけるリフレッ
シュ周期を規定するための基になる源発振である第１の
周波数を有する第１のクロック信号を発生する第１の発
振回路と、第１の周波数よりも高い第２の周波数を有
し、かつ外部から与えられる第２のクロック信号を受け
る手段と、外部から与えられるテストモード信号に応答
して、第１および第２のクロック信号の一方を選択的に
出力する選択的供与手段と、選択的供与手段から与えら
れるクロック信号をカウントし、カウント数に応じてリ
フレッシュコントロール信号を発生するセルフリフレッ
シュカウンタとを含む。
【００１８】請求項３の発明にかかるダイナミックラン
ダムアクセスメモリ装置は、行および列に配設された複
数のメモリセルを備えたメモリセルアレイと、与えられ
たリフレッシュ制御信号に応答して、リフレッシュコン
トロール信号を発生し、リフレッシュ制御信号に応答し
てセルフリフレッシュ動作を要求する信号を発生するリ
フレッシュコントロール回路と、リフレッシュコントロ
ール信号に基づきメモリセルアレイ内のリフレッシュさ
れるべきメモリセルを指定するアドレスバッファと、セ
ルフリフレッシュ動作を要求する信号に応答して発振
し、通常のセルフリフレッシュモードにおけるリフレッ
シュ周期を規定するための基になる源発振である周波数
を有するクロック信号を発生する発振回路と、与えられ
るクロック信号をカウントし、カウント数に応じてリフ
レッシュコントロール信号を発生するセルフリフレッシ
ュカウンタと、外部から与えられるテストモード信号に
応答して、セルフリフレッシュカウンタに与えられるク
ロック信号の周波数をより高いものに変更する周波数変
更回路とを含む。
【００１９】
【作用】請求項１および２の発明におけるダイナミック
ランダムアクセスメモリ装置では、外部からテストモー
ドが指定されたとき、通常のセルフリフレッシュモード
における第１の周波数よりも高い第２の周波数を有する
第２のクロック信号がリフレッシュアドレス発生手段に
与えられる。したがって、テストモードにおいて、通常
のセルフリフレッシュモードにおけるよりも短い循環周
期を有するリフレッシュアドレスをリフレッシュアドレ
ス発生手段が発生するので、セルフリフレッシュ機能確
認テストに要する時間が短縮され得る。
【００２０】請求項３の発明におけるダイナミックラン
ダムアクセスメモリ装置では、テストモードにおいて、
リフレッシュカウンタ手段に与えられるクロック信号の
周波数が周波数変更手段よりもより高いものに変更され
る。したがって、リフレッシュカウンタ手段が通常のセ
ルフリフレッシュモードにおけるものよりもより短い循
環周期を有するリフレッシュアドレス信号を出力するの
で、リフレッシュ機能確認テストに要する時間が短縮さ
れ得る。
【００２１】
【実施例】図１は、この発明の一実施例を示すリフレッ
シュコントロール回路の回路ブロック図である。図１を
参照して、このリフレッシュコントロール回路２０は、
ＣＢＲコントロール回路１１と、改善されたセルフリフ
レッシュコントロール回路１５とを含む。セルフリフレ
ッシュコントロール回路１５は、通常のセルフリフレッ
シュ動作におけるリフレッシュ周期を規定するクロック
信号φ０を発生する発振回路１３と、外部から指定され
るテストモードにおけるリフレッシュ周期を規定するク
ロック信号φｔを発生する発振回路１６と、発振回路１
３および１６の出力にそれぞれ接続されたトランスミッ
ションゲート１７および１８とを含む。
【００２２】外部から出力イネーブル信号／ＯＥを受け
る入力端子２２に、テストモード検出回路１９が接続さ
れる。リフレッシュコントロール回路２０内に設けられ
た２つのトランスミッションゲート１７および１８は、
テストモード検出回路１９から与えられるテストモード
信号ＣＴＥに応答して選択的に導通する。したがって、
発振回路１３および１６から発生される２つのクロック
信号φ０およびφｔの一方が、選択的にセルフリフレッ
シュカウンタ１４にカウンタ駆動信号φｃとして与えら
れる。
【００２３】通常のセルフリフレッシュモードにおい
て、端子２２に与えられる信号／ＲＡＳは、通常の高レ
ベル、すなわち電源電圧レベル（＝Ｖｃｃ）に維持され
る。ＣＢＲリフレッシュコントロール回路１１は、セル
フリフレッシュ動作を要求する信号Ｓｓｒを自動的に出
力するので、通常のセルフリフレッシュ動作が開始され
る。テストモード検出回路１９は、高電圧検出回路によ
って構成されているので、このとき低レベルのテストモ
ード信号ＣＴＥを出力する。したがって、トランスミッ
ションゲート１７および１８は、テストモード信号ＣＴ
Ｅに応答して、それぞれオンおよびオフする。したがっ
て、通常のセルフリフレッシュモードにおいては、発振
回路１３から出力されるクロック信号φ０、すなわち比
較的長い周期を有するクロック信号が信号φｃとしてセ
ルフリフレッシュカウンタ１４に与えられる。セルフリ
フレッシュカウンタ１４は、クロック信号φｃによって
規定されるリフレッシュ周期（すなわち循環周期）を有
するリフレッシュコントロール信号ＲＥＦを出力する。
【００２４】セルフリフレッシュ機能確認テストが実行
されるとき、電源電圧Ｖｃｃを超えるより高い電圧レベ
ルを有するテストモード指定信号が端子２２に与えられ
る。テストモード検出回路、すなわち高電圧検出回路１
９は、端子２２に与えられた高電圧に応答して、高レベ
ルのテストモード信号ＣＴＥを出力する。トランスミッ
ションゲート１７および１８は、信号ＣＴＥに応答して
それぞれオフおよびオンする。したがって、発振回路１
６から発生されるより高い周波数を有するクロック信号
φｔがトランスミッションゲート１８を介して信号φｃ
としてセルフリフレッシュカウンタ１４に与えられる。
その結果、セルフリフレッシュカウンタ１４は、通常の
セルフリフレッシュモードにおけるよりもより短いリフ
レッシュ周期（すなわち循環周期）を有するリフレッシ
ュコントロール信号ＲＥＦを発生することができる。
【００２５】より短いリフレッシュ周期を有するリフレ
ッシュコントロール信号ＲＥＦが図５に示したアドレス
バッファ４に与えられ、行デコーダ２はセルフリフレッ
シュ機能確認テストにおいて通常のセルフリフレッシュ
モードにおけるよりもより短い時間でメモリセルアレイ
１内のすべてのメモリセル行を指定することができる。
したがって、セルフリフレッシュカウンタ１４の正常な
動作が短時間で確認でき、さらには、セルフリフレッシ
ュ機能確認テストに要する時間が短縮され得る。
【００２６】一方、外部からＣＢＲリフレッシュ動作が
要求されるとき、図８に示したリフレッシュコントロー
ル回路１０の場合と同様に、ＣＢＲリフレッシュコント
ロール回路１１からリフレッシュコントロール信号ＲＥ
Ｆが出力される。
【００２７】図２は、図１に示したリフレッシュコント
ロール回路２０の動作を説明するためのタイミングチャ
ートである。リフレッシュコントロール回路２０の上記
の動作は、図２に示したタイミングチャートにおいて示
されている。すなわち、外部からテストモードが指定さ
れないとき、テストモード検出回路１９から低レベルの
テストモード信号ＣＴＥが出力される。したがって、発
振回路１３から発生されるクロック信号φ０がトランス
ミッションゲート１７を介してセルフリフレッシュカウ
ンタ１４に駆動信号φｃとして与えられる。一方、外部
からテストモードが指定されるとき、テストモード検出
回路１９が高レベルのテストモード信号ＣＴＥを出力す
る。したがって、発振回路１６から発生されたクロック
信号φｔがトランスミッションゲート１８を介してセル
フリフレッシュカウンタ１４に駆動信号φｃとして与え
られる。
【００２８】図３は、この発明のもう１つの実施例を示
すリフレッシュコントロール回路の回路ブロック図であ
る。図３を参照して、このリフレッシュコントロール回
路３０は、図１に示した回路２０と比較すると、発振回
路１６が省かれている。すなわち、セルフリフレッシュ
コントロール回路１５は、図１に示した発振回路１６に
代えて、外部から与えられるクロック信号φｅを受ける
ように接続される。図３に示した他の回路構成は、図１
に示したものとほぼ同じであるので説明が省略される。
【００２９】外部クロック信号φｅは、スペア入力端子
２１を介して与えられる。クロック信号φｅは、セルフ
リフレッシュ機能確認テストに要する時間を短縮させる
ため、クロック信号φ０よりも高い周波数を有してい
る。したがって、図３に示した実施例においても、外部
からテストモードが指定されたとき、外部クロック信号
φｅがトランスミッションゲート１８を介してセルフリ
フレッシュカウンタ１４に与えられる。その結果、図１
に示した回路２０の例と同様に、セルフリフレッシュ機
能確認テストに要する時間が短縮され得る。図３に示し
た回路の動作を説明するためのタイミングチャートが、
図４において示されている。
【００３０】このように、図１または図３に示したリフ
レッシュコントロール回路２０または３０およびテスト
モード検出回路１９を図５に示したようなＤＲＡＭに適
用することにより、セルフリフレッシュ機能確認テスト
において、より短いリフレッシュ周期、または循環周期
を有するリフレッシュコントロール信号ＲＥＦをアドレ
スバッファ４に与えることができる。その結果、行デコ
ーダ２によりメモリセルアレイ１内のすべてのメモリセ
ル行がより短い時間で指定され得るので、セルフリフレ
ッシュカウンタ１４の正常な動作を短時間で確認でき、
したがってセルフリフレッシュ機能確認テストを短時間
で終了させることができる。スペア入力端子２１がＤＲ
ＡＭにおいて残されているとき、図３に示したリフレッ
シュコントロール回路３０が用いられるが、そのような
端子２１が残されていなくても、図１に示したリフレッ
シュコントロール回路２０が用いられ得る。このこと
は、入力端子を増加させることなくテスト時間を短縮で
きることを意味する。
【００３１】
【発明の効果】以上のように、この発明によれば、外部
からテストモードが指定されたとき、通常のセルフリフ
レッシュモードにおけるよりもより高い周波数を有する
クロック信号がリフレッシュアドレス発生手段に与えら
れるので、ダイナミックランダムアクセスメモリ装置に
おけるセルフリフレッシュ機能確認テストに要する時間
が短縮され得る。
【図面の簡単な説明】
【図１】この発明の一実施例を示すリフレッシュコント
ロール回路の回路ブロック図である。
【図２】図１に示された回路の動作を説明するためのタ
イミングチャートである。
【図３】この発明のもう１つの実施例を示すリフレッシ
ュコントロール回路の回路ブロック図である。
【図４】図３に示した回路の動作を説明するためのタイ
ミングチャートである。
【図５】この発明の背景を示すＤＲＡＭのブロック図で
ある。
【図６】従来のビット線周辺回路の一部を示す回路図で
ある。
【図７】図６に示した回路の動作を説明するためのタイ
ミングチャートである。
【図８】図５に示したリフレッシュコントロール回路の
回路ブロック図である。
【符号の説明】
１１ ＣＢＲリフレッシュコントロール回路 １３ 発振回路（通常のセルフリフレッシュモード用） １４ リフレッシュカウンタ １５ セルフリフレッシュコントロール回路 １６ 発振回路（テストモード用） １７，１８ トランスミッションゲート １９ テストモード検出回路 ２０ リフレッシュコントロール回路 ２２ ＲＡＳ信号入力端子

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 セルフリフレッシュ機能を有するダイナ
    ミックランダムアクセスメモリ装置であって、 行および列に配設された複数のメモリセルを備えたメモ
    リセルアレイと、与えられたリフレッシュ制御信号に応答して、リフレッ
    シュコントロール信号を発生し、前記リフレッシュ制御
    信号に応答してセルフリフレッシュ動作を要求する信号
    を発生するリフレッシュコントロール回路と、 リフレッシュコントロール信号に基づき前記メモリセル
    アレイ内のリフレッシュされるべきメモリセルを指定す
    るアドレスバッファと、 前記セルフリフレッシュ動作を要求する信号に応答して
    発振し、 通常のセルフリフレッシュモードにおけるリフ
    レッシュ周期を規定するための基になる源発振である第
    １の周波数を有する第１のクロック信号を発生する第１
    の発振回路と、 前記第１の周波数よりも高い第２の周波数を有する第２
    のクロック信号を発生する第２の発振回路と、 外部から与えられるテストモード信号に応答して、前記
    第１および第２のクロック信号の一方を選択的に出力す
    る選択的供与手段と、 前記選択的供与手段から与えられるクロック信号をカウ
    ントし、カウント数に応じて前記リフレッシュコントロ
    ール信号を発生するセルフリフレッシュカウンタと を含
    む、ダイナミックランダムアクセスメモリ装置。
  2. 【請求項２】 セルフリフレッシュ機能を有するダイナ
    ミックランダムアクセスメモリ装置であって、 行および列に配設された複数のメモリセルを備えたメモ
    リセルアレイと、与えられたリフレッシュ制御信号に応答して、リフレッ
    シュコントロール信号を発生し、前記リフレッシュ制御
    信号に応答してセルフリフレッシュ動作を要求する信号
    を発生するリフレッシュコントロール回路と、 リフレッシュコントロール信号に基づき前記メモリセル
    アレイ内のリフレッシュされるべきメモリセルを指定す
    るアドレスバッファと、 前記セルフリフレッシュ動作を要求する信号に応答して
    発振し、 通常のセルフリフレッシュモードにおけるリフ
    レッシュ周期を規定するための基になる源発振 である第
    １の周波数を有する第１のクロック信号を発生する第１
    の発振回路と、 前記第１の周波数よりも高い第２の周波数を有し、かつ
    外部から与えられる第２のクロック信号を受ける手段
    と、 外部から与えられるテストモード信号に応答して、前記
    第１および第２のクロック信号の一方を選択的に出力す
    る選択的供与手段と、 前記選択的供与手段から与えられるクロック信号をカウ
    ントし、カウント数に応じて前記リフレッシュコントロ
    ール信号を発生するセルフリフレッシュカウンタと を含
    む、ダイナミックランダムアクセスメモリ装置。
  3. 【請求項３】 セルフリフレッシュ機能を有するダイナ
    ミックランダムアクセスメモリ装置であって、 行および列に配列された複数のメモリセルを備えたメモ
    リセルアレイと、与えられたリフレッシュ制御信号に応答して、リフレッ
    シュコントロール信号を発生し、前記リフレッシュ制御
    信号に応答してセルフリフレッシュ動作を要求する信号
    を発生するリフレッシュコントロール回路と、 リフレッシュコントロール信号に基づき前記メモリセル
    アレイ内のリフレッシュされるべきメモリセルを指定す
    るアドレスバッファと、 前記セルフリフレッシュ動作を要求する信号に応答して
    発振し、 通常のセルフリフレッシュモードにおけるリフ
    レッシュ周期を規定するための基になる源発振である周
    波数を有するクロック信号を発生する発振回路と、与えられるクロック信号をカウントし、カウント数に応
    じて前記リフレッシュコントロール信号を発生するセル
    フリフレッシュカウンタと、 外部から与えられるテストモード信号に応答して、前記
    セルフリフレッシュカウンタに与えられるクロック信号
    の周波数をより高いものに変更する周波数変更回路と を
    含む、ダイナミックランダムアクセスメモリ装置。
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US08/045,572 US5349562A (en) 1992-06-04 1993-04-09 Dynamic random access memory device suitable for shortening time required for testing self-refresh function
ITMI931088A IT1272460B (it) 1992-06-04 1993-05-26 Dispositivo di memoria dinamica ad accesso casuale adatto per abbreviare il tempo richiesto per testare la richiesta di auto-rinfresco
DE4317887A DE4317887A1 (de) 1992-06-04 1993-05-28 Dynamische Speichervorrichtung für wahlfreien Zugriff mit Selbst-Refresh-Funktion
KR1019930009921A KR960008279B1 (ko) 1992-06-04 1993-06-02 셀프-리프레쉬 기능을 테스트하는데 요구되는 시간을 단축하는데 적합한 다이나믹 랜덤 액세스 메모리 장치

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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950010624B1 (ko) * 1993-07-14 1995-09-20 삼성전자주식회사 반도체 메모리장치의 셀프리프레시 주기조절회로
JP2606669B2 (ja) * 1994-09-22 1997-05-07 日本電気株式会社 半導体記憶装置
JPH08153400A (ja) * 1994-11-29 1996-06-11 Mitsubishi Electric Corp Ｄｒａｍ
JPH08227579A (ja) * 1995-02-22 1996-09-03 Mitsubishi Electric Corp 半導体記憶装置
JPH09161478A (ja) * 1995-12-12 1997-06-20 Mitsubishi Electric Corp 半導体記憶装置
JP4014669B2 (ja) * 1996-04-22 2007-11-28 株式会社ルネサステクノロジ 同期型半導体記憶装置
US6392948B1 (en) * 1996-08-29 2002-05-21 Micron Technology, Inc. Semiconductor device with self refresh test mode
US5940851A (en) * 1996-11-27 1999-08-17 Monolithic Systems, Inc. Method and apparatus for DRAM refresh using master, slave and self-refresh modes
US6272588B1 (en) * 1997-05-30 2001-08-07 Motorola Inc. Method and apparatus for verifying and characterizing data retention time in a DRAM using built-in test circuitry
JPH1139862A (ja) * 1997-07-16 1999-02-12 Mitsubishi Electric Corp 半導体記憶装置
AU1075599A (en) * 1997-10-10 1999-05-03 Rambus Incorporated Dram core refresh with reduced spike current
US6122214A (en) * 1998-03-23 2000-09-19 Matsushita Electric Industrial Co., Ltd. Semiconductor memory
US6049505A (en) 1998-05-22 2000-04-11 Micron Technology, Inc. Method and apparatus for generating memory addresses for testing memory devices
KR20000026987A (ko) * 1998-10-22 2000-05-15 구자홍 절전모드 제어장치 및 방법
US6317852B1 (en) * 1998-10-23 2001-11-13 Vanguard International Semiconductor Corporation Method to test auto-refresh and self refresh circuitry
KR100381966B1 (ko) * 1998-12-28 2004-03-22 주식회사 하이닉스반도체 반도체메모리장치및그구동방법
US6208577B1 (en) * 1999-04-16 2001-03-27 Micron Technology, Inc. Circuit and method for refreshing data stored in a memory cell
TW454289B (en) * 2000-03-09 2001-09-11 Taiwan Semiconductor Mfg Programmable memory refresh architecture
KR100712492B1 (ko) * 2001-06-28 2007-05-02 삼성전자주식회사 반도체 메모리 장치의 셀프 리프레쉬 회로 및 그 방법
US6774734B2 (en) * 2002-11-27 2004-08-10 International Business Machines Corporation Ring oscillator circuit for EDRAM/DRAM performance monitoring
KR100576922B1 (ko) 2004-04-19 2006-05-03 주식회사 하이닉스반도체 고전압 발생 회로
KR100607352B1 (ko) * 2004-12-30 2006-07-31 주식회사 하이닉스반도체 리프레쉬 오실레이터 제어 회로
KR100670657B1 (ko) * 2005-06-30 2007-01-17 주식회사 하이닉스반도체 반도체 메모리 소자
US7746159B1 (en) * 2006-06-06 2010-06-29 Cypress Semiconductor Corporation Polarity conversion circuit
KR100878301B1 (ko) * 2007-05-10 2009-01-13 주식회사 하이닉스반도체 다중 테스트 모드를 지원하는 테스트 회로
US7890286B2 (en) * 2007-12-18 2011-02-15 Hynix Semiconductor Inc. Test circuit for performing multiple test modes

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6061992A (ja) * 1983-09-14 1985-04-09 Nec Corp 擬似スタティックメモリ
JPS62170094A (ja) * 1986-01-21 1987-07-27 Mitsubishi Electric Corp 半導体記憶回路
JPS6432489A (en) * 1987-07-27 1989-02-02 Matsushita Electronics Corp Memory device
US4933907A (en) * 1987-12-03 1990-06-12 Mitsubishi Denki Kabushiki Kaisha Dynamic random access memory device and operating method therefor
DE69128061T2 (de) * 1990-08-30 1998-03-26 Nec Corp Halbleiterspeicheranordnung
JPH05217366A (ja) * 1992-02-04 1993-08-27 Sharp Corp ダイナミック型半導体メモリ

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Publication number Publication date
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ITMI931088A0 (it) 1993-05-26

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