JP2856598B2 - ダイナミックランダムアクセスメモリ装置 - Google Patents

ダイナミックランダムアクセスメモリ装置

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JP2856598B2
JP2856598B2 JP4144044A JP14404492A JP2856598B2 JP 2856598 B2 JP2856598 B2 JP 2856598B2 JP 4144044 A JP4144044 A JP 4144044A JP 14404492 A JP14404492 A JP 14404492A JP 2856598 B2 JP2856598 B2 JP 2856598B2
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  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、一般にダイナミック
ランダムアクセスメモリ装置に関し、特に、セルフリフ
レッシュ機能を有するダイナミックランダムアクセスメ
モリ装置のテスト時間を短縮するための改善に関する。
【0002】
【従来の技術】ダイナミックランダムアクセスメモリ
(以下「DRAM」という)は、1つのメモリセルが、
1個のスイッチングトランジスタと、1個のデータ記憶
キャパシタとによって構成されるため、半導体基板にお
ける高集積化に適した半導体メモリとして広く普及して
いる。DRAMでは、データ信号がキャパシタによって
保持されるため、周期的にキャパシタにストアされたデ
ータ信号を増幅するという「リフレッシュ動作」が必要
である。近年のDRAMのほとんどは、内部的にまたは
外部からのリフレッシュ制御を必要とすることなくリフ
レッシュ動作を行なうことができる機能(一般に「セル
フリフレッシュ機能」と呼ばれる)を有している。セル
フリフレッシュ機能を有するDRAMの一例は、本願と
同じ出願人に付与された米国特許番号4,933,90
7に開示されている。
【0003】図5は、この発明の背景を示すDRAMの
ブロック図である。図5を参照して、このDRAM10
0は、行および列に配設された4,718,592個の
メモリセルを備えたメモリセルアレイ1と、メモリセル
アレイ1内のワード線を選択するための行デコーダ2
と、アクセスされるべきメモリセルの列を選択するため
の列デコーダ3と、外部から時分割態様で与えられるア
ドレス信号を受けるアドレスバッファ4と、メモリセル
アレイ1に接続されたセンスリフレッシュアンプ5と、
メモリセルアレイ1内のビット線と入力バッファ7およ
び出力バッファ8との間を選択的に接続するためのIO
ゲート回路6とを含む。図5において、ライン100
は、半導体基板をも示している。
【0004】クロック信号発生器9は、外部から与えら
れるロウアドレスストローブ信号/RASおよびカラム
アドレスストローブ信号/CASに応答して、DRAM
100内の回路を制御するためのさまざまなクロック信
号を発生する。リフレッシュコントロール回路10は、
クロック信号発生器9から与えられるRASおよびCA
S系内部信号Srに応答して動作し、リフレッシュコン
トロール信号REFを発生する。
【0005】書込動作において、外部から与えられるデ
ータ信号DQ0ないしDQ8は、入力バッファ7を介し
てIOゲート回路6に与えられる。列デコーダ3は、ア
ドレスバッファ4を介して与えられる列アドレス信号C
A0ないしCA8をデコードすることにより、IOゲー
ト回路6内の1つのスイッチング回路(図示せず)を選
択的に導通させる。したがって、データ信号がメモリセ
ルアレイ1内のビット線(図示せず)に与えられる。行
デコーダ2は、アドレスバッファ4を介して与えられる
行アドレス信号RA0ないしRA9をデコードし、図示
されていない1本のワード線を選択的に活性化させる。
したがって、ビット線上のデータ信号が、行デコーダ2
および列デコーダ3によって指定されたメモリセル(図
示せず)に書込まれる。
【0006】読出動作において、行デコーダ2によって
指定されたメモリセルから、ストアされていたデータ信
号がビット線(図示せず)上に与えられる。ビット線上
のデータ信号はセンスリフレッシュアンプ5により増幅
される。列デコーダ3が、IOゲート回路6内の1つの
スイッチング回路(図示せず)を選択的に導通させるの
で、増幅されたデータ信号が出力バッファ8に与えられ
る。したがって、メモリセルアレイ1内にストアされた
データが、出力バッファ8を介して外部に出力される。
【0007】図6は、従来のビット線周辺回路の一部を
示す回路図である。図7は、図6に示した動作を説明す
るためのタイミングチャートである。図6に示したビッ
ト線周辺回路に関する記載は、1985年に開催された
国際固体回路会議(ISSCC85)のダイジェスト・
オブ・テクニカルペーパーズの252頁ないし253頁
に記載されている。
【0008】図6および図7を参照して、読出動作にお
いて、ワード線WLiが活性化されたとき、メモリセル
MCのスイッチングトランジスタQsがオンする。した
がって、メモリセルMC内のキャパシタCsにストアさ
れていたデータ信号が、ビット線BLj上に表われる。
トランジスタQ1ないしQ4によって構成されたセンス
アンプ5が、活性化制御信号SP およびSN に応答して
活性化されるので、ビット線BLjと/BLjとの間に
表われた微小な電位差がセンスアンプ5によって増幅さ
れる。列デコーダ3から高レベルの列選択信号Yjがト
ランジスタQ8およびQ9のゲートに与えられるので、
トランジスタQ8およびQ9がオンする。したがって、
センスアンプ5により増幅されたデータ信号がIO線対
6a,6bに与えられる。IO線対6a,6b上のデー
タ信号は、出力バッファ8に伝送される。
【0009】上記の記載では、一般の読出動作について
説明がなされたが、リフレッシュ動作においても類似の
動作が行なわれることが指摘される。しかしながら、リ
フレッシュ動作では、高レベルの列選択信号Yjが与え
られないので、トランジスタQ8およびQ9がオンしな
い。センスアンプ5により増幅されたデータ信号は、導
通されているスイッチングトランジスタQsを介してキ
ャパシタCsに再び与えられる。すなわち、キャパシタ
Csにより保持されている信号電荷は、時間の経過に従
って次第に減少されるが、センスアンプ5による周期的
な増幅および再書込みにより、信号電荷が回復される。
DRAMにおけるリフレッシュ動作は、詳細な回路にお
いて上記の態様で行なわれる。
【0010】図8は、図5に示したリフレッシュコント
ロール回路10の回路ブロック図である。図8を参照し
て、リフレッシュコントロール回路10は、カスビフォ
アラス(以下「CBR」と呼ぶ)リフレッシュコントロ
ール回路11と、セルフリフレッシュコントロール回路
12とを含む。CBRリフレッシュ動作は、外部から与
えられる信号/RASおよび/CASの立下がりタイミ
ングに応答して行なわれる。言い換えると、CBRリフ
レッシュ動作は、外部制御の下で実行される。CBRリ
フレッシュコントロール回路11は、図5に示したクロ
ック信号発生器9から与えられるRASおよびCAS系
内部信号Srに応答して、CBRリフレッシュのための
リフレッシュコントロール信号REFをアドレスバッフ
ァ4へ供給する。
【0011】セルフリフレッシュコントロール回路12
は、図示されていないリングオシレータによって構成さ
れる発振回路13と、発振回路13から与えられるクロ
ック信号φ0をカウントするセルフリフレッシュ周期設
定カウンタ(以下「セルフリフレッシュカウンタ」とい
う)14とを含む。CBRリフレッシュ動作が外部から
要求されないとき、CBRリフレッシュコントロール回
路11からセルフリフレッシュ動作を要求する信号Ss
rが自動的に発生され、セルフリフレッシュコントロー
ル回路12に与えられる。セルフリフレッシュカウンタ
14は、発振回路13から出力されるクロック信号φ0
をカウントし、リフレッシュコントロール信号REFを
アドレスバッファ4に与える。
【0012】発振回路13は、セルフリフレッシュ要求
信号Ssrに応答して発振を開始し、数μsないし十数
μsのサイクルパルスを有するクロック信号φ0を出力
する。セルフリフレッシュカウンタ14は、クロック信
号φ0をカウントし、百数十のサイクルパルスを含むリ
フレッシュコントロール信号REFを出力する。
【0013】セルフリフレッシュモードにおいてアドレ
スバッファ4に与えられるリフレッシュコントロール信
号REFの循環周期は、メモリセルにストアされたデー
タ信号が失われない範囲内でできるだけ長い時間長さに
設定される。その理由は、リフレッシュ動作がセンスア
ンプの活性化を伴うので、電力消費を減少させるために
はリフレッシュ間隔をできるだけ長く設定する必要があ
るからである。したがって、セルフリフレッシュコント
ロール回路12内に設けられる発振回路13は、DRA
Mのデータ記憶能力および電力消費を考慮にいれて、長
い周期を有するリングオシレータが用いられている。
【0014】
【発明が解決しようとする課題】一般に、半導体製造工
場では、製品の出荷前にさまざまなテストが行なわれ
る。DRAMにおいても、さまざまなテストが行なわれ
るのであるが、特にセルフリフレッシュ機能を有するD
RAMにおいて次のような問題が指摘される。前述のよ
うに、発振回路13は比較的長い周期を有するクロック
信号φ0を出力するので、DRAMにおいてセルフリフ
レッシュ機能が正常に行なわれていることを確認するの
に多くの時間を要する。すなわち、セルフリフレッシュ
機能確認テストでは、すべてのメモリセルにおいてスト
アされているデータ信号が、セルフリフレッシュ動作に
より、正しく保持され続けていることが確かめられる。
発振回路13が比較的長い周期のクロック信号φ0を出
力するために、セルフリフレッシュカウンタ14から出
力されるリフレッシュコントロール信号REFの循環周
期も長い。したがって、リフレッシュコントロール信号
REFに従って行デコーダ2がすべてのメモリセル行を
指定するのに長い時間を要し、セルフリフレッシュ機能
確認テストに要する全体の時間が増大されていた。
【0015】この発明は、上記のような課題を解決する
ためになされたもので、ダイナミックランダムアクセス
メモリ装置のセルフリフレッシュ機能確認テストに要す
る時間を短縮させることを目的とする。
【0016】
【課題を解決するための手段】請求項1の発明にかかる
ダイナミックランダムアクセスメモリ装置は、行および
列に配設された複数のメモリセルを備えたメモリセルア
レイと、与えられたリフレッシュ制御信号に応答して、
リフレッシュコントロール信号を発生し、リフレッシュ
制御信号に応答してセルフリフレッシュ動作を要求する
信号を発生するリフレッシュコントロール回路と、リフ
レッシュコントロール信号に基づきメモリセルアレイ内
のリフレッシュされるべきメモリセルを指定するアドレ
スバッファと、セルフリフレッシュ動作を要求する信号
に応答して発振し、通常のセルフリフレッシュモードに
おけるリフレッシュ周期を規定するための基になる源発
振である第1の周波数を有する第1のクロック信号を発
生する第1の発振回路と、第1の周波数よりも高い第2
の周波数を有する第2のクロック信号を発生する第2の
発振回路と、外部から与えられるテストモード信号に応
答して、第1および第2のクロック信号の一方を選択的
出力する選択的供与手段と、選択的供与手段から与え
られるクロック信号をカウントし、カウント数に応じて
リフレッシュコントロール信号を発生するセルフリフレ
ッシュカウンタとを含む。
【0017】請求項2の発明にかかるダイナミックラン
ダムアクセスメモリ装置は、行および列に配設された複
数のメモリセルを備えたメモリセルアレイと、与えられ
リフレッシュ制御信号に応答して、リフレッシュコン
トロール信号を発生し、リフレッシュ制御信号に応答し
てセルフリフレッシュ動作を要求する信号を発生するリ
フレッシュコントロール回路と、リフレッシュコントロ
ール信号に基づきメモリセルアレイ内のリフレッシュさ
れるべきメモリセルを指定するアドレスバッファと、セ
ルフリフレッシュ動作を要求する信号に応答して発振
し、通常のセルフリフレッシュモードにおけるリフレッ
シュ周期を規定するための基になる源発振である第1の
周波数を有する第1のクロック信号を発生する第1の
振回路と、第1の周波数よりも高い第2の周波数を有
し、かつ外部から与えられる第2のクロック信号を受け
る手段と、外部から与えられるテストモード信号に応答
して、第1および第2のクロック信号の一方を選択的に
出力する選択的供与手段と、選択的供与手段から与えら
れるクロック信号をカウントし、カウント数に応じてリ
フレッシュコントロール信号を発生するセルフリフレッ
シュカウンタとを含む。
【0018】請求項3の発明にかかるダイナミックラン
ダムアクセスメモリ装置は、行および列に配設された複
数のメモリセルを備えたメモリセルアレイと、与えられ
たリフレッシュ制御信号に応答して、リフレッシュコン
トロール信号を発生し、リフレッシュ制御信号に応答し
てセルフリフレッシュ動作を要求する信号を発生するリ
フレッシュコントロール回路と、リフレッシュコントロ
ール信号に基づきメモリセルアレイ内のリフレッシュさ
れるべきメモリセルを指定するアドレスバッファと、セ
ルフリフレッシュ動作を要求する信号に応答して発振
し、通常のセルフリフレッシュモードにおけるリフレッ
シュ周期を規定するための基になる源発振である周波数
を有するクロック信号を発生する発振回路と、与えられ
るクロック信号をカウントし、カウント数に応じてリフ
レッシュコントロール信号を発生するセルフリフレッシ
ュカウンタと、外部から与えられるテストモード信号に
応答して、セルフリフレッシュカウンタに与えられる
ロック信号の周波数をより高いものに変更する周波数変
更回路とを含む。
【0019】
【作用】請求項1および2の発明におけるダイナミック
ランダムアクセスメモリ装置では、外部からテストモー
ドが指定されたとき、通常のセルフリフレッシュモード
における第1の周波数よりも高い第2の周波数を有する
第2のクロック信号がリフレッシュアドレス発生手段に
与えられる。したがって、テストモードにおいて、通常
のセルフリフレッシュモードにおけるよりも短い循環周
期を有するリフレッシュアドレスをリフレッシュアドレ
ス発生手段が発生するので、セルフリフレッシュ機能確
認テストに要する時間が短縮され得る。
【0020】請求項3の発明におけるダイナミックラン
ダムアクセスメモリ装置では、テストモードにおいて、
リフレッシュカウンタ手段に与えられるクロック信号の
周波数が周波数変更手段よりもより高いものに変更され
る。したがって、リフレッシュカウンタ手段が通常のセ
ルフリフレッシュモードにおけるものよりもより短い循
環周期を有するリフレッシュアドレス信号を出力するの
で、リフレッシュ機能確認テストに要する時間が短縮さ
れ得る。
【0021】
【実施例】図1は、この発明の一実施例を示すリフレッ
シュコントロール回路の回路ブロック図である。図1を
参照して、このリフレッシュコントロール回路20は、
CBRコントロール回路11と、改善されたセルフリフ
レッシュコントロール回路15とを含む。セルフリフレ
ッシュコントロール回路15は、通常のセルフリフレッ
シュ動作におけるリフレッシュ周期を規定するクロック
信号φ0を発生する発振回路13と、外部から指定され
るテストモードにおけるリフレッシュ周期を規定するク
ロック信号φtを発生する発振回路16と、発振回路1
3および16の出力にそれぞれ接続されたトランスミッ
ションゲート17および18とを含む。
【0022】外部から出力イネーブル信号/OEを受け
る入力端子22に、テストモード検出回路19が接続さ
れる。リフレッシュコントロール回路20内に設けられ
た2つのトランスミッションゲート17および18は、
テストモード検出回路19から与えられるテストモード
信号CTEに応答して選択的に導通する。したがって、
発振回路13および16から発生される2つのクロック
信号φ0およびφtの一方が、選択的にセルフリフレッ
シュカウンタ14にカウンタ駆動信号φcとして与えら
れる。
【0023】通常のセルフリフレッシュモードにおい
て、端子22に与えられる信号/RASは、通常の高レ
ベル、すなわち電源電圧レベル(=Vcc)に維持され
る。CBRリフレッシュコントロール回路11は、セル
フリフレッシュ動作を要求する信号Ssrを自動的に出
力するので、通常のセルフリフレッシュ動作が開始され
る。テストモード検出回路19は、高電圧検出回路によ
って構成されているので、このとき低レベルのテストモ
ード信号CTEを出力する。したがって、トランスミッ
ションゲート17および18は、テストモード信号CT
Eに応答して、それぞれオンおよびオフする。したがっ
て、通常のセルフリフレッシュモードにおいては、発振
回路13から出力されるクロック信号φ0、すなわち比
較的長い周期を有するクロック信号が信号φcとしてセ
ルフリフレッシュカウンタ14に与えられる。セルフリ
フレッシュカウンタ14は、クロック信号φcによって
規定されるリフレッシュ周期(すなわち循環周期)を有
するリフレッシュコントロール信号REFを出力する。
【0024】セルフリフレッシュ機能確認テストが実行
されるとき、電源電圧Vccを超えるより高い電圧レベ
ルを有するテストモード指定信号が端子22に与えられ
る。テストモード検出回路、すなわち高電圧検出回路1
9は、端子22に与えられた高電圧に応答して、高レベ
ルのテストモード信号CTEを出力する。トランスミッ
ションゲート17および18は、信号CTEに応答して
それぞれオフおよびオンする。したがって、発振回路1
6から発生されるより高い周波数を有するクロック信号
φtがトランスミッションゲート18を介して信号φc
としてセルフリフレッシュカウンタ14に与えられる。
その結果、セルフリフレッシュカウンタ14は、通常の
セルフリフレッシュモードにおけるよりもより短いリフ
レッシュ周期(すなわち循環周期)を有するリフレッシ
ュコントロール信号REFを発生することができる。
【0025】より短いリフレッシュ周期を有するリフレ
ッシュコントロール信号REFが図5に示したアドレス
バッファ4に与えられ、行デコーダ2はセルフリフレッ
シュ機能確認テストにおいて通常のセルフリフレッシュ
モードにおけるよりもより短い時間でメモリセルアレイ
1内のすべてのメモリセル行を指定することができる。
したがって、セルフリフレッシュカウンタ14の正常な
動作が短時間で確認でき、さらには、セルフリフレッシ
ュ機能確認テストに要する時間が短縮され得る。
【0026】一方、外部からCBRリフレッシュ動作が
要求されるとき、図8に示したリフレッシュコントロー
ル回路10の場合と同様に、CBRリフレッシュコント
ロール回路11からリフレッシュコントロール信号RE
Fが出力される。
【0027】図2は、図1に示したリフレッシュコント
ロール回路20の動作を説明するためのタイミングチャ
ートである。リフレッシュコントロール回路20の上記
の動作は、図2に示したタイミングチャートにおいて示
されている。すなわち、外部からテストモードが指定さ
れないとき、テストモード検出回路19から低レベルの
テストモード信号CTEが出力される。したがって、発
振回路13から発生されるクロック信号φ0がトランス
ミッションゲート17を介してセルフリフレッシュカウ
ンタ14に駆動信号φcとして与えられる。一方、外部
からテストモードが指定されるとき、テストモード検出
回路19が高レベルのテストモード信号CTEを出力す
る。したがって、発振回路16から発生されたクロック
信号φtがトランスミッションゲート18を介してセル
フリフレッシュカウンタ14に駆動信号φcとして与え
られる。
【0028】図3は、この発明のもう1つの実施例を示
すリフレッシュコントロール回路の回路ブロック図であ
る。図3を参照して、このリフレッシュコントロール回
路30は、図1に示した回路20と比較すると、発振回
路16が省かれている。すなわち、セルフリフレッシュ
コントロール回路15は、図1に示した発振回路16に
代えて、外部から与えられるクロック信号φeを受ける
ように接続される。図3に示した他の回路構成は、図1
に示したものとほぼ同じであるので説明が省略される。
【0029】外部クロック信号φeは、スペア入力端子
21を介して与えられる。クロック信号φeは、セルフ
リフレッシュ機能確認テストに要する時間を短縮させる
ため、クロック信号φ0よりも高い周波数を有してい
る。したがって、図3に示した実施例においても、外部
からテストモードが指定されたとき、外部クロック信号
φeがトランスミッションゲート18を介してセルフリ
フレッシュカウンタ14に与えられる。その結果、図1
に示した回路20の例と同様に、セルフリフレッシュ機
能確認テストに要する時間が短縮され得る。図3に示し
た回路の動作を説明するためのタイミングチャートが、
図4において示されている。
【0030】このように、図1または図3に示したリフ
レッシュコントロール回路20または30およびテスト
モード検出回路19を図5に示したようなDRAMに適
用することにより、セルフリフレッシュ機能確認テスト
において、より短いリフレッシュ周期、または循環周期
を有するリフレッシュコントロール信号REFをアドレ
スバッファ4に与えることができる。その結果、行デコ
ーダ2によりメモリセルアレイ1内のすべてのメモリセ
ル行がより短い時間で指定され得るので、セルフリフレ
ッシュカウンタ14の正常な動作を短時間で確認でき、
したがってセルフリフレッシュ機能確認テストを短時間
で終了させることができる。スペア入力端子21がDR
AMにおいて残されているとき、図3に示したリフレッ
シュコントロール回路30が用いられるが、そのような
端子21が残されていなくても、図1に示したリフレッ
シュコントロール回路20が用いられ得る。このこと
は、入力端子を増加させることなくテスト時間を短縮で
きることを意味する。
【0031】
【発明の効果】以上のように、この発明によれば、外部
からテストモードが指定されたとき、通常のセルフリフ
レッシュモードにおけるよりもより高い周波数を有する
クロック信号がリフレッシュアドレス発生手段に与えら
れるので、ダイナミックランダムアクセスメモリ装置に
おけるセルフリフレッシュ機能確認テストに要する時間
が短縮され得る。
【図面の簡単な説明】
【図1】この発明の一実施例を示すリフレッシュコント
ロール回路の回路ブロック図である。
【図2】図1に示された回路の動作を説明するためのタ
イミングチャートである。
【図3】この発明のもう1つの実施例を示すリフレッシ
ュコントロール回路の回路ブロック図である。
【図4】図3に示した回路の動作を説明するためのタイ
ミングチャートである。
【図5】この発明の背景を示すDRAMのブロック図で
ある。
【図6】従来のビット線周辺回路の一部を示す回路図で
ある。
【図7】図6に示した回路の動作を説明するためのタイ
ミングチャートである。
【図8】図5に示したリフレッシュコントロール回路の
回路ブロック図である。
【符号の説明】
11 CBRリフレッシュコントロール回路 13 発振回路(通常のセルフリフレッシュモード用) 14 リフレッシュカウンタ 15 セルフリフレッシュコントロール回路 16 発振回路(テストモード用) 17,18 トランスミッションゲート 19 テストモード検出回路 20 リフレッシュコントロール回路 22 RAS信号入力端子

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項1】 セルフリフレッシュ機能を有するダイナ
    ミックランダムアクセスメモリ装置であって、 行および列に配設された複数のメモリセルを備えたメモ
    リセルアレイと、与えられたリフレッシュ制御信号に応答して、リフレッ
    シュコントロール信号を発生し、前記リフレッシュ制御
    信号に応答してセルフリフレッシュ動作を要求する信号
    を発生するリフレッシュコントロール回路と、 リフレッシュコントロール信号に基づき前記メモリセル
    アレイ内のリフレッシュされるべきメモリセルを指定す
    るアドレスバッファと、 前記セルフリフレッシュ動作を要求する信号に応答して
    発振し、 通常のセルフリフレッシュモードにおけるリフ
    レッシュ周期を規定するための基になる源発振である
    1の周波数を有する第1のクロック信号を発生する第1
    発振回路と、 前記第1の周波数よりも高い第2の周波数を有する第2
    のクロック信号を発生する第2の発振回路と、 外部から与えられるテストモード信号に応答して、前記
    第1および第2のクロック信号の一方を選択的に出力す
    選択的供与手段と、 前記選択的供与手段から与えられるクロック信号をカウ
    ントし、カウント数に応じて前記リフレッシュコントロ
    ール信号を発生するセルフリフレッシュカウンタと を含
    む、ダイナミックランダムアクセスメモリ装置。
  2. 【請求項2】 セルフリフレッシュ機能を有するダイナ
    ミックランダムアクセスメモリ装置であって、 行および列に配設された複数のメモリセルを備えたメモ
    リセルアレイと、与えられたリフレッシュ制御信号に応答して、リフレッ
    シュコントロール信号を発生し、前記リフレッシュ制御
    信号に応答してセルフリフレッシュ動作を要求する信号
    を発生するリフレッシュコントロール回路と、 リフレッシュコントロール信号に基づき前記メモリセル
    アレイ内のリフレッシュされるべきメモリセルを指定す
    るアドレスバッファと、 前記セルフリフレッシュ動作を要求する信号に応答して
    発振し、 通常のセルフリフレッシュモードにおけるリフ
    レッシュ周期を規定するための基になる源発振 である
    1の周波数を有する第1のクロック信号を発生する第1
    発振回路と、 前記第1の周波数よりも高い第2の周波数を有し、かつ
    外部から与えられる第2のクロック信号を受ける手段
    と、 外部から与えられるテストモード信号に応答して、前記
    第1および第2のクロック信号の一方を選択的に出力す
    選択的供与手段と、 前記選択的供与手段から与えられるクロック信号をカウ
    ントし、カウント数に応じて前記リフレッシュコントロ
    ール信号を発生するセルフリフレッシュカウンタと を含
    む、ダイナミックランダムアクセスメモリ装置。
  3. 【請求項3】 セルフリフレッシュ機能を有するダイナ
    ミックランダムアクセスメモリ装置であって、 行および列に配列された複数のメモリセルを備えたメモ
    リセルアレイと、与えられたリフレッシュ制御信号に応答して、リフレッ
    シュコントロール信号を発生し、前記リフレッシュ制御
    信号に応答してセルフリフレッシュ動作を要求する信号
    を発生するリフレッシュコントロール回路と、 リフレッシュコントロール信号に基づき前記メモリセル
    アレイ内のリフレッシュされるべきメモリセルを指定す
    るアドレスバッファと、 前記セルフリフレッシュ動作を要求する信号に応答して
    発振し、 通常のセルフリフレッシュモードにおけるリフ
    レッシュ周期を規定するための基になる源発振である
    波数を有するクロック信号を発生する発振回路と、与えられるクロック信号をカウントし、カウント数に応
    じて前記リフレッシュコントロール信号を発生するセル
    フリフレッシュカウンタと、 外部から与えられるテストモード信号に応答して、前記
    セルフリフレッシュカウンタに与えられるクロック信号
    の周波数をより高いものに変更する周波数変更回路と
    含む、ダイナミックランダムアクセスメモリ装置。
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