JPH03102696A - リフレッシュ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、ＤＲＡＭを用いるシステムに係り、特にＤＲ
ＡＭのリフレッシュを制御する装置に関する。

［従来の技術コ ＤＲＡＭは、コンデンサに電荷を蓄えることによって情
報を記憶するため、漏れ電流によって情報が消えてしま
わないうちにリフレッシュして記憶情報を書き直す必要
がある。リフレッシュの周期はメモリ●セルの電流漏れ
特性やロウ・アドレスの数等によって決まり、この周期
内に各メモリ●セルについて少なくとも１回のりフレッ
シュが行わればよい。ＤＲＡＭにおいては、１本のロウ
・アドレス●ラインをアクティブにするとカラム●アド
レスには関係なく、そのロウ・アドレス●ライン上の全
てのメモリ●セルが一度にリフレッシュされるようにな
っている。

第６図は、従来のリフレッシュ方式の１つを示す。この
方式によれば、リフレッシュ周期Ｔａの始めの所定期間
ＴＭがＤＲＡＭのり一ド／ライト（読出／書込）動作に
充てられ、残りの所定時間ＴＲがリフレッシュ動作に充
てられ、このリブレッンユ期間ＴＲ中にＤＲＡＭの全ロ
ウ・アドレス００　，０１　．０２　．・・・・．ＥＦ
．ＦＦ（ロウ・アドレス数が２５６の場合）について順
次リフレッシュが行われる。

第７図は従来の別のリフレッシュ方式を示す。

この方式によれば、リフレッシュ周期Ｔａの全般に亘っ
て一定の期間毎に１つのロウ・アドレスにつきリフレッ
シュが行われ、リフレッシュの合間（小期間ｔ讃中）が
リード／ライト動作に充てられる。通常は、ロウ・アド
レスの若い番号顧００，０１，０２，・・・・，ＥＦ，
ＦＦに１つずつリフレッシュが行われる。

［発明が解決しようとする課題コ 上述のように、従来のリフレッシュ方式は、ＤＲＡＭの
データシ一トで決められたリフレッシュ周期Ｔ　ａ内に
全部のアドレスについて一律にリフレッシュ●サイクル
を与えていた。つまり、各リフレッシュ周期Ｔａ内に必
ずロウ・アドレスの数に相当する回数（上記の例では２
５６回）の強制的なリフレッシュ●サイクルを与えてい
た。

しかし、当該リフレッシュ周期Ｔａが開始してから１度
でも書込みまたは読出しのあったメモリ●セルおよびそ
れと同一のロウ・アドレス●ライン上にあるメモリ●セ
ルについては、その書込み動作または読出し動作に際し
てリフレッシュに相当する情報の書込みまたは再書込み
が行われているので、従来方式のように後でリフレッシ
ュ●サイクルが与えられても、それは無意味なものとな
っていた。そればかりか、そのリフレッシュ●サイクル
の間、ＣＰＵ等はＤＲＡＭにアクセスできないため、バ
ス転送効率の低下ひいてはシステム●スルーブソトの低
下を招いた。さらには、不要なリフレッシュによってＤ
ＲＡＭ消費電力が増大する不具合もあった。

本発明は、かかる問題点に鑑みてなされたもので、ＤＲ
ＡＭのリフレッシュ動作を必要最小限に抑えることによ
りシステムのバス転送勤率やスループットの向上および
ＤＲＡＭ消費電力の節減を実現するリフレッシュ制御装
置を提供することを目的とする。

［課題を解決するための手段］ 上記の目的を達成するため、本発明の第１のリフレッシ
ュ制御装置は、ＤＲＡＭを有するシステムにおいて、一
定のリフレッシュ周期内の所定期間中にＤＲＡＭの各ロ
ウ・アドレスについて書込みまたは読出しのメモリ・ア
クセスがあったか否かを検出するメモリ・アクセス検出
手段と、該所定期間の経過後にメモリ・アクセス検出手
段の検出結果を基にメモリ・アクセスのなかったロウ・
アドレスについてのみリフレッシュを行うリフレッシュ
手段とを具備する構成とした。

また、上記の目的を達成するため、本発明の第２のリフ
レッシュ制御装置は，ＤＲＡＭを有するシステムにおい
て、一定のリフレッシュ周期内に設定された多数の小期
間について各小期間中に書込みまたは読出しのメモリ・
アクセスがあったＤＲＡＭのロウ・アドレスを検出して
その検出結果を保持するメモリ・アクセス検出手段と、
各小期間の終了毎にまだリフレッシュ周期内でメモリ・
アクセスをされていないロウ・アドレスのうちの１つに
ついてリフレッシュを行うリフレソシュ手段とを具備す
る構成とした。

また、上記第１および第２のリフレッシュ制御装置に好
適な構成手段として、メモリ・アクセス検出手段は、各
ロウ・アドレスについて書込みまたは読出しのメモリ・
アクセスがあったか否かの情報を保持するレジスタ手段
を具備し、リフレッシュ・アドレス発生手段は、レジス
タ手段の各ビット内容をチェックするレジスタ検出手段
と、レジスタ検出手段の出力に応じてインクリメントす
るアドレス・カウンタとを具備する構成とした。

［作用］ 第１のリフレッシュ制御装置では、リフレッシュ周期の
開始後の所定期間がリード／ライト●アクセスに充てら
れ、この期間中に少なくとも１回のメモリ・アクセスの
あったロウ・アドレスとメモリ・アクセスが１回もなか
ったロウ・アドレスとがメモリ・アクセス手段によって
判別される。

そして、該所定期間の経過後にメモリ・アクセス検出手
段の検出結果を基に、リフレッシュ手段がメモリ・アク
セスのなかったロウ・アドレスについてのみリフレッシ
ュ・アドレス信号を出力してリフレッシュを行う。した
がって、該所定期間中に、メモリ・アクセスのあったロ
ウ・アドレスの数が多いほど、リフレッシュ期間が短く
て済み、余った時間をリード／ライト●アクセスに充て
ることができる。

第２のリフレッシュ制御装置では、リフレッシュ周期の
開始後一定周期毎に１つのリフレッシュ●サイクルが挿
入され、リフレッシュ●サイクルの合間の小期間中にリ
ード／ライト●アクセスが行われる。本発明によれば、
各小期間中にメモリ・アクセスの受けたＤＲＡＭのロウ
ｅアドレスはメモリ・アクセス検出回路に検出され、各
リフレッシュ●サイクルは、リフレッシュが開始してか
らまだリード／ライト●アクセスもリフレッシュも全然
受けていないＤＲＡＭのロウ・アドレスのうちの１つに
ついて実行される。したがって、メモリ・アクセスの頻
度が多いほど、リフレソシュ●サイクルの回数が少なく
て済む。

また、メモリ・アクセス検出手段に、各ロウ・アドレス
について書込みまたは読出しのメモリ・アクセスがあっ
たか否かの情報を保持するレジスタ手段が備えられ、リ
フレッシュ・アドレス発生手段に、レジスタ手段の各ビ
ット内容をチェ，ノクするレジスタ検出手段と、レジス
タ検出手段の出力に応じてインクリメントするアドレス
・カウンタとが備えられることにより、簡易な回路構成
で本発明のリフレッシュ制ｇＩＪ装置が実現される。

［実施例］ 第１図は、本発明の一実施例によるコンピュータ●シス
テムの主要部の構成を示す。

ＤＲＡＭＩＯは、アドレス●バス１２，データ●パス１
４およびタイミング●コントローラＬ６を介してＣＰＵ
１８と接続する。ＤＲＡＭＩＯに対してリード／ライト
（読出しまたは書込み）を行う時、ＣＰＵ１８は、アド
レス●バス１２上にアドレス信号を送出するとともに、
タイミング●コントローラ１６を介してアクセス制御信
号ＲＡＳ，ＣＡＳ．ＷＥ，ＯＥをＤＲＡＭ　１　０に与
える．この実施例によるリフレッシュ制御装置は、メモ
リ・アクセス検出部２０１リフレッシュ・アドレス発生
部３０、リフレッシュ●コントローラ４０およびリフレ
ッシュ●タイマ５０を備える。

メモリ・アクセス検出部２０は、アドレス●バス１２に
接続されるとともにタイミング●コントローラ１６から
のロウ・アドレス●ストローブ信号ＲＡＳおよび制御信
号ＷＥ．ＯＥを受け取り、予め設定された期間中に各ロ
ウ・アドレス（例えばｏｏ，ｏｘ．・・・・ＥＦ，ＦＦ
）についてリード／ライト●アクセスがあったか否か検
出し、その検出結果をリフレッシュ・アドレス発生部３
０に与える。

リフレッシュ・アドレス発生部３０は、上記期間の終了
後に、メモリ・アクセス検出部２０からの検出結果を受
け、上記期間中にリード／ライトのメモリ・アクセスが
なかったＤＲＡＭＩＯのロウ・アドレスの１つまたは全
部に対してリフレノシュを行うようロウ・アドレス信号
を発生する。

リフレッシュ●コントローラ４０は、ＤＲＡＭ１０にリ
フレッシュ●サイクルを与えるようリフレッシュ・アド
レス発生部３０、タイミング●コントローラ１６および
ＣＰＵ１８に作用する。リフレッシュ●タイマ５０は、
メモリ・アクセス検出部２０１リフレッシュ・アドレス
発生部３０およびリフレッシュ●コントローラ４０に対
シて所要のタイミング信号を与える。

第２図は、メモリ・アクセス検出部２０およびリフレッ
シュ・アドレス発生部３０の具体的構成例を示す。この
構成例は、リフレッシュ周期Ｔａの開始後の所定期間Ｔ
ｌｌｌをリード／ライト●アクセスに充て、次の期間Ｔ
Ｒをリフレッシュに充てる方式である。この実施例によ
れば、このリフレソシュ期間ＴＲは一定ではなく、リー
ド／ライト●アクセス期間ＴＭ中にメモリ・アクセスを
受けたロウ・アドレスの数に応じて変化する。

メモリ・アクセス検出部２０は、アドレス●デコーダ２
２とパラレル●イン／シリアル●アウト型レジスタ２４
を有する。レジスタ２４は、各リフレッシュ周期Ｔａの
終了時または開始時にリフレッシュ●タイマ５０からの
タイミング信号ＣＬによってクリアされる。デ４コーダ
２２は、タイミング●コントローラ１６からのアクセス
制御信号『τ下に応動し、その時アドレス●バス１２上
に送出されているロウ・アドレス信号を取り込んでこれ
をデコードし、対応する１つの出力端子Ｙ１に“１”の
出力信号を発生する。すると、その出力端子Ｙｌからの
“１”は、レジスタ２４の対応するビットＬｌにロード
される。

しかして、リフレッシュ周期Ｔａが開始してのちＤＲＡ
ＭＩＯのりード／ライト●アクセス期間ＴＭが経過する
と、レジスタ２４には、図示のように、その期間ＴＭ中
に少なくとも１回のりード／ライト●アクセスがあった
ロウ・アドレス００，ｏ２１・・・ＦＦについてはそれ
ぞれ対応するビットＬ　Ｏ．Ｌ２，・・・・Ｌ２５５に
“１”が格納され、１回もリード／ライト●アクセスの
なかったロウ・アドレス０１，０３，・・・・ＥＦにつ
いてはそれぞれ対応するビットＬｌ，Ｌ３，・・・・Ｌ
２５４に“０”が格納されたままとなる。

リフレソシュ●アドレス発生部３０は、レジスタ読取回
路３２、アドレス・カウンタ３４、データ転送スイソチ
３６およびオアゲート３８を有する。レジスタ読取回路
３２は、リード／ライト●アクセス期間ＴＭの終了時に
タイマ５０からのタイミング信号ＭＴを受け、メモリ・
アクセス検出部２０のレジスタ２４に格納されているビ
ットＬＯ，Ｌ　１，・・・・Ｌ２５５を所定のタイミン
グで順次（シリアルに）チェックし、そのビット内容が
″１″のときに“Ｈ”のパルスＰＬを発生し　ＭＯ”の
ときは一旦チェックを中断する。

アドレス・カウンタ３４は、上記所定期間ＴＭの終了後
にタイマ５０からのクロックＧＫを受けるとともに、レ
ジスタ読取回路３２からのパルスＰＬを受け、それらの
累積カウント値に対応するｏウ●アドレス信号（リフレ
ッシュ・アドレス）を出力するようになっている。

さて、リード／ライト●アクセス期間ＴＭが終了すると
、最初のクロックＣＫがタイマ５０から供給される前に
、先ずレジスタ読取回路３２はレジスタ２４のビット内
容を第１ビットＬＯからチェソクする。そうすると、第
１ビソトＬＯは“１”であるから、パルスＰＬを発生し
、それをカウンタＰＬに与える。しかし、次の第２ビッ
トＬｌは“Ｏ”であるから、パルスＰＬは発生しない。

これにより、最初のクロックＣＫがタイマ５０から与え
られると、カウント値は２となり、カウンタ３４はＤＲ
ＡＭＩＯの２行目の全メモリ●セルを指定するロウ・ア
ドレス信号を出力する。この時、リフレッシュ●コント
ローラ４０は、クロノクＣＫに応動してスイソチ３６を
閉成し、該アドレス信号をアドレス●バス１２上に送出
する。さらに、コントローラ４０は、タイミング●コン
ト０−ラ１Ｂに制御信号Ｆｌを送ってロウ・アドレス●
ストローブ信号『Ｘ１をＤＲＡＭＩＯに与えさせると同
時に、リフレノシュ動作を行うことをＣＰＵ１８に知ら
せる。その結果、ＤＲＡＭＩＯにおいて、２行目のロウ
・アドレス●ライン上の全てのメモリ●セルがリフレッ
シュされる。

一方、レジスタ読取回路３２は、２つ目のクロックＣＫ
が来る前に、レジスタ２４の後続のビット内容をチェソ
クする。そうすると、第３ビットＬ２が“１”であるか
らパルスＰＬを発生して次の第４ビントＬ３のチェック
に進み、これは“Ｏ”であるから、そこでチェックを中
断する。しかして、２つ目のクロックＣＫがカウンタ３
４に入力した時、カウント値が４となり、その結果４行
目のメモリ●セルをアクセスするロウ・アドレス信号が
ＤＲＡＭＩＯに与えられ、それらのメモリ●セルがリフ
レッシュされる。

このようにして、レジスタ２４のビット内容にしたがっ
て、リード／ライト●アクセス期間ＴＭ中にメモリ・ア
クセスのなかったロウ・アドレスについてのみリフレッ
シュを行うようリフレッシュ・アドレス発生部３０より
順次ロウ・アドレス信号がＤＲＡＭＩＯに与えられ、そ
れと同期してＵ　７レノシュ●コントローラ４０より制
御信号カ各部へ与えられる。なお、レジスタ読取回路３
２は、最後のビットＬ２５５をチェックすると、タイミ
ング信号ＫＵを出力して、カウンタ３４をリセノ卜する
とともに、タイマ５０にクロックＣＫの供給を停止させ
る。

第４図は、この実施例によるリフレッシュ方式の作用を
示すタイミング図である。この方式によれば、リード／
ライト●アクセス期間ＴＭ中にメモリ・アクセスのなか
ったロウ・アドレスについてのみリフレッシュが行われ
、該期間ＴＭ中にメモリ・アクセスのあったロウ・アド
レスについてはリフレッシュが省略されるので、リフレ
ッシュ期間ＴＲは従来（第６図）よりも相当短くなり、
余った時間ＴＧをリード／ライト●アクセス動作に充て
ることができる。したがって、バス転送効率ひいてはシ
ステム●スループットを向上することができる。また、
無意味なリフレッシュを行わないので、ＤＲＡＭ消費電
力の無駄をなくすことができる。

第３図は、メモリ・アクセス検出部２０およびリフレッ
シュ・アドレス発生部３０の別な具体的構戚例を示す。

この構成例は、リフレッシュ周期Ｔａの開始後一定周期
毎に１つのリフレッシュ●サイクルを挿入するもので、
リフレッシュ●サイクルの合間（期間ｔ鳳）にリード／
ライト●アクセスを可能とするものである。この実施例
によれば、リフレノシュ●サイクルの総数は一定ではな
く、リード／ライト●アクセスの小期間ｔ＠中のメモリ
・アクセス状況によって変わる。

メモリ・アクセス検出部２０は、アドレス●デコーダ２
２とパラレル●イン／パラレル●アウト型レジスタ２６
を有する。この構成においては、リード／ライト●アク
セスの各小期間ｔｍが経過すると、レジスタ２６には、
その期間ｔｍ中に少なくとも１回のリード／ライト●ア
クセスがあったロウ・アドレスに対応するビットＬｊ，
Ｌｋ．・・・・に“１”が格納される。例えば、リフレ
ンシュ期間Ｔａが開始してから最初の小期間ｔ一中にＤ
ＲＡＭＩＯの１行目と２５５行目がメモリ・アクセスさ
れた場合、レジスタ２６のビットＬＯ．Ｌ２５４に“１
”が格納される。このレジスタ２６のビット内容は各小
期間ｔｍ毎に随時リフレッシュ・アドレス発生部３０に
与えられる。

リフレッシュ・アドレス発生部３０は、マルチプレクサ
３３、レジスタ読取回路３５、アドレス●デコーダ３７
、アドレス・カウンタ３４およびアドレス転送スイッチ
３６を備える。マルチプレクサ３３は、アドレス●デコ
ーダ３７よりアドレス・カウンタ３４の現時出力（ロウ
・アドレス）を受け、そのロウ・アドレスに対応するレ
ジスタ２６のビットＬｌをレジスタ読取回路３５に転送
する。レジスタ読取回路３５は、各小期間ｔｍの終了間
際にタイマ５０からのクロックＣＫ’に応動してレジス
タ２６のビットＬ１をチェックし、それが“１”のとき
にパルスＰＬを発生する。

しかして、上記のように最初の小期間ｔｍ中にレジスタ
２６のビソトＬＯ，Ｌ２５４に“１”が格納された場合
、先ずビットＬＯがマルチプレクサ３３を通ってレジス
タ読取回路３５に与えられる。

このビットＬＯは“１”であるから、レジスタ読取回路
３５はパルスＰＬを発生する。これによりカウンタ３４
が１つインクリメントし、それに応じてマルチブレクサ
３３は次のビットＬｌをレジスタ読取回路３５に与える
。このビットＬ！は“Ｏ”であるから、レジスタ読取回
路３５は一旦チェックを中断する。一方、各小期間ｔ■
の終了後にリフレッシュ●コントローラ４０がクロック
ＣＫ゛に応動してスイッチ３６を閉成する。これにより
、その時のカウンタ３４より出力されているロウ・アド
レス信号がリフレッシュ・アドレスとしてアドレス●バ
ス１２に送出される。コントローラ４０はまた、タイミ
ング●コントローラ１６ニ制御信号Ｆ１を送ってロウ・
アドレス●ストローブ信号ＵＫ”ＨをＤＲＡＭ１　０に
与えさせると同時に、リフレッシュ◆サイクルが行われ
ることをＣＰＵ１８に知らせる。その結果，ＤＲＡＭＩ
Ｏにおいて、２行目のロウ・アドレス●ライ，ン上の全
てのメモリ●セルがリフレッシュされる。

そして、例えば、次のりード／ライト●アクセスの小期
間ｔ園中にＤＲＡＭ１　０の３行目、５行目、１２８行
目がアクセスされたとする。この場合、この小期間ｔｌ
中にレジスタ２６の対応するビットＬ　２，Ｌ　４，Ｌ
　１２７に“１″が書き込まれる。

そうすると、この小期間ｔｉ＋の終了間際に、レジスタ
読取回路３５がビットＬ２をチェックしてパルスＰＬを
出力し、これによってカウンタ３４が１つインクリメン
トし、次のビットＬ３（“Ｏ”）に進んだところで、レ
ジスタ読取回路３５はチェックを中断する。その結果、
２つ目のクロノクＣＫが与えられると、リフレッシュ・
アドレス発生部３０よりＤＲＡＭ１０の４行目のロウ・
アドレスをリフレッシュするためのアドレス信号が出力
される。

このようにして、この実施例による一定周期毎のりフレ
ッシュ●サイクルは、リフレソシュ周期Ｔａが開始して
からまだリード／ライト●アクセスモリフレッシュも全
然受けていないＤＲＡＭＩＯのロウ・アドレスのうちの
最も若い番号のものについて実行されることになる。

したがって、第５図に示すように、既にリード／ライト
●アクセスのあったロウ・アドレスについてはリフレッ
シュ●サイクルを省略するので、従来（第６図）よりも
少ない回数のリフレッシュ●サイクルで済むことになり
、余った分はリード／ライト●アクセスに充てることが
できる。これにより、バスの転送効率ひいてはシステム
●スルーブットを向上するとともに、無意味なリフレッ
シュによるＤＲＡＭ消費電力の無駄をなくすことができ
る。

なお、タイマ５０からのクロックＣＫ’を上記のクロッ
クＣＫに代えることで、第３図の回路構成によって第２
図の回路構成と同等の機能を行わせることが可能である
。

また、上述した実施例では、ＣＰＵによってメモリ・ア
クセスが行われる場合であったが、ＤＭＡＣＣ９イレク
ト・メモリ・アクセス・コントローラ）に　よ　って　
メ　モ　リ　●アクセスが行われる場合にも本発明は適
用可能である。一般に、ＣＰＵの場合は不定期的に任意
のアドレスに対してメモリ・アクセスをするのに対し、
ＤＭＡＣの場合は決まったアドレス順位でメモリ・アク
セスを確定的に行うことが多いので、本発明によるリフ
レッシュ省略の頻度が多く、より大きな効果が得られる
。

［発明の効果コ 本発明は、上述したような構成を有することにより、次
のような効果を奏する。

請求項１のリフレッシュ制御装置によれば、定のリフレ
ッシュ周期内の所定期間中にＤＲＡＭの各ロウ・アドレ
スについて書込みまたは読出しのメモリ・アクセスがあ
ったか否かを検出し、該所定期間の経過後にその検出結
果を基にメモリ・アクセスのなかったロウ・アドレスに
ついてのみリフレッシュを行うようにしたので、無意味
なリフレッシュを省いてリフレッシュ所要期間を短縮し
、余った時間をリード／ライト●アクセス動作に充てる
ことが可能であり、これによりバス転送効率ひいてはシ
ステム●スループットをｎｏ上ずることができ、さらに
はＤＲＡＭ消費電力の無駄をなくすことができる。

請求項２のリフレッシュ制御装置によれば、定のリフレ
ノシュ周期内に設定された多数の小期間について各小期
間中に書込みまたは読出しのメモリ・アクセスがあった
ＤＲＡＭのロウ・アドレスを検出し、各小期間の終了毎
にまだリフレッシュ周期内でメモリ・アクセスをされて
いないロウ・アドレスのうちの１つについてリフレッシ
ュを行うようにしたので、無意味なリフレッシュ●サイ
クルを省き、所要リフレッシュ●サイクル回数を少なく
して余った分をメそり●アクセスに充てることが可能で
あり、これによりバス転送効率ひいてはシステム●スル
ープットを向上することができ、またＤＲＡＭ消費電力
の無駄をなくすことができる。

請求項３のリフレッシュ制御装置によれば、メモリ・ア
クセス検出手段に、各ロウ・アドレスについて書込みま
たは読出しのメモリ・アクセスがあったか否かの情報を
保持するレジスタ手段を備え、リフレノンユ●アドレス
発生手段に、レジスタ手段の各ビット内容をチェックす
るレジスタ検出手段と、レジスタ検出手段の出力に応じ
てインクリメントするアドレス・カウンタとを備するこ
とにより、簡易な回路構成で本発明のリフレッシュ制御
装置を実現することができる。

【図面の簡単な説明】

第１図は、本発明の一実施例によるリフレッシュ制御回
路を適用したコンピュータ●システムの主要な構成を示
すブロック図、 第２図は、第１図のメモリ・アクセス検出回路およびリ
フレッシュ●アトレス発生部の一興体的構成例を示すブ
ロック図、 第３図は、第１図のメモリ・アクセス検出回路およびリ
フレッシュ●アトレス発生部の別の具体的構成例を示す
ブロック図、 第４図は、第２図の回路構成の作用を示すためのタイミ
ング図、 第５図は、第３図の回路構成の作用を示すためのタイミ
ング図、 第６図は、従来のリフレッシュ方式の作用を示すための
タイミング図、および 第７図は、従来の別のリフレッシュ方式の作用を示すた
めのタイミング図である。 １０・・・・ＤＲＡＭ， １２・・・・アドレス●バス、 １８・・・・ＣＰＵ， ２０・・・・メモリ・アクセス検出部、２２・・・・ア
ドレス●デコーダ、 ２４・・・・パラレル●イン／シリアル●アウト型レジ
スタ、 ２６・・・・パラレル●イン／パラレル●アウト型レジ
スタ、 ３０・・・・リフレッシュ・アドレス発生部、３２．３
５・・・・レジスタ読取回路、３３・・・・マルチブレ
クサ、 ３４・・・・アドレス・カウンタ、 ４０・・・・リフレッシュ●コントローラ、５０・・・
・リフレッシュ●タイマ。 第１図 第２図 第４図 第６図

Claims (3)

【特許請求の範囲】
1. （１）ＤＲＡＭ（ダイナミック・ランダムアクセスメモ
   リ）を有するリフレッシュ制御装置において、 一定のリフレッシュ周期内の所定期間中に前記ＤＲＡＭ
   の各ロウ・アドレスについて書込みまたは読出しのメモ
   リ・アクセスがあったか否かを検出するメモリ・アクセ
   ス検出手段と、 前記所定期間の経過後に前記メモリ・アクセス検出手段
   の検出結果を基にメモリ・アクセスのなかったロウ・ア
   ドレスについてのみリフレッシュを行うリフレッシュ手
   段と、 を具備することを特徴とするリフレッシュ制御装置。
2. （２）ＤＲＡＭ（ダイナミック・ランダムアクセスメモ
   リ）を有するリフレッシュ制御装置において、 一定のリフレッシュ周期内に設定された多数の小期間に
   ついて各小期間中に書込みまたは読出しのメモリ・アク
   セスがあった前記ＤＲＡＭのロウ・アドレスを検出する
   メモリ・アクセス検出手段と、 各小期間の終了毎にまだリフレッシュ周期内でメモリ・
   アクセスをされていないロウ・アドレスのうちの１つに
   ついてリフレッシュを行うリフレッシュ手段と、 を具備することを特徴とするリフレッシュ制御装置。
3. （３）前記メモリ・アクセス検出手段は、各ロウ・アド
   レスについて書込みまたは読出しのメモリ・アクセスが
   あったか否かの情報を保持するレジスタ手段を具備し、
   前記リフレッシュ・アドレス発生手段は、前記レジスタ
   手段の各ビット内容をチェックするレジスタ検出手段と
   、前記レジスタ検出手段の出力に応じてインクリメント
   するアドレス・カウンタとを具備することを特徴とする
   請求項１または２記載のリフレッシュ制御装置。