DE3634760A1

DE3634760A1 - Dynamische direktzugriffspeichervorrichtung

Info

Publication number: DE3634760A1
Application number: DE19863634760
Authority: DE
Inventors: Toshifumi Kobayashi
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1985-10-31
Filing date: 1986-10-11
Publication date: 1987-05-14
Also published as: US4901282A; DE3634760C2; JPS62103898A; JPH0468714B2

Description

Die Erfindung bezieht sich auf eine dynamische Direktzugriffspeichervorrichtung nach den Oberbegriffen der Ansprüche 1 und 3.

Eine Lösung zur Steigerung der Betriebsgeschwindigkeit einer dynamischen Direktzugriffspeichervorrichtung (nachstehend DRAM genannt) ist ein DRAM mit statischen Spalten ("static column DRAM"), wie er in der japanischen Zeitschrift Nikkei Electronics, 1983, Band 9, Nr. 12, Seiten 153 bis 174, beschrieben ist.

Sobald bei einem derartigen DRAM mit statischen Spalten die Zeilenadresse einmal in dem Chip mittels eines Zeilenadressen- Abtastsignals (nachstehend -Signal genannt) gespeichert ist, ist ein Zugriff mit hoher Geschwindigkeit zu derjenigen Zeile (deren Zeilenadresse in den Adressenspeicher eingegeben wurde) mit hoher Geschwindigkeit wie bei einem statischen RAM in Abhängigkeit von einer Zeilenadresse möglich, und der DRAM mit statischer Spalte benötigt kein Spaltenadressen-Abtastsignal (nachstehend - Signal genannt), wie es ein herkömmlicher DRAM benötigt. Die Spaltenkreise des DRAM mit statischen Spalten werden daher automatisch nach Abschluß der Zeilenkreisoperation aktiviert (eingeschaltet), die durch den Abfall bzw. Übergang des -Signals auf "0" ausgelöst wurde. Um zeitliche Einschränkungen während des Betriebs zu vermeiden, ist im allgemeinen dafür gesorgt, daß nach Auslösung einer Folge von Operationen in einem Speicherzyklus durch den Abfalls des -Signals auf "0" die Speicheroperationen erst am Ende unterbrochen werden, selbst wenn das -Signal in der Mitte der Operationen auf "1" ansteigt. Ein Beispiel eines bekannten DRAM mit statischen Spalten ist in Fig. 1 dargestellt. Er hat eine Speicherzellenanordnung 1 aus mehreren Speicherzellen MC, die in Zeilen und Spalten in Form einer Matrix angeordnet sind, einen Zeilendecodierer 2 zum Anwählen der Wortleitungen WL, einen Zeilenadressenpuffer 3, eine Reihe von Leseverstärkern 4, die die aus den Speicherzellen auf die jeweiligen Bitleitungen BL ausgelesenen Informationen verstärken, ein Eingabe/ Ausgabe-Tor 5, einen Spaltendecodierer 6, einen Spaltenadressenpuffer 7, einen Datenausgabepuffer 8, einen Dateneingabepuffer 9, eine Zeilenzeitgebersteuerschaltung 10, eine Schreibsteuerschaltung 11, eine Ausgabesteuerschaltung 12, eine Umkehrstufe 21 (NICHT-Glied) und ein ODER-Glied 22.

Mit ist das -Signal bezeichnet. Mit und ist jeweils ein Schreibsignal und ein Chipwählsignal bezeichnet. Diese Steuersignale werden von außen zugeführt. Φ RAS bezeichnet ein internes RAS-(row address strobe = Zeilenadressenabtastsignal)- Taktsignal. Φ RA bezeichnet ein Taktsignal zum Verriegeln bzw. Speichern der Zeilenadresse in dem Zeilenadressenpuffer 3. Φ WL bezeichnet ein Taktsignal zum Aktivieren (Einschalten) der Wortleitung, die durch den Zeilendecodierer 2 gewählt wurde. Φ SA ist ein Taktsignal zum Aktivieren der Leseverstärker 4. Φ REF bezeichnet ein Taktsignal, das anzeigt, das gerade eine Auffrischungsoperation durchgeführt wird. Φ CE bezeichnet ein Taktsignal zur Aktivierung der Spaltenkreise. Φ WR bezeichnet ein Taktsignal zur Schreibsteuerung. Φ WC bezeichnet ein Taktsignal, das anzeigt, daß gerade eine Schreiboperation durchgeführt wird. Φ OE ist ein Taktsignal zur Ausgabesteuerung.

Nachstehend werden die Operationen des in Fig. 1 dargestellten Speichers anhand von Fig. 2 beschrieben. Im Zeitpunkt t 1 fällt das -Signal auf "0" ab. Das Taktsignal Φ RAS und dann die TaktsignaleΦ REF und Φ RA steigen auf "1" an. Die Zeilenadresse wird im Zeilenadressenpuffer 3 gesspeichert, und dann erfolgt die Decodierung durch den Zeilendecodierer 2. Nach Durchführung der Decodierung steigt das Taktsignal Φ WL an, und die durch die Zeilenadresse bestimmte Wortleitung wird aktiviert. Die in den mit der gewählten Wortleitung verbundenen Speicherzellen gespeicherte Information wird auf die Bitleitungen BL ausgelesen, wonach das Taktsignal Φ SA auf "1" ansteigt, so daß die Leseverstärker 4 mit der Auffrischung der Information beginnen.

Im Zeitpunkt t 2 ist die Auffrischung beendet. Dann fällt das Taktsignal Φ REF auf "0" ab, und das Taktsignal Φ CE steigt gleichzeitig auf "1" an. Wie Fig. 1 zeigt, ist das Taktsignal Φ RAS die logische Summe (ODER-Verknüpfung) der Umkehrung des -Signals und der Taktsignale Φ REF und Φ WC. Infolgedessen wird durch den Anstieg des Taktsignals Φ REF auf "1" (da das -Signal "0" ist) die Auffrischungsoperation selbst dann beendet, wenn das -Signal vor dem Zeitpunkt t 2 auf "1" ansteigt, wie es durch die ausgezogenen Linien in Fig. 2 dargestellt ist. Wenn das -Signal bis zum Zeitpunkt t 3 auf "0" gehalten wird, d. h. nach t 2, wie es durch die gestrichelten Linien in Fig. 2 dargestellt ist, wird die Zuführung des -Signals und des -Signals aufrechterhalten, so daß Lese/Schreib- Operationen durchgeführt werden können (was nicht dargestellt ist).

Bei dem bekannten Speicher wird das Taktsignal Φ CE zur Aktivierung der Spaltenkreise durch den das Ende der Auffrischungsoperation anzeigenden Abfall des Taktsignals Φ REF ausgelöst. Während eines -Nur-Auffrischungszyklus, in dem nur die Auffrischung erforderlich ist und die Spaltenkreise nicht in Betrieb zu sein brauchen, tritt daher eine Zeitspanne (Periode) auf, in der das Taktsignal Φ CE "1" ist. Während dieser Zeitspanne wird in den Spaltenkreisen unnötig Energie verbraucht.

Der Erfindung liegt die Aufgabe zugrunde, eine Direktzugriffspeichervorrichtung der gattungsgemäßen Art anzugeben, bei der der unnötige Energieverbrauch in -Nur-Auffrischungszyklen vermieden wird, so daß sich eine DRAM- Vorrichtung mit geringerem Energieverbrauch ergibt.

Lösungen dieser Aufgabe sind in den Ansprüchen 1 und 3 gekennzeichnet.

Insbesondere ist eine Zeitgebersteuerschaltung vorgesehen, die ein RS-Flipflop aufweist, das durch eine logische Verknüpfung (UND) des Taktsignals, das das Ende eines Auffrischungszyklus darstellt, und des -Signals oder seiner Umkehrung gesetzt wird, und die ein Taktsignal zur Aktivierung der Spaltenkreise erzeugt.

Da das Taktsignal zur Aktivierung der Spaltenkreise durch ein RAS-Flipflop erzeugt wird, das durch die logische Verknüpfung des das Ende des Auffrischungszyklus darstellenden Signals und des -Signals oder seiner Umkehrung ausgelöst wird, werden die Spaltenkreise nicht während eines -NUR-Auffrischungszyklus aktiviert, wenn das -Signal vor dem Ende der Auffrischungsoperation auf "1" ansteigt und dadurch anzeigt, daß es sich um den -NUR-Auffrischungszyklus handelt.

Weiterbildungen sind in den Unteransprüchen gekennzeichnet.

In den Zeichnungen zeigen:

Fig. 1 ein Blockschaltbild eines bekannten DRAM mit statischen Spalten,

Fig. 2 ein Zeitdiagramm, das die Operationen des DRAM nach Fig. 1 darstellt,

Fig. 3 ein Blockschaltbild eines bevorzugten Ausführungsbeispiels eines erfindungsgemäßen DRAM mit statischen Spalten und

Fig. 4 ein Zeitdiagramm, das die Operationen des DRAM nach Fig. 3 zeigt.

Die Erfindung und ihre Weiterbildungen werden nachstehend anhand der Fig. 3 und 4 näher beschrieben.

In Fig. 3 bezeichnen die Bezugszahlen 1 bis 12, 21 und 22 gleiche oder ähnliche Bauteile wie die in Fig. 1 dargestellten. In ähnlicher Weise bezeichnen die Bezugszeichen an den Signalen und Taktsignalen die gleichen oder ähnlichen Signale oder Taktsignale wie die in Fig. 1.

Erfindungsgemäß ist ein RS-Flipflop 13 vorgesehen und mit seinem Setzeingang am Ausgang eines UND-Gliedes 23 angeschlossen, dem die Umkehrung (RAS) des -Signals und des das Ende der Auffrischungsoperation darstellenden Taktsignals Φ ER zugeführt werden. Mit anderen Worten, das RS-Flipflop 13 wird durch die logische Verknüpfung der Umkehrung des -Signals und des Taktsignals Φ ER gesetzt. Der Rücksetzeingang des RS-Flipflop 13 ist mit dem Ausgang einer Umkehrstufe 24 verbunden, der das Taktsignal Φ RAS zugeführt wird, so daß das RS-Flipflop 13 durch die Umkehrung des Taktsignals Φ RAS zurückgesetzt wird. Die Schaltungen 10-13 und 21-24 bilden zusammen eine Zeitgebersteuerschaltung 20, die die Zeilenkreise und die Spaltenkreise derart steuert, daß die Speicheroperationen beendet werden, wenn das Zeilenadressenabtastsignal vor dem Ende der Auffrischungsoperation verschwindet, und daß die Speicheroperationen fortgesetzt werden, wenn das Zeilenadressenabtastsignal am Ende der Auffrischungsoperation weiterhin zugeführt wird.

Fig. 4 zeigt Operationen des Speichers nach Fig. 3. Die Operationen vom Zeitpunkt t 1, wenn das -Signal auf "0" abfällt, bis zu dem Zeitpunkt, in dem das Taktsignal Φ SA zur Aktivierung der Leseverstärker 4 auf "1" ansteigt, sind denen des bekannten Speichers nach Fig. 1 ähnlich. Wenn die Leseverstärker 4 die Auffrischung im Zeitpunkt t 2 beenden, steigt das Taktsignal Φ ER auf "1" an, so daß das Taktsignal Φ REF auf "0" abfällt.

Wenn das -Signal vor dem Zeitpunkt t 2, d. h. vor dem Anstieg des Taktsignals Φ ER, auf "1" ansteigt, wie es in Fig. 4 durch die ausgezogene Linie dargestellt ist, wird das Ausgangssignal des UND-Gliedes 23 (das Setzsignal für das RS-Flipflop 13) nicht erzeugt, so daß das Taktsignal Φ CE auf "0" gehalten wird und die Speicheroperationen abgeschlossen werden, während die Spaltenkreise inaktiv gehalten werden.

In einem -NUR-Auffrischungszyklus steigt daher das - Signal vor dem Zeitpunkt t 2 auf "1" an, so daß der Zyklus beendet wird, ohne daß die Spaltenkreise aktiviert werden.

Wenn das -Signal nach dem Zeitpunkt t 2 bis zum Zeitpunkt t 3 auf "0" gehalten wird, wie es durch die gestrichelte Linie in Fig. 4 dargestellt ist, steigt das Ausgangssignal des UND-Gliedes 23 auf "1" an, wenn das Taktsignal Φ ER auf "1" ansteigt. Das RS-Flipflop 13 wird daher (etwa zum Zeitpunkt t 2) gesetzt, so daß das Taktsignal Φ CE auf "1" ansteigt. Die Lese/Schreib-Operationen können während der Zeit von t 2 bis t 3 durchgeführt werden. Das RS-Flipflop 13 wird zurückgesetzt, wenn das Taktsignal Φ RAS auf "0" abfällt.

Erfindungsgemäß werden daher, wenn das Zeilenadressen- Abtastsignal vor dem Ende der Auffrischungsoperation weggenommen wird bzw. verschwindet, die Speicheroperationen beendet und die Spaltenkreise nicht aktiviert. Der Energieverlust, der bei dem bekannten Speicher im Auffrischungszyklus auftritt, wird daher vermieden.

Claims

1. Dynamische Direktzugriffspeichervorrichtung mit statischen Spalten, bei der Speicheroperationen, einschließlich einer Auffrischungsoperation, in Abhängigkeit von einem Zeilenadressen-Abtastsignal ausgelöst werden und die Auffrischungsoperation zur Verstärkung und erneuten Einschreibung der Information der ausgewählten Speicherzelle nicht eher unterbrochen wird, als bis sie beendet ist, nachdem sie durch die Zuführung des Zeilenadressen-Abtastsignals ausgelöst wurde, selbst wenn das Zeilenadressen- Abtastsignal danach weggenommen wird, gekennzeichnet durch eine Zeitgeberschaltung, die Taktsignale zum Steuern der Zeilenkreise und der Spaltenkreise erzeugt, um die Speicheroperationen zu beenden, wenn das Zeilenadressen-Abtastsignal vor dem Ende der Auffrischungsoperation weggenommen wurde, und um die Fortsetzung der Lese/Schreib- Speicheroperationen zu veranlassen, wenn das Zeilenadressen- Abtastsignal am Ende der Auffrischungsoperation weiterhin zugeführt wird.

2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Zeitgeberschaltung aufweist:
eine Zeilenzeitgeberschaltung, die ein Taktsignal zur Aktivierung der Reihenkreise und ein das Ende der Auffrischungsoperation darstellendes Signal erzeugt, und
ein RS-Flipflop, das durch ein Signal ausgelöst wird, das die logische Verknüpfung des das Ende der Auffrischungsoperation darstellenden Signals mit dem Zeilenadressen- Abtastsignal oder seiner Umkehrung darstellt, um ein Taktsignal zur Aktivierung der Spaltenkreise zu erzeugen.

3. Dynamische Direktzugriffspeichervorrichtung mit statischen Spalten, die aufweist:
mehrere Speicherzellen, die in Zeilen und Spalten in Form einer Matrix angeordnet sind, wobei die Zeilen aus Speicherzellen bestehen, die mit den jeweiligen Wortleitungen gekoppelt sind, und die Spalten aus Speicherzellen bestehen, die mit den jeweiligen Bitleitungen gekoppelt sind,
mit den Wortleitungen gekoppelte Zeilenkreise,
mit den Bitzeilen gekoppelte Spaltenkreise,
eine Zeitgebersteuerschaltung, die in Abhängigkeit von einem Zeilenadressen-Abtastsignal Taktsignale zur Steuerung der Zeilenkreise und der Spaltenkreise zum Auslösen von Speicheroperationen, einschließlich einer Auffrischungsoperation und einer Lese/Schreib-Operation, erzeugt, wobei die Zeitgebersteuerschaltung die Fortsetzung der Auffrischungsoperation bis zu ihrem Ende bewirkt, nachdem sie durch das Zeilenadressen-Abtastsignal einmal ausgelöst worden ist, selbst wenn es danach weggenommen wird,
dadurch gekennzeichnet, daß die Zeitgeberschaltung auch Taktsignale zur Steuerung der Spaltenkreise und des statische Spalten aufweisenden dynamischen Direktzugriffspeichers erzeugt, um die Beendigung der Speicheroperationen zu bewirken, wenn das Zeilenadressen- Abtastsignal vor dem Ende der Auffrischungsoperation weggenommen wurde, und um die Fortsetzung der Lese/ Schreib-Speicheroperationen zu bewirken, wenn das Zeilenadressen- Abtastsignal am Ende der Auffrischungsoperation weiterhin vorhanden ist.

4. Vorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die Zeitgebersteuerschaltung ein Mittel aufweist, das in Abhängigkeit von dem Zeilenadressen-Abtastsignal die Zeilenkreise mit einem Zeilenadressen-Abtasttaktsignal beaufschlagt, das von der Zuführung des Zeilenadressen- Abtastsignals an bis wenigstens zum Ende der Auffrischungsoperation aufrecht erhalten wird.

5. Vorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß das Zeilenadressen-Abtasttaktsignalerzeugungsmittel ferner ein Auffrischungsendesignal erzeugt, das das Ende der Auffrischungsoperation darstellt, und daß die Zeitgebersteuerschaltung ferner aufweist: ein Mittel zum Erzeugen eines logischen Verknüpfungssignals, das die logische Verknüpfung des Auffrischungsendesignals und des Zeilenadressen- Abtastsignals oder seiner Umkehrung darstellt, und ein RS-Flipflop, dessen Setzeingang das logische Verknüpfungssignal zugeführt wird, um ein Taktsignal zur Aktivierung der Spaltenkreise zu erzeugen.

6. Vorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß das RS-Flipflop zurückgesetzt wird, wenn die Speicheroperationen abgeschlossen sind.

7. Vorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die Zeitgebersteuerschaltung ferner aufweist: Mittel zum Erzeugen eines Auffrischungsendesignals, das das Ende der Auffrischungsoperation darstellt, und Mittel zum Erzeugen eines logischen Verknüpfungssignals, daß die logische Verknüpfung des Auffrischungsendesignals und des Zeilenadressen- Abtastsignals oder seiner Umkehrung darstellt, und ein RS-Flipflop, dem das logische Verknüpfungssignal zugeführt wird, um ein Taktsignal zur Aktivierung der Spaltenkreise zu erzeugen.