DE3787357T2

DE3787357T2 - Steuerschaltung für Halbleiterspeicher.

Info

Publication number: DE3787357T2
Application number: DE87117953T
Authority: DE
Inventors: Takayasu C O Patent Di Sakurai; Kazuhiro C O Patent Div Sawada
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1986-12-26
Filing date: 1987-12-04
Publication date: 1994-02-24
Anticipated expiration: 2007-12-05
Also published as: US4827453A; JPS63166093A; KR880008325A; EP0273233A3; KR910004185B1; DE3787357D1; EP0273233A2; EP0273233B1; JPH059877B2

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiterspeichervorrichtung und insbesondere auf eine Halbleiterspeicher-Steuerschaltung mit:
einer ersten Einrichtung, ansprechend auf ein externes Betriebsaktivierungssignal; und einer zweiten Einrichtung verbunden mit der ersten Einrichtung und mit dem externen Betriebsaktivierungssignal und zum Ausgeben eines internen Betriebsaktivierungssignals ansprechend die Aktivierung des externen Betriebsaktivierungssignals und, wenn das externe Betriebsaktivierungssignal in einem aktivierten Zustand länger als eine vorbestimmte Zeit gehalten wird, zum Deaktivieren des internen Betriebsaktivierungssignals nach Verstreichen der vorbestimmten Zeit zum Deaktivieren des internen Betriebsaktivierungssignals ansprechend auf die obige Deaktivierung, wenn das externe Betriebsaktivierungssignal innerhalb der vorbestimmten Zeit deaktiviert wird.
"Das TTL-Kochbuch" von Texas Instruments, 1980, Seiten 107, 108 offenbart solch eine Zeitsteuerschaltung. Sie umfaßt eine erste Einrichtung ansprechend auf ein Eingabesignal zum Aktivieren eines Ausgabesignals ansprechend auf eine Aktivierung des Eingabesignals und, wenn das Eingabesignal in einem aktivierten Zustand länger als eine vorbestimmte Zeit gehalten wird, zum Deaktivieren des Ausgabesignals nach Verstreichen der vorbestimmten Zeit.
Weiterhin ist eine zweite Einrichtung vorgesehen verbunden mit der ersten Einrichtung zum Ausgeben des Ausgabesignals zum Deaktivieren des Ausgabesignals ansprechend auf die Deaktivierung des Eingabesignals, wenn das Eingabesignal innerhalb einer vorbestimmten Zeit deaktiviert wird.
Ein dynamischer Schreib-Lesespeicher (im weiteren as DRAM = dynamic random access memory bezeichnet) und ein pseudostatisches RAM (im weiteren als PSRAM bezeichnet) sind als herkömmliche Auffrischtyp-Halbleiterspeicher bekannt. Diese Speicher beinhalten Speicherzellen, welche jeweils einen MOS-Transistor und einen Kondensator umfassen. Die Wortleitung solch eines herkömmlichen Auffrisch-Speichers wird wie in Fig. 1 gezeigt angesteuert. Während ein Chipfreigabesignal CE auf einem niedrigen Pegel "L" (aktiv niedrig) ist, ist eine Wortleitung WL offengehalten (aktiv hoch). In diesem Fall wird, falls das Signal CE auf einem niedrigen Pegel eine lange Zeit lang eingestellt ist, der aktive Hochziehpegel der Wortleitung reduziert durch einen Leckstrom unterhalb eines aktiven Pegels VH, und ein "H"-Pegel mit einem ausreichenden Potential kann nicht in die Speicherzelle geschrieben werden. Deshalb ist in herkömmlicher Weise ein Maximalwert einer Zeit tCE zugeordnet, während der das Signal CE auf niedrigem Pegel ist, wodurch die Zeitspanne limitiert ist.
Jedoch stellt sich dem Auffrisch-Speicher, der dieses obige Wortansteuerungsverfahren anwendet, das Problem, wie er in eine CPU (CPU = Central Processing Unit = Zentrale Verarbeitungseinheit) zu verbinden ist oder mit einer MPU (Microprocessing Unit = Mikroprozessoreinheit), wenn er in einem Computersystem benutzt wird. Diese Situation wird beschrieben werden mit Bezug auf einen Zeitablaufplan von Fig. 2, in dem ein Lesebetrieb der CPU illustriert ist.
In Fig. 2 bezeichnet das Bezugszeichen CLK einen Systemzeittakt; AD ein Adressbussignal und ein Datenbussignal in der CPU; ALE ein Adressenhaltesignal; und RD ein Lesesignal. Falls ein effektives Adressensignal vorliegt im Adressbus während einer Periode des Zeittaktzyklus T1, erzeugt die CPU den ALE-Impuls.
Andererseits muß in einem Auffrischspeicher, in dem der maximale Grenzwert (tCE max) in der Zeit tCE des Signals CE wie oben beschrieben existiert, ein Impuls negativer Polarität, der in einem Lesezyklus vervollständigt wird, eingegeben werden in einen CE-Anschluß. Andererseits tritt ein Problem des Niedrigpegels in der Wortleitung WL auf.
Deshalb ist in herkömmlicher Weise das Signal ALE von Fig. 2 nicht direkt mit dem CE-Anschluß an einer Schnittstelle zwischen der CPU und dem Auffrischspeicher verbunden. Vielmehr wird ein Signal RD, welches auf einen niedrigen Pegel während einer Periode eines Zeittaktzyklus T2 geht und dann auf einen hohen Pegel während einer Periode des Zeittaktzyklus T4 geht, angelegt als Signal CE an den CE-Anschluß.
Während einer Periode des Zeittaktzyklus T3 empfängt die CPU Daten des angelegten Signals AD über den Datenbus von dem Auffrischspeicher. Zu dieser Zeit ist manchmal eine Bestätigung der gültigen Daten noch nicht vervollständigt. Deshalb muß in unerwünschter Weise eine Extra-Zeitperiode, das heißt ein Wartezyklus, in die CPU-Gesamtbetriebszeit miteingeschlossen werden.
Um das obige Problem zu eliminieren, kann ein Niedrigpegel der Wortleitung des Auffrischspeichers verursacht durch den Leckstrom beispielsweise verhindert werden durch eine Pumpschaltung. Jedoch nach diesem Verfahren ist (1) der Stromverbrauch erhöht durch das Hinzufügen der Pumpschaltung und (2) kann Selbstauffrischen nicht durchgeführt werden, falls die Wortleitung offengehalten wird, das heißt aktiviert, während einer Niedrigpegelperiode des Signals CE.
Um die obigen Probleme zu vermeiden hat der Anmelder der vorliegenden Erfindung eine "Steuerschaltung für eine Halbleiterspeichervorrichtung" vorgeschlagen, wie offenbart in der europäischen Patentanmeldung No. 87 101 941.0 (= EP-A-0 237 755), welche am 12. Februar 1987 angemeldet wurde.
Wie gezeigt im Zeitablaufplan von Fig. 3 ist die Steuerschaltung der obigen EP-Anmeldung gekennzeichnet durch eine Wortleitung NWL, die intermittierend angesteuert wird in dem Lesemodus und kontinuierlich aktiviert wird in dem Schreibmodus in Übereinstimmung mit einer Schreibzeit. Wenn die Wortleitung geschlossen ist, das heißt deaktiviert, lädt die Steuerschaltung sofort eine Bitleitung vor usw., um einen Auffrischbetrieb zu starten und öffnet die Auffrischwortleitung RWL. Jedoch muß nach diesem Verfahren die Wortleitung verschieden im Lese- und Schreibmodus angesteuert werden. Daraus resultierend ist die Anordnung der Steuerschaltung zum Ansteuern der Wortleitung in unerwünschtem Maße kompliziert.
Dementsprechend ist es Aufgabe der vorliegenden Erfindung, eine Halbleiterspeicher-Steuerschaltung zu schaffen, durch die eine CPU oder MPU frei sein kann von einem Einsetzen eines Wartezyklus oder einer Verlustzeit, die verursacht wird, wenn das Signal RD an einen CE-Anschluß während eines Lesebetriebs der CPU oder MPU angelegt wird, und welche es ermöglicht, daß die Verbindungsschnittstelle bezüglich der CPU oder MPU vereinfacht wird.
Diese Aufgabe wird erfindungsgemäß gelöst nach Anspruch 1.
Sie umfaßt einen Zeitgeber mit:
einem ersten Zeitgeber zum Erzeugen eines ersten Zeitgebersignals, welches auf dem ersten logischen Pegel (H) gehalten wird vor Ablauf einer ersten vorbestimmten Zeit und nachdem das externe Betriebsaktivierungssignal aktiviert ist und welche auf den zweiten logischen Pegel geht, nachdem die erste vorbestimmte Zeit verstrichen ist;
und einen zweiten Zeitgeber, verbunden mit dem ersten Zeitgeber zum Erzeugen eines zweiten Zeitgebersignals, welches auf dem ersten logischen Pegel gehalten wird, bevor eine zweite vorbestimmte Zeit verstreicht und nachdem das externe Betriebsaktivierungssignal aktiviert ist, und welches auf den zweiten logischen Pegel geht, nachdem die zweite vorbestimmte Zeit verstrichen ist; und
eine Zeitgebersignal-Auswahleinrichtung, verbunden mit dem ersten und zweiten Zeitgeber zum Ausgeben von entweder dem ersten oder dem zweiten Zeitgebersignal als dem Zeitgebersignal.
Gemäß der Halbleiterspeichersteuerschaltung nach der vorliegenden Erfindung wird ein Betriebsaktivierungssignal, welches extern eingegeben wird, getrennt von dem, das innerhalb des Speichers übertragen wird. Nachdem das externe Betriebsaktivierungssignal aktiviert ist, wird das interne Betriebsaktivierungssignal nur für eine vorbestimmte Zeitspanne aktiviert, welche bestimmt wird in Übereinstimmung mit der Zykluszeit (Auffrischzyklus), erforderlich zum Auffrischen der Speicherzelle. Darauf wird das interne Betriebsaktivierungssignal deaktiviert, sogar falls das externe Betriebsaktivierungssignal in einem aktivierten Zustand ist. Wenn das externe Betriebsaktivierungssignal sich in einen deaktivierten Zustand verändert, während das interne Betriebsaktivierungssignal in dem aktivierten Zustand ist, wird das interne Betriebsaktivierungssignal deaktiviert.
Daraus resultierend kann ohne Benutzung eines externen Betriebsaktivierungssignals, welches in einem Lesezyklus des Speichers vervollständigt wird, ein Speicherbetrieb aktiviert werden durch das interne Betriebsaktivierungssignal, welches erzeugt wird während einer konstanten Zeitspanne, und die Zeit, während der die Wortleitung geöffnet ist, kann auf eine vorbestimmte Zeitspanne limitiert werden. Da zusätzlich die vorbestimmte Zeitspanne bestimmt wird durch die Zykluszeit, die erforderlich ist zum Erzielen eines Auffrischens der Speicherzelle, wird der Auffrischbetrieb nicht verhindert. Deshalb kann ein Signal, welches nicht vervollständigt wird in einem Lesezyklus des Speichers, wie zum Beispiel ein Signal ALE ausgegeben von der CPU, direkt zugeführt werden zu einem Anschluß eines externen Betriebsaktivierungssignals des Speichers an einer Schnittstelle zwischen dem Auffrischspeicher und der CPU, wodurch die Schnittstelle durch die obige direkte Signaleingabe vereinfacht wird.
Die Erfindung kann vollständiger verstanden werden anhand der folgenden detaillierten Beschreibung im Zusammenhang mit der begleitenden Zeichnung. Die Figuren zeigen im einzelnen:
Fig. 1 einen Zeitplan zum Zeigen von Wellenformen eines Betriebsaktivierungssignals und eines Wortleitungsansteuersignals, die in einem herkömmlichen Auffrischspeicher erscheinen;
Fig. 2 einen Zeitablaufplan zum Zeigen eines Zeitablaufs des Lesebetriebs einer CPU oder MPU in einem Computersystem;
Fig. 3 einen Zeitablaufplan zum Zeigen einer Auffrischzeit in einer vorgeschlagenen Halbleiterspeichervorrichtung, welche einen Auffrischbetrieb gespeicherter Daten innerhalb eines Lese/Schreibzyklus durchführt;
Fig. 4 ein Diagramm einer logischen Schaltung zum Zeigen einer Ausführungsform einer Halbleiterspeichersteuerschaltung der vorliegenden Erfindung;
Fig. 5 einen Zeitablaufplan zum Zeigen von Wellenformen eines Betriebsaktivierungssignals und eines selektiven Ansteuerungssignals für eine Wortleitung in einem synchronen RAM mit einer Steuerschaltung, wie gezeigt in Fig. 4;
Fig. 6 einen Zeitablaufplan zum Zeigen von Wellenformen jeweiliger Signale in der in Fig. 4 gezeigten Steuerschaltung;
Fig. 7 ein Diagramm einer logischen Schaltung zum Zeigen eines internen Zeitgebers, wie gezeigt in Fig. 4;
Fig. 8 einen Zeitablaufplan zum Zeigen von Wellenformen jeweiliger Signale in dem in Fig. 7 gezeigten internen Zeitgeber;
Fig. 9 ein Schaltungsdiagramm zum Zeigen einer Modifikation von Fig. 4;
Fig. 10 einen Zeitablaufplan zum Zeigen von materiellen Wellenformen von Fig. 9;
Fig. 11 ein Schaltungsdiagramm zum Zeigen einer Modifikation von Fig. 7; und
Fig. 12 einen Zeitablaufplan zum Zeigen materieller Wellenformen von Fig. 11.
Eine Ausführungsform der vorliegenden Erfindung wird detailliert beschrieben werden mit Bezug auf die begleitende Zeichnung.
In einem Auffrischspeicher, das heißt einem synchronen RAM, empfängt ein äußerer Anschluß (CE-Anschluß) für ein Chipfreigabeinversionssignal CE ein Signal CE als ein Betriebsaktivierungssignal. Eine CE-Signaleingabe wird an die Steuerschaltung 10, wie gezeigt in Fig. 4, eingegeben. Ein internes -Signal (Betriebsaktivierungssignal, welches innerhalb des Speichers zu übertragen ist) erzeugt von der Schaltung 10 wird an einen Zeilen- oder Spaltendekoder des DRAM 100 übertragen.
Es sei bemerkt, daß in Fig. 4 eine Phase des externen -Signals entgegengesetzt zu der des Signals CEO ist und eine Phase des internen -Signals entgegengesetzt zu der des Signals CEI ist.
Die in Fig. 4 gezeigte Steuerschaltung wird im folgenden beschrieben werden.
Die Schaltung 10 erfaßt, daß das externe -Signal, das eingegeben wird, aktiv (freigegeben) (H → L) ist und aktiviert das interne CE-Signal (H → L). Falls die externe CE-Eingabe aktiv gehalten (L) wird länger als eine vorbestimmte Zeitspanne tM, welches im wesentlichen dieselbe ist wie eine Zykluszeit, erforderlich zum Auffrischen der Speicherzelle, wird das interne -Signal deaktiviert (gesperrt), nachdem die Zeit tM verstrichen ist. Wenn die externe -Eingabe deaktiviert (L) ist innerhalb einer Zeit tM, wird das interne -Signal ebenfalls deaktiviert.
In dem Auffrischspeicher unter Benutzung der obigen Steuerschaltung geht, wenn die externe CE-Signaleingabe auf einen niedrigen Zustand (aktivierten Zustand) geht, um so einen Speicherchip bei einer Zeit t1, wie gezeigt in Fig. 5, zu aktivieren, das interne -Signal auf einen niedrigen Pegel (aktivierter Zustand) in Übereinstimmung damit und gibt den Chip frei, und eine Speicherzellenauswahl-Wortleitung WL wird geöffnet (hoher Pegel). Darauf geht, sogar falls die externe CE-Signaleingabe aktiviert gehalten wird, das interne -Signal auf einen hohen Pegel (deaktivierter Zustand) zu einer Zeit t2 nach der Zeit tM, und der Chip wird gesperrt. Daraus resultierend wird die Wortleitung WL geschlossen (geht auf einen niedrigen Pegel) zur Zeit t2, so daß ein Selbstauffrischbetrieb des Speichers durchgeführt werden kann.
Deshalb kann, wenn der obige Auffrischspeicher mit einer CPU (oder MPU) in einem Computersystem zu verbinden ist, sogar ein Signal, welches nicht vervollständigt wird in einem Lesezyklus, wie zum Beispiel ein Adresshaltesignal ALE von der CPU, direkt an einen CE-Anschluß als -Signal angelegt werden, wodurch eine Schnittstelle bezüglich der CPU vereinfacht ist.
Es sei bemerkt, daß als interne Zeitgeberzeit tM in der Schaltung 10 eine Zeit von etwa 10 us gewählt werden kann angesichts eines Selbstauffrischintervalls des Speichers. Diese Zeit von etwa 10 us ist eine hinreichend kurze Zeit, welche nicht einen Lese/Schreibbetrieb der CPU widrig beeinflußt.
Eine Anordnung der Schaltung 10, wie gezeigt in Fig. 4, wird im folgenden beschrieben werden und ein Betrieb davon wird mit Bezug auf einen Zeitablaufplan in Fig. 6 beschrieben werden.
In Fig. 4 ist eine Illustration der Pufferstufen ausgelassen, und positive und negative Logik der Aktivierungssignale CEO und CEI sind entgegengesetzt zu denen des Signals CE, wie gezeigt in Fig. 5. Eine externe Aktivierungssignaleingabe CEO wird angelegt an den ersten Eingangsanschluß des Zwei-Eingangs-NAND-Gatters 11, und an den ersten Eingangsanschluß des Zwei-Eingangs-AND-Gatters 12. Das Zeitgebersignal TM zugeführt vom internen Zeitgeber 13 wird angelegt an den ersten Eingabeanschluß des Zwei-Eingabe-NAND-Gatters 14. Die zweiten Eingabeanschlüsse der NAND-Gatter 11, 14 und die Ausgabeanschlüsse der NAND-Gatter 14, 11 sind miteinander über Kreuz verbunden, das heißt Flip-Flop-verbunden. Eine Ausgabe (N) von dem NAND-Gatter 11 wird angelegt an den zweiten Eingangsanschluß des AND-Gates 12.
Es sei angenommen, daß ein Signal CEO positiver Logik aktiv (H) ist zu einer Zeit t1, wie gezeigt in Fig. 6. In diesem Fall wird nach Verstreichen einer vorbestimmten Zeitspanne ein Augabeknoten N des NAND-Gatters 11 auf einem hohen Pegel gehalten, bis das Signal TM sich von einem hohen auf einen niedrigen Pegel zur Zeit t2 ändert. Ein Ausgabesignal (internes Betriebsaktivierungssignal) CEI vom AND-Gatter 12 wird aktiviert (H) zur Zeit t1 und deaktiviert (L) zur Zeit t2, sogar falls das Signal CEO in einem aktivierten Zustand (H) ist. Danach wird das Signal CEI in einem deaktivierten Zustand (L) gehalten, sogar wenn das Signal TM zum hohen Pegel zur Zeit t3 zurückkehrt. Wenn eine Periode des aktivierten Zustands des Signal CEO ende vor einer Zeit t2, zu der das Signal TM erzeugt ist, wird das CEO-Signal das Signal CEI durch das AND-Gatter 12, wie angezeigt durch eine unterbrochene Linie von Fig. 6.
Eine Anordnung und ein Betrieb des Zeitgebers 13 von Fig. 4 wird beschrieben werden mit Bezug auf die Fig. 7 und 8. In Fig. 7 sind Ausgabesignale RING und miteinander entgegengesetzten Phasen vom Ringoszillator 40 jeweils eingegeben an positive und negative Zeittakteingabeanschlüsse CK und einer ersten Kipp-(T)-Typ-Flip-Flop-Schaltung 41 (im weiteren der Einfachheit halber als FF-Schaltung bezeichnet). Ausgabeanschlüsse und Q der FF-Schaltung 41 sind verbunden mit Eingabeanschlüssen CK und der zweiten T-Typ-FF-Schaltung 42. Ein Ausgabesignal vom Ausgabeanschluß der FF-Schaltung 42 wird das interne Zeitgebersignal TM. Ein Signal erhalten durch Invertieren des Signals CEO durch einen Inverter 43 wird angelegt, um den Eingangsanschluß CL jeder der FF-Schaltungen 41 und 42 zu löschen.
Wenn das CEO-Signal aktiviert (H) ist, geht das Signal auf einen niedrigen Pegel, und die FF-Schaltungen 41 und 42 sind losgelassen von einem Rücksetzzustand. Ein Ausgabesignal Q1 von der FF-Schaltung 41 wird invertiert jedesmal wenn das Signal RING ansteigt und ein Ausgabesignal TM von der FF-Schaltung 42 wird jedesmal dann invertiert, wenn das Signal Q1 ansteigt. In diesem Fall wird eine Ringoszillation-Ausgabefrequenz so bestimmt, daß ein Signal TM erzeugt wird nach etwa 10 us von einer Aktivierung (L → H) des Signals CEO. Wenn das Signal CEO deaktiviert (L) ist, werden die FF-Schaltungen 41 und 42 zurückgesetzt durch ein Signal , und das Signal TM geht auf einen vorbestimmten Pegel (H).
Fig. 9 zeigt eine Modifikation der Speicherschaltung von Fig. 4. In der Ausführungsform von Fig. 4 wird ein internes Zeitgebersignal TM erhalten von einem speziellen Oszillator 13. Jedoch wird in der Modifikation von Fig. 9 das Signal TM erhalten durch Signalverarbeitung eines äußeren Aktivierungssignals CEO ohne Benutzung eines Oszillators.
Das heißt, das Signal CEO wird angelegt an den ersten Eingangsanschluß des AND-Gatters 12 und einen Inverter 91. Das an den Inverter 91 angelegte Signal CEO wird das Signal N1 durch den Inverter 92 und wird angelegt an den ersten Eingangsanschluß des NAND-Gatters 93. Der zweite Eingangsanschluß des NAND-Gatters 93 empfängt das Signal CEO. Der Ausgabeanschluß des NAND-Gatters 93 ist verbunden mit einer Schaltungsmasse (oder einer Stromversorgungsschaltung) durch den Kondensator C93. Das NAND-Gatter 93 und der Kondensator C93 stellen ein NAND-Gatter-Verzögerungselement dar. Eine verzögerte Ausgabe N2 wird erhalten von dem Ausgabeanschluß des NAND-Gatters 93.
Die Ausgabe N2 wird weiter verzögert durch den Inverter 94 und den Kondensator C94 und angelegt an den ersten Eingabeanschluß eines zweiten NAND-Gatter-Verzögerungselements aufgebaut durch das NAND-Gatter 95 und den Kondensator C95. Der zweite Eingabeanschluß des NAND-Gatters 95 empfängt das Signal CEO. Eine Ausgabe von dem Gatter 95 wird angelegt an den ersten Eingangsanschluß des NAND-Gatters 97 durch ein Inverterverzögerungselement aufgebaut aus dem Inverter 96 und dem Kondensator C96. Der zweite Eingabeanschluß des NAND-Gatters 97 empfängt ein Signal CEO. Das Signal TM wird erhalten von dem Ausgangsanschluß des NAND-Gatters 97 und angelegt an den zweiten Eingabeanschluß des AND-Gatters 12.
Fig. 10 ist ein Zeitablaufplan zum Zeigen eines Schaltungsbetriebs von Fig. 9. Eine totale Verzögerungszeit der Verzögerungsschaltung aufgebaut aus den Elementen 93 bis 96 und C93 bis C96 entspricht der Zeit (zum Beispiel 10 us), die durch das Signal TM bestimmt ist.
Wenn eine H-Pegeldauer des Signals CEO länger als eine Zeit bestimmt durch das Signal TM ist, arbeitet die Verzögerungsschaltung gebildet aus den Elementen 93 bis 96 ähnlich einer normalen Inverterverzögerungsschaltung (wie angedeutet durch eine durchgezogene Linie in Fig. 10). Wenn andererseits die Dauer des Signals CEO kürzer als die durch das Signal TM bestimmte Zeit ist, werden die NAND-Gatter 93, 95 und 97 und das AND-Gatter 12 zur selben Zeit geschlossen. Dann geht das Signal CEO auf einen niedrigen Pegel, so daß ein internes Aktivierungssignal CEI wie angedeutet durch eine unterbrochene Linie in Fig. 10 erhalten wird.
Fig. 11 zeigt eine Modifikation der Speichersteuerschaltung von Fig. 7. Fig. 12 ist ein Zeitablaufplan zum Zeigen von Signalwellenformen jeweiliger Abschnitte von Fig. 11. In der Ausführungsform von Fig. 7 wird nur ein Typ eines internen Zeitgebersignals TM erhalten. Jedoch können in der Modifikation von Fig. 11 zwei Typen des Signals TM selektiv erhalten werden.
Das heißt, ein Ausgabesignal CEO vom Inverter 43 von Fig. 11 wird angelegt an Löscheingangsanschlüsse der T-Typ-FFs 41, 42, 111 und 112. Schaltungsanordnungen des Ringoszillators 40 und der FFs 41 und 42 sind dieselben wie die in Fig. 7 gezeigten. Q- und -Ausgaben vom FF 42 werden angelegt an CK- und -Eingabeanschlüsse des FF 111, und Q- und -Ausgaben vom FF 111 werden angelegt an CK- und -Eingabeanschlüsse des FF 112. Ein erstes Zeitgebersignal TM1 wird erhalten von dem -Ausgabeanschluß des FF 42 und ein zweites Zeitgebersignal TM2 wird erhalten von dem -Ausgabeanschluß des FF 112.
Das Signal TM1 wird angegeben an das Transfer-Gatter 113 und das Signal TM2 wird angegeben an das Transfer-Gatter 114. Nur eins der Transfer-Gatter 113 und 114 wird leitend gemacht durch implementäre Ausgaben P und von einer Programmschaltung 114 (das heißt, wenn P = 0 wird das Signal TM1 ausgegeben als Zeitgebersignal TM an eine externe Schaltung, und wenn P = 1 wird das Signal TM2 daran als Zeitgebersignal TM ausgegeben).
In der Anordnung von Fig. 11 können, da eine Impulsbreite des Signals TM2 länger ist als die des Signals TM1, zwei Typen von Zeitgebersignalen TM erhalten werden durch die Transfer-Gatter oder durch einen Aluminiumhauptabschnitt.
Es sei bemerkt, daß anstelle der Benutzung der Transfer-Gatter 113 und 114 und der Programmschaltung 115 eine Aluminiumverdrahtung für den -Ausgabeanschluß des FF 42 oder den von dem -Ausgabeanschluß des FF 112 gewählt werden können durch einen Aluminiumhauptabschnitt, wenn ein IC mit der Schaltung dieser Erfindung hergestellt wird und das Signal TM1 oder TM2 als das Zeitgebersignal TM auszugeben ist.
Die vorliegende Erfindung ist nicht beschränkt auf einen DRAM wie nach der obigen Ausführungsform. Zum Beispiel kann die vorliegende Erfindung angewendet werden auf ein pseudostatisches RAM oder einen Speicher (zum Beispiel wie offenbart in der US-Anmeldung mit der Reihen-No. 012,315), in welcher Zeit parallel ein Auffrischbetrieb gespeicherter Daten in einem Lese/Schreibzyklusperiode zu einem Zeitpunkt wie in Fig. 3 gezeigt durchführt.
Nach der Halbleiterspeichersteuerschaltung der vorliegenden Erfindung kann, da das externe Aktivierungssignal getrennt wird von dem internen Aktivierungssignal, der Speicher nur für eine vorbestimmte Zeitspanne aktiviert werden, in welcher eine Zykluszeit erforderlich zum Erhalten des Auffrischens des Speichers erforderlich ist.
Weiterhin kann der Speicher deaktiviert werden ohne Berücksichtigung eines Zustandes des externen Aktivierungssignals. Deshalb kann ein Signal, welches nicht vervollständigt wurde, in einem Lesezyklus benutzt werden als das externe Aktivierungssignal, um dadurch eine Schnittstelle bezüglich einer CPU zu vereinfachen, wenn der Speicher in einem Computersystem benutzt wird.

Claims

1. Halbleiterspeicher-Steuerschaltung mit:

einer ersten Einrichtung (11) ansprechend auf ein externes Betriebsaktivierungssignal (CEO); und

einer zweiten Einrichtung (12) verbunden mit der ersten Einrichtung und mit dem externen Betriebsaktivierungssignal (CEO) und zum Ausliefern eines internen Betriebsaktivierungssignals (CEI) ansprechend auf eine Aktivierung (L - H) des externen Betriebsaktivierungssignal (CEO) und zum Deaktivieren (L) des internen Betriebsaktivierungssignals (CEI) nach Verstreichen einer vorbestimmten Zeit (tM), wenn das externe Betriebsaktivierungssignal (CEO) in einem aktiven Zustand (H) länger als eine vorbestimmte Zeit (tM) gehalten wird, zum Deaktivieren (H - L) des internen Betriebsaktivierungssignals (CEI), wenn das externe Betriebsaktivierungssignal (CEO) deaktiviert (H - L) innerhalb der vorbestimmten Zeit (tM) wird, ansprechend auf die obige Deaktivierung, gekennzeichnet durch

eine Zeitgeberschaltung (13) verbunden bezüglich seines Ausgabesignals (TM) mit der ersten und zweiten Einrichtung, wobei das Zeitgeberausgabesignal (TM) die vorbestimmte Zeit (tM) bestimmt und die Zeitgeberschaltung enthält:

einen ersten Zeitgeber (40 bis 42) zum Erzeugen eines ersten Zeitgebersignals (tM1), welches auf dem ersten logischen Pegel (H) gehalten wird, bevor eine erste vorbestimmte Zeit (tM1) verstreicht und nachdem das externe Betriebsaktivierungssignal (CEO) aktiviert ist, und welches auf den zweiten logischen Pegel (L) geht, nachdem die erste vorbestimmte Zeit (tM1) verstrichen ist;

einem zweiten Zeitgeber (111, 112) verbunden mit dem ersten Zeitgeber zum Erzeugen eines zweiten Zeitgebersignals (TM2), welches auf dem ersten logischen Pegel (H) gehalten wird, bevor eine zweite vorbestimmte Zeit (tM2) verstreicht und nachdem das externe Betriebsaktivierungssignal (CEO) aktiviert ist, und welches auf den zweiten logischen Pegel (L) geht, nachdem die zweite vorbestimmte Zeit (tM2) verstrichen ist; und

eine Zeitgeberauswahleinrichtung (113 bis 115) verbunden mit dem ersten und zweiten Zeitgeber zum Ausgeben von dem ersten Zeitgebersignal (TM1) oder dem zweiten Zeitgebersignal (TM2) als dem Zeitgeberausgabesignal (TM).

2. Halbleiterspeichersteuerschaltung nach Anspruch 1, dadurch gekennzeichnet, daß der Halbleiterspeicher eine Speicherzelle zum Speichern von aufzufrischenden Daten enthält, und daß die vorbestimmte Zeit (tM) bestimmt wird proportional zu einer Speicherbetriebszykluszeit erforderlich zum Erhalten des Auffrischens der Speicherzelle.

3. Halbleiterspeichersteuerschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die zweite Einrichtung eine Gatterschaltung (12) beinhaltet, welche verbunden ist mit der Zeitgeberschaltung (13) zum Erzeugen des internen Betriebsaktivierungssignals (CEI) nur während das externe Betriebsaktivierungssignal (CEO) im aktivierten Zustand (H) ist und das Gattersignal (N) auf dem ersten logischen Pegel (H) gehalten wird.

4. Halbleiterspeichersteuerschaltung nach Anspruch 3, dadurch gekennzeichnet, daß

das Zeitgeberausgabesignal (TM) der Zeitgeberschaltung (13) auf den ersten logischen Pegel (H) zurückkehrt, wenn die vorbestimmte Zeit (tM) verstrichen ist, nachdem das externe Betriebsaktivierungssignal (CEO) auf den zweiten logischen Pegel (L) geht;

ein Flip-Flop (11, 14) vorgesehen ist, verbunden mit der Zeitgeberschaltung (13) und ansprechend auf das externe Betriebsaktivierungssignal (CEO) und das Zeitgeberausgabesignal (TM) zum Ausgeben eines Gattersignals (N), wenn das Zeitgeberausgabesignal (TM) sich von dem ersten logischen Pegel (H) auf den zweiten logischen Pegel (L) ändert; und

die Gatterschaltung (12) verbunden ist mit dem Flip-Flop zum Erzeugen des internen Betriebsaktivierungssignals (CEI), nur wenn das externe eingegebene Betriebsaktivierungssignal (CEO) in dem aktivierten Zustand (H) ist und das Gattersignal (N) auf dem ersten logischen Pegel (H) gehalten ist.

5. Eine Schaltung nach Anspruch 4, dadurch gekennzeichnet, daß

das erste Zeitgebersignal (TM1) des ersten Zeitgebers (40 bis 42) auf den ersten logischen Pegel (H) zurückkehrt, wenn die erste vorbestimmte Zeit (tM1) verstrichen ist, nachdem das erste Zeitgebersignal (TM1) auf den zweiten logischen Pegel (L) geht; und

das zweite Zeitgebersignal (TM2) des zweiten Zeitgebers (40 bis 43, 111, 112) auf den ersten logischen Pegel (H) zurückgeht, wenn die zweite vorbestimmte Zeit (tM2) verstrichen ist, nachdem das zweite Zeitgebersignal (TM2) auf den zweiten logischen Pegel (L) geht.