KR910004185B1 - 반도체메모리의 활성화신호생성회로 - Google Patents

반도체메모리의 활성화신호생성회로 Download PDF

Info

Publication number
KR910004185B1
KR910004185B1 KR1019870014993A KR870014993A KR910004185B1 KR 910004185 B1 KR910004185 B1 KR 910004185B1 KR 1019870014993 A KR1019870014993 A KR 1019870014993A KR 870014993 A KR870014993 A KR 870014993A KR 910004185 B1 KR910004185 B1 KR 910004185B1
Authority
KR
South Korea
Prior art keywords
signal
timer
ceo
logic level
activation signal
Prior art date
Application number
KR1019870014993A
Other languages
English (en)
Other versions
KR880008325A (ko
Inventor
가즈히로 사와다
다카야스 사쿠라이
Original Assignee
가부시키가이샤 도시바
아오이 죠이치
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 도시바, 아오이 죠이치 filed Critical 가부시키가이샤 도시바
Publication of KR880008325A publication Critical patent/KR880008325A/ko
Application granted granted Critical
Publication of KR910004185B1 publication Critical patent/KR910004185B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Abstract

내용 없음.

Description

반도체메모리의 활성화신호생성회로
제 1 도는 종래의 리플레시메모리에서의 동작활성화신호 및 워드선구동신호의 나타낸 타이밍도.
제 2 도는 컴퓨터시스템에서의 CPU 또는 MPU의 독출동작타이미의 일례를 나타낸 타이밍도,
제 3 도 현재 제안되어 있는 독출/기록사이클기간내에 기억데이터의 리플레시동작을 시간병렬적으로 실행하는 반도체기억장치에 있어서 리플레시타이밍을 나타낸 타이밍도.
제 4 도는 본 발명에 따른 반도체메모리 제어회로의 1실시예를 나타낸 논리회로도.
제 5 도는 제 4 도와 동일한 제어회로를 갖춘 동기형 RAM에 있어서, 동작활성화신호 및 워드선선택구동신호를 나타낸 타이밍파형도.
제 6 도는 제 4 도의 제어회로에 따른 각 신호의 일례를 나타낸 타이밍도,
제 7 도는 제 4 도를 구성하는 내부타미이회로의 다른 1실시예를 나타낸 논리회로도,
제 8 도는 제 7 도에 따른 각 신호의 일례를 나타낸 타이밍도,
제 9 도는 제 4 도의 또다른 실시예를 나타낸 논리회로도,
제 10 도는 제 9 도에 따른 각 신호의 흐름을 나타낸 타이밍도,
제 11 도는 제 7 도의 또다른 실시예를 나타낸 논리회로,
제 12 도는 제 11 도에 따른 신호흐름을 나타낸 타이밍도이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 제어회로 11, 14, 93, 95, 97 : 낸드게이트
12 : 앤드게이트 13 : 타이머
40 : 링발진기 41, 42, 111, 112 : 플립플롭회로
43, 91, 92, 94 : 인버터 100 : DRAM
113, 114 : 트랜스퍼게이트 115 : 프로그램회로
[산업상의 이용분야]
본 발명은 반도체기억장치에 관한 것으로, 특히 데이터의 리플레시를 필요로 하는 메모리를 사용한 리플레시형 반도체메모리의 내부전달동작활성화기간을 제어하기 위한 회로를 갖춘 반도체메모리의 활성화신호생성회로에 관한 것이다.
[종래의 기술 및 그 문제점]
종래 리플레시형 반도체메모리는 예컨대 1개의 MOS형 트랜지스터와 1개의 캐패시터로 구성된 메모리셀을 사용하는 메모리로서 다이나믹형 랜덤억세스메모리(이하, DRAM이라 칭함)와 의사스태틱 RAM(이하, PSRAM이라 칭함)이 알려져 있다.
이와 같은 종래의 리플레시메모리에 있어서, 워드선의 구동방식을 제 1 도에 나타낸다. 즉, 칩이네이블신호
Figure kpo00001
가 저레벨 "L"일 때 워드선(WL)이 개방을 유지하는 방식이다. 이 경우 칩이네이블신호
Figure kpo00002
를 장시간 저레벨로 하면, 워드선의 액티브 풀-업레벨이 전류누설에 의해 워드선의 활성화레벨(VH)보다 저하되게 되어 메모리셀에 충분한 1레벨이 기록되지 않게 되므로 칩이네이블신호
Figure kpo00003
의 저레벨시간(tCE)에 최대값을 설정하여야 하는 제한이 있다.
그러나 상기한 바와 같은 워드선구동방식을 채용한 리플레시메모리가 컴퓨터시스템에 사용되는 경우, CPU(중앙처리장치) 또는 MPU(마이크로프로세싱장치)와 연결시 문제가 발생하게 된다. 이를 제 2 도에 도시된 CPU이 독출동작시의 일례를 참조하여 설명하면 다음과 같다.
제 2 도에서 CLK는 시스템클록, AD는 CPU내의 어드레스 및 데이터버스신호, ALE는 어드레스신호,
Figure kpo00004
는 독출신호를 나타내고, 클록사이클 T1의 기간에 유용한 어드레스신호가 존재할 경우 CPU는 ALE펄스를 발생시키게된다.
한편, 상기한 바와 같이 칩이네이블신호
Figure kpo00005
의 저레벨기간(tCE)에 최대값이 존재하는 리플레시메모리의 경우, 1개의 독출사이클내에 완결되는 부극성의 펄스를
Figure kpo00006
단자에 입력시킬 필요가 있기 때문에 워드선(WL)의 레벨감소의 문제가 발생되게 된다. 따라서 종래에는 CPU와 리플레시메모리의 인터페이스에 ALE 신호를
Figure kpo00007
단자에 직접 인가할 수 없어, 클록사이클기간(T2)에서 저레벨로 되고, 클록사이클기간(T4)에서 고레벨로 되는
Figure kpo00008
신호를
Figure kpo00009
신호로 사용하여
Figure kpo00010
단자에 공급하였다.
그러나 CPU는 클록사이클(T3)의 기간에 리플레시메모리로부터 데이터버스를 통해 공급된 AD신호의 데이터를 인가받게 되는 바, 따라서 유용한 데이터가 정확히 일치하지 않는 경우가 발생되어 CPU에 유지사이클(Wait Cycle)을 삽입하는 것과 같은 불필요한 시간을 갖도록 하여야 하는 문제점이 있었다.
이와 같은 문제를 해결하는 1가지 방법으로 리플레시메모리에서 워드선의 전류누설에 의한 레벨감소를 펌프회로등을 이용하여 방지하는 것이 제안되고 있지만, 이 방법은 (1) 펌프회로에 의해 소비전류가 증가되게 되고, (2)
Figure kpo00011
신호가 저레벨의 기간중 워드선이 개방된 상태로 유지되게 되면, 셀프리플레싱(self refreshing)이 수행되지 않게 되는 문제점이 발생되게 된다.
이와 같은 문제의 해결방법을 본 출원인은 일본특허출원 제61-30139호의 "반도체기억장치의 제어회로"와 상기 출원건과 유사한 1987년 2월 12일자로 등록된 유럽특허출원 제871019410호(이 유럽출원의 모든 공개는 본 출원과 일치하지는 않음)에 제시하였다.
제 3 도의 타이밍도에 도시된 바와 같이, 선택된 통상의 워드선(NWL)의 구동을 독출하고자 할 때에는 펄스적으로 행하고, 기록시에는 기록타이밍을 고려하여 연속적으로 활성화하였으며, 상기 워드선(NWL)이 닫히면 곧바로 비트서등을 선충전시켜 리플레시동작이 개시되게 리플레시워드선(RWL)을 열리게 하였다. 그러나 이 방법은 독출시와 기록시를 구별하여 워드선을구동시킬 필요가 있어 워드선구동으로 인한 제어회로의 구성이 복잡하게 되는 문제점이 야기되게 된다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, CPU 또는 MPU가 독출동작을 실행하기 위해
Figure kpo00012
신호를
Figure kpo00013
단자에 인가시킬 경우, CPU 또는 MPU가 유지사이클과 불필요한 시간등에 영향을 받지않고, 인터페이스연결시 간단히 독출동작을 실행할 수 있는 반도체메모리의 활성화신호생성회로를 제공하고자 함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명은, 외부로부터 입력되는 외부활성화신호(CEO)를 인가받아 상기 외부활성화신호(CEO)가 활성화상태로 변화된 다음 소정 타이머시간(TM)의 경과를 시간적으로 계산하는 타이머회로와, 상기 외부활성화신호(CEO)가 한쪽 입력단자에 인가되면서 상기 타이머회로가 다른쪽 입력단자에 접속되고, 상기 외부활성화신호(CEO)의 활성화에 대응해서 활성화됨에 더불어 상기 외부활성화신호(CEO)의 비활성화 또는 상기 소정 타이머시간(TM)의 경과중 어느 한쪽의 빠른쪽에 대응해서 활성화되는 내부활성화신호(CEI)를 출력시키는 앤드게이트(12)로 구성된 제어회로(10)를 구비하여 구성된 것을 특징으로 한다.
(작용)
상기와 같이 구성된 본 발명은, 외부에서 입력되는 동작활성화신호와 메모리내부로 전달되는 동작활성화 신호를 분리하여 상기 외부입력동작활성화신호가 활성상태로 되어 메모리셀의 리플레시에 필요로 되는 사이클시간(리플레시사이클)에 따라 정해진 일정시간만 상기 내부전달동작 활성화신호를 활성상태를 하고, 그후에는 외부입력동작활성화신호가 활성화상태로 있어도 내부전달동작활성화신호를 비활성상태로 유지시키며, 상기 내부전달동작활성신호가 활성상태일때 외부입력동작활성화신호가 비활성상태로 변화하는 경우 상기 내부전달동작활성화신호를 비활성상태로 제어하게 된다.
결과적으로 외부입력활성화신호로서 메모리의 1개 독출사이클내에 완결하는 신호를 사용하여 일정기간 발생되는 내부활성화신호에 의해 메모리동작이 활성화됨과 더불어 워드선이 개방되는 시간을 일정시간내로 제한하는 것이 가능하게 된다. 또한, 상기 일정시간은 메모리의 리플레시에 필요한 사이클시간에 따라 결정되게 되므로 리플레시동작에 지장을 주지않게 된다. 그러므로 상기 리플레시메모리와 CPU의 인터페이스사이에 CPU로부터 출력되는 ALE신호에 의해 메모리의 1독출사이클로 완결되지 않는 신호가 메모리의 외부입력활성화신호단자로 직접 인가될 수 있으므로, 인터페이스가 대단히 간단하게 된다.
[실시예]
이하, 예시도면을 참조하여 본 발명에 따른 1실시예를 상세히 설명한다.
리플레시메모리 예컨대, 칩이네이블반전신호(
Figure kpo00014
)입력용의 외부단자(
Figure kpo00015
단자)에 동작활성화신호로서
Figure kpo00016
신호가 입력되는 동기형 RAM의 내부에 제4도에 도시된 바와 같이
Figure kpo00017
신호가 제어회로(10)로 입력되고, 이 제어회로(10)로부터 발생된 내부
Figure kpo00018
신호(메모리내부로 전송된 동작활성화신호)가 DRAM의 행 또는 열디코더로 전송되게 된다.
제 4 도에 있어서, 외부
Figure kpo00019
신호의 위상은 외부활성화신호(CEO)의 위상과 반대이고, 내부
Figure kpo00020
신호의 위상은 내부활성화신호(CEI)의 위상과 반대이다.
여기서, 제 4 도에 도시된 제어회로를 상세히 설명한다.
상기 제어회로(10)는 외부에서의
Figure kpo00021
신호입력이 활성상태(이네이블상태 (H→L)로 변화하는 것을 감지하여 내부
Figure kpo00022
신호(H→L)를 활성상태로 변화시킨다. 만약 메모리셀의 리플레시를 성취하는 사이클시간과 거의 같은 일정시간(tM)을 초월할 때까지 상기 외부
Figure kpo00023
신호입력이 활성화상태로 계속유지될 경우에는 상기 일정 시간후에 내부
Figure kpo00024
신호가 비활성상태(디스에블상태)로 되게 되고, 외부
Figure kpo00025
신호입력이 일정시간(TM)내에 비활성상태로 변화하는 경우에는 내부CE신호도 비활성상태로 되게 된다.
상기 제어회로(10)를 이용한 리플레시메모리에 있어서, 제 5 도에 도시된 바와 같이 외부
Figure kpo00026
신호입력이 시간(t1)에 저레벨(활성상태)로 되어 메모리칩이 활성화되도록 하면, 그에 따라 내부
Figure kpo00027
신호도 저레벨(활성상태)로 되어 칩이 활성화상태로 되게 되고, 메모리선택용 워드선(WL)이 개방된 상태(고레벨)로 되게 된다. 그후 외부
Figure kpo00028
신호입력이 활성화상태로 유지되어도 내부
Figure kpo00029
신호는 일정시간(tM)후의 시간(t2)에서 고레벨(비활성상태)로 변화되게 되므로 칩은 비활성상태로 이해되게 된다.
그 결과 워드선(WL)이 시간(t2)후 닫히게 p되어 메모리의 셀프리플레시동작이 실행되게 된다.
따라서 상기 리플레시형 메모리가 컴퓨터시스템의 CPU(혹은 MPU)에 연결될 경우 CPU에서의 어드레스 래치신호(ALE)와 같이 1개의 독출사이클내에서 완결되지 않는 신호가 있어도 이를 직접
Figure kpo00030
단자로 인가할 수 있게 되어 CPU와의 인터페이스가 대단히 간단하게 된다.
또한, 제어회로(10)에서 내부타이머시간(tM)에 대해 메모리의 셀프리플레시간격을 고려하여 현재는 10㎲정도의 시간을 선택하는 것이 바람직한 바, 이 10㎲ 정도의 시간은 통상 CPU의 독출/기록동작에는 전혀 영향을 미치지 않는다.
한편, 제 4 도에 도시된 제어회로(10)의 구체적 예에 대해 그 구성을 설명하고, 그 동작을 제 6 도에 도시된 각부 신호의 타이밍을 참조하여 설명하면 다음과 같다. 즉, 제 4 도에서는 버퍼단의 도시를 생략함과 더불어 활성화신호(CEO)(CEI)의 정·부논리가 상기 제 5 도에 도시된
Figure kpo00031
신호와 반대로 되어 있다. 그리고 외부활성화신호(CEO)의 입력은 2입력 낸드게이트(11)의 한쪽 입력단자 및 2입력 앤드게이트(12)의 한쪽 입력단자로 입력되고, 내부타이머회로(13)에서 공급되는 타이머신호(TM)는 2입력 낸드게이트(14)의 한쪽 입력단자로 입력되게 된다. 여기서 2개의 낸드게이트(11, 14)는 플립플롭으로 접속되게 되고, 낸드게이트(11)의 출력은 앤드게이트(12)의 다른쪽 단자로 입력되게 된다.
또한, 정논리의 CEO신호가 제 6 도에 도시된 바와 같이 시간(t1)에서 활성상태(H)로 되면, 일정시간경과 후의 시간(t2)에서 TM 신호가 고레벨에서 저레벨로 떨어질 때까지 낸드게이트(11)의 출력마디(N)는 고레벨을 유지하게 되는 바, 여기서 앤드게이트(12)의 출력신호(CEI; 내부활성화신호)는 시간(t1)에서 활성화 상태(H)로 되고, 시간(t2)에서 CEO신호가 활성화상태(H)로 유지되어도 비활성화상태(L)로 되게 된다. 그후 시간(t3)에서 TM신호가 다시 고레벨로 되어도 CEI신호는 비활성상태(L)로 유지되게 된다.
또한, CEO신호의 활성상태기간이 TM신호의 발생시간 t2이전에 종료되었을 경우 제 6 도에 도시된 바와 같이 CEO신호가 앤드게이트(12)를 통해 CEI신호로 되게 된다.
한편, 제 4 도의 구성과 타이머(13)의 동작에 대해 제 7 도와 제 8 도를 참조하여 설명하면 다음과 같다.
제 7 도에서 링발진기(40)로부터 출력된 서로 역상인 출력신호(RING,
Figure kpo00032
)는 토글(T)형의 제1플립플롭회로(41; 이하, FF회로라 칭함)의 정극성 클록입력단자(CK) 및 부극성 클록입력단자
Figure kpo00033
로 각각 입력되게 된다. 상기 제1FF회로(41)의 출력단자(
Figure kpo00034
, Q)는 T형 제2FF회로(42)의 입력단자(CK,
Figure kpo00035
)에 각각 접속되게 되고, 제2FF회로(42)의 출력단자(Q)로부터 출력된 신호는 내부타이머신호(TM)가 되게 된다. 또한, CEO신호입력이 인버터(43)에 의해
Figure kpo00036
신호로 반전된 다음 상기 2개의 FF회로(41, 42)의 클리어입력단자(CL)로 입력되게 된다.
한편, CEO신호가 활성화(H)될 때
Figure kpo00037
신호가 저레벨로 되어 FF회로(41, 42)를 리세트로부터 해제시키게 되고, 링발진출력신호(RING)가 상승할 때마다 제1FF회로(41)의 출력신호
Figure kpo00038
가 반전되게 되며, 출력신호
Figure kpo00039
가 상승할 때마다 제2FF회로(42)의 출력신호(TM)가 반전되게 된다. 이 경우 CEO신호의 활성화(L→H)로부터 약 10㎲후에 내부타이머신호(TM)가 발생되게 되므로 링발진출력주파수가 결정되게 된다. 따라서
Figure kpo00040
신호가 비활성상태(L)일 때 제1, 제2FF회로(41, 42)는 CEO신호에 의해 리세트 되게 되고, 내부타이머신호(TM)는 일정레벨(H)로 유지되게 된다.
제 9 도는 제 4 도에 도시된 메모리제어회로의 또 다른 실시예로서, 제 4 도의 실시예에서는 내부타이머신호(TM)가 특별한 발진회로로 이루어진 내부타이머회로(13)로부터 얻어지도록 되어 있었으나, 제 9 도의 실시예에서는 내부타이머신호(TM)가 특별한 발진회로를 사용하지 않고 외부활성화신호(CEO)의 처리신호에 의해 얻어지도록 되어 있다. 즉, CEO신호는 앤드게이트(12)의 한쪽단자와 인버터(91)로 공급되게 되고, 인버터(91)로 공급된 CEO신호는 인버터(92)를 통해 N1신호로 되어 낸드게이트(93)의 한쪽 입력단자로 공급되게 되며, 낸드게이트(93)의 다른쪽 입력단자에는 CEO신호가 공급되게 되고, 낸드게이트(93)의 출력단자는 캐패시터(C93)를 통해 회로접지(혹은 전원회로)에 연결되게 된다.
여기서 낸드게이트(93)와 캐패시터(C93)는 낸드게이트지연부(DL)를 구성하게 되는데, 상기 지연된 출력(N2)은 낸드게이트(93)의 출력단자를 통해 출력되게 된다.
한편, 출력(N2)은 인버터(94)와 캐패시터(C94)에 의해 더욱 지연된 다음 낸드게이트(95)와 캐패시터(C95)로 구성된 2번째 낸드게이트지연부의 한쪽 단자로 입력되게 되고, 낸드게이트(95)의 다른쪽 단자로는 CED신호가 입력되게 되며, 낸드게이트(95)의 출력신호는 인버터(96)와 캐패시터(C96)로 구성된 인버터지연부를 통해 낸드게이트(97)의 한쪽 입력단자로 입력되게 되고, 낸드게이트(97)의 다른쪽 입력단자로는 CEO신호가 입력되게 되며, 낸드게이트(97)의 출력단자로부터 얻어진 TM신호는 앤드게이트(12)와 한쪽 입력단자로 공급되게 된다.
제 10 도는 제 9 도의 회로동작을 나타낸 타이밍도로서, 낸드게이트(93, 95)와 인버터(94, 96) 및 캐패시터(C93∼C96)로 구성된 지연회로의 총지연시간이 TM신호로 확정된 시간(즉, 10㎲)과 일치되게된다.
한편, TM신호에 의해 결정된 시간보다 CEO신호의 고레벨이 더욱 긴 경우, 낸드게이트(93, 95)와 인버터(94, 96)로 구성된 지연회로는 통상적인 인버터지연회로와 유사하게 동작(제 10 도의 실선으로 표시된 것처럼)하는 반면, CEO신호가 TM신호에 의해 결정된 시간보다 짧을 경우에는 낸드게이트(93, 95, 97)와 앤드게이트(12)는 같은 시간에 닫혀지게 된다. 그러나 CEO신호가 저레벨로 될 경우에는 제 10 도에서 점선으로 도시된 바와 같은 내부활성화신호(CEI)가 얻어지게 된다.
제 11 도는 제 7 도의 메모리제어회로의 또다른 실시예를 나타낸 것이고, 제 12 도는 제 11 도의 신호파형을 나타낸 파형도이다. 제 7 도의 실시예에서는 내부타이머신호(TM)가 한가지 형태만 얻어지는 반면, 제 11 도의 다른 실시예에서는 2가지의 내부타이머신호(TM)를 각각 얻을 수 있다.
즉, 제 11 도의 인버터(43)로부터 출력된 출력신호
Figure kpo00041
는 T형 FF(41, 42, 111, 112)의 클리어입력단자로 입력되게 되고, 링발진기(40)와 T형 FF(41, 42)의 회로배열은 제 7 도에 도시된 회로구성과 동일하다. 또, T형 FF(42)의 출력단자(
Figure kpo00042
, Q)는 T형 FF(111)의 입력단자(CK,
Figure kpo00043
)에 연결되게 되며, 제1타이머신호(TM1)는 T형 FF(42)의 출력단자
Figure kpo00044
로부터 얻어지게 되고, 제2타이머신호(TM2)는 T형FF(112)의 출력단자
Figure kpo00045
로부터 얻어지게 된다.
한편, 제1타이머신호(TM1)는 트랜스퍼게이트(113)로 입력되게 되고, 제2타이머신호(TM2)는 트랜스퍼게이트(114)로 입력되게 되며, 상기 트랜스퍼게이트(113, 114)중 단 하나만 프로그램회로(115)의 상보형 출력(P,
Figure kpo00046
)에 의해 도통되게 된다(즉, P=O일 때 신호TM1이 타이머신호 TM로 출력되고, P=1일 때 신호 TM2가 타이머신호 TM로 출력된다).
한편, 제 11 도의 회로배열에서 제2타이머신호(TM2)의 펄스폭은 제1타이머신호(TM1)의 펄스폭보다 더길고, 타이머신호(TM)의 2가지 형태는 알루미늄원판조각(aluminum master slice) 또는 트랜스퍼게이트에 의해 얻을 수 있는데, 이때 트랜스퍼게이트(113, 114)와 프로그램회로(115)를 사용하는 대신 T형 FF(42) 혹은 T형 FF(112)의 출력단자
Figure kpo00047
로부터 알루미늄배선을 사용할 경우에는 알루미늄원판조각을 사용하여도 된다. 또한, 본 발명의 회로가 IC와 같이 제작되게 되면, 타이머신호(TM1) 또는 타이머신호(TM2)가 타이머신호(TM)로 출력되게 된다.
본 발명은 상기 실시예에서와 같이 DRAM에 한정되지 않고, 의사스태틱 RAM과 메모리(미국출원번호 제12,315호에 공개된 메모리) 예컨대, 제 3 도에 도시된 바와 같은 타이밍으로 독출/기록사이클기간내에 기억데이터의 리플레시동작을 시간병렬적으로 행하는 메모리에도 적용이 가능하다.
[발명의 효과]
상기한 바와 같이 본 발명에 의하면, 외부에서 입력되는 외부활성화신호와 내부활성화신호를 분리하여 메모리셀의 리플레시가 필요한 사이클시간에 대응하는 일정시간만 내부를 활성화시키고, 그후 외부활성화신호의 상태에 상관없이 비활성화시키는 것이 가능하기 때문에 외부입력활성화신호로서 독출사이클내에 완결되지 않는 신호를 이용되도록 되어 있어 컴퓨터시스템에 사용할 경우 CPU의 인터페이스가 대단히 간단하게 된다.

Claims (6)

  1. 외부로부터 입력되는 외부활성화신호(CEO)를 인가받아 상기 외부활성화신호(CEO)가 활성화상태로 변화된 다음 소정 타이머시간(TM)의 경과를 시간적으로 계산하는 타이머회로와, 상기 외부활성화신호(CEO)가 한족 입력단자에 인가되면서 상기 타이머회로가 다른쪽 입력단자에 접속되고, 상기 외부활성화신호(CEO)의 활성화에 대응해서 활성화됨에 더불어 상기 외부활성화신호(CEO)의 비활성화 또는 상기 소정 타이머시간(TM)의 경과중 어느 한쪽의 빠른쪽에 대응해서 활성화되는 내부활성화신호(CEI)를 출력시키는 앤드게이트(12)로 구성된 제어회로(10)를 구비하여 구성된 것을 특징으로 하는 반도체메모리의 활성화신호 생성회로.
  2. 제 1 항에 있어서, 반도체메모리가 리플레시를 수행하여 데이터를 축적하기 위한 메모리셀을 포함하고, 소정 타이머시간(TM)이 상기 메모리셀의 리플레시를 수행할 수 있는 메모리동작사이클시간에 비례하도록 결정되는 것을 특징으로 하는 반도체메모리의 활성화신호생성회로.
  3. 제 1 항에 있어서, 상기 타이머신호가 일정시간이 경과하기 전과 외부활성화신호(CEO)가 활성화상태(H)된 다음 제1논리레벨(H)을 유지하고, 일정시간의 경과 후 제2논리레벨(L)로 되며, 일정시간이 경과한 다음 외부활성화신호(CEO)가 제2논리레벨(L)로 될 때 제1논리레벨(H)되돌아가는 타이머신호(TM)를 발생시키는 내부타이머회로(13)와, 이 내부타이머회로(13)에 접속되면서 상기 타이머신호(TM)가 제1논리레벨(H)에서 제2논리레벨(L)로 변경될 때 상기 외부활성화신호(CEO)와 타이머신호(TM)에 응답해서 게이트신호(N)를 발생시키도록 동작하는 플립플립으로 접속된 낸드게이트(11, 14)로 구성된 것을 특징으로 하는 반도체메모리의 활성화신호생성회로.
  4. 제 1 항에 있어서, 상기 타이머회로는 상기 외부활성화신호(CEO)가 제1논리레벨(H)을 유지하면서 상기 외부활성화신호(CEO)가 제1논리레벨(H)에서 제2논리레벨(L)로 변화할 경우에만 일정한 시간에 의해 상기 외부활성화신호(CEO)의 변화점을 지연시켜 얻은 타이머신호(TM)를 출력하고, 상기 외부활성화신호(CEO)의 변화에 앞서 동기되어 타이머신호(TM)를 출력하도록 된 지연회로(91∼97, C93∼C96)로 구성된 것을 특징으로 하는 반도체메모리의 활성화신호생성회로.
  5. 제 3 항에 있어서, 상기 타이머회로는 제1일정시간이 경과되기이전과 외부활성화신호(CEO)가 활성화 상태(H)로 된 다음 제1논리레벨(H)을 유지하고, 제1일정시간이 경과한 다음 제2논리레벨(L)로 되는 제1타이머신호(TM1)를 발생시키기 위한 제1타이머(40∼43)와, 제2일정시간이 경과되기 이전과 상기 외부 활성화신호(CEO)가 활성화상태로 될 동안 제1논리레벨(H)을 유지하고, 제2일정시간이 경과한 다음 제2논리레벨(L)로 되는 제2타이머신호(TM2)를 발생시키기 위해 상기 제1타이머(40∼43)에 연결된 제2타이머(111∼112) 및, 타이머신호(TM)로서 제1타이머신호(TM1)와 제2타이머신호(TM2)중 어느 하나를 출력하기 위해 상기 제1 및 제2타이머(40∼43, 111∼112)에 연결된 트랜스퍼게이트(113∼115)로 구성된 것을 특징으로하는 반도체메모리의 활성화신호생성회로.
  6. 제 3 항에 있어서, 상기 타이머회로는 제1일정시간이 경과되기 이전과 외부활성화신호(CEO)가 활성화상태(H)로 된 다음 제1논리레벨(H)을 유지하고, 제1일정시간이 경과한 다음 제2논리레벨로 변경되며, 일정시간경과 후 제1타이머신호(TM1)가 제2논리레벨(L)로 될 때 제1레벨로 되돌아 가는 제1타이머신호(TM1)를 발생시키는 제1타이머(40∼43)와, 제2일정시간이 경과되기 이전과 외부활성화신호(CEO)가 활성화상태로 된 다음 제1논리레벨을 유지하고, 제2일정시간이 경과된 다음 제2논리레벨(L)로 변경되며, 일정시간경과 후 제2타이머신호(TM2)가 제2논리레벨(L)로 될 때 제1논리레벨(H)로 되돌아가는 제2타이머신호(TM2)를 발생시키는 제2타이머(111∼112) 및, 타이머신호(TM)로서 제 1 타이머신호(TM1)와 제2타이머신호(TM2)중 어느 하나를 출력시키기 위한 트랜스퍼게이트(113∼115)를 포함하고 있는 것을 특징으로 하는 반도체메모리의 활성화신호생성회로.
KR1019870014993A 1986-12-26 1987-12-26 반도체메모리의 활성화신호생성회로 KR910004185B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP61315361A JPS63166093A (ja) 1986-12-26 1986-12-26 半導体メモリの制御回路
JP61-315361 1986-12-26
JP315361 1986-12-26

Publications (2)

Publication Number Publication Date
KR880008325A KR880008325A (ko) 1988-08-30
KR910004185B1 true KR910004185B1 (ko) 1991-06-24

Family

ID=18064487

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019870014993A KR910004185B1 (ko) 1986-12-26 1987-12-26 반도체메모리의 활성화신호생성회로

Country Status (5)

Country Link
US (1) US4827453A (ko)
EP (1) EP0273233B1 (ko)
JP (1) JPS63166093A (ko)
KR (1) KR910004185B1 (ko)
DE (1) DE3787357T2 (ko)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62188095A (ja) * 1986-02-14 1987-08-17 Toshiba Corp 半導体記憶装置の制御回路
JP2534757B2 (ja) * 1988-07-06 1996-09-18 株式会社東芝 リフレッシュ回路
JPH0414694A (ja) * 1990-05-07 1992-01-20 Mitsubishi Electric Corp 画像メモリリフレッシュ制御装置
JP2744115B2 (ja) * 1990-05-21 1998-04-28 株式会社東芝 疑似スタティックｒａｍの制御回路
JP2548425B2 (ja) * 1990-05-23 1996-10-30 シャープ株式会社 半導体記憶装置
FR2665568A1 (fr) * 1990-08-03 1992-02-07 Samsung Electronics Co Ltd Circuit d'entree de donnees pour dispositif de memorisation a double port d'acces.
US5615305A (en) * 1990-11-08 1997-03-25 Hughes Missile Systems Company Neural processor element
US5128563A (en) * 1990-11-28 1992-07-07 Micron Technology, Inc. CMOS bootstrapped output driver method and circuit
US5229969A (en) * 1991-04-15 1993-07-20 Micron Technology, Inc. Method for synchronizing refresh cycles in self-refreshing DRAMs having timing circuit shutdown
US5229970A (en) * 1991-04-15 1993-07-20 Micron Technology, Inc. Circuit for synchronizing refresh cycles in self-refreshing drams having timing circuit shutdown
US5335201A (en) * 1991-04-15 1994-08-02 Micron Technology, Inc. Method for providing synchronous refresh cycles in self-refreshing interruptable DRAMs
EP0541060A3 (en) * 1991-11-05 1994-05-18 Fujitsu Ltd Dynamic random access memory having an improved operational stability
US5617551A (en) * 1992-09-18 1997-04-01 New Media Corporation Controller for refreshing a PSRAM using individual automatic refresh cycles
US5488587A (en) * 1993-10-20 1996-01-30 Sharp Kabushiki Kaisha Non-volatile dynamic random access memory
US5903538A (en) * 1994-12-14 1999-05-11 Matsushita Electric Industrial Co., Ltd. Automatic disk change apparatus and disk tray for the apparatus
KR970051229A (ko) * 1995-12-22 1997-07-29 김광호 비동기 발생신호를 사용하는 반도체 메모리 장치
JP2002093165A (ja) * 2000-09-18 2002-03-29 Mitsubishi Electric Corp 半導体記憶装置
JP2006073062A (ja) 2004-08-31 2006-03-16 Toshiba Corp 半導体記憶装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55150192A (en) * 1979-05-08 1980-11-21 Nec Corp Memory unit
JPS55152396A (en) * 1979-05-17 1980-11-27 Mitsubishi Electric Corp Heat exchanger
JPS5622286A (en) * 1979-07-30 1981-03-02 Sanyo Electric Co Ltd Dynamic memory control system
US4476401A (en) * 1983-01-31 1984-10-09 Motorola, Inc. Write strobe generator for clock synchronized memory
JPS59189428A (ja) * 1983-04-12 1984-10-27 Fujitsu Ltd デジタル出力のラツチ制御方式
JPS6152399U (ko) * 1984-04-20 1986-04-08

Also Published As

Publication number Publication date
DE3787357T2 (de) 1994-02-24
KR880008325A (ko) 1988-08-30
US4827453A (en) 1989-05-02
EP0273233A3 (en) 1990-10-03
EP0273233A2 (en) 1988-07-06
JPS63166093A (ja) 1988-07-09
JPH059877B2 (ko) 1993-02-08
EP0273233B1 (en) 1993-09-08
DE3787357D1 (de) 1993-10-14

Similar Documents

Publication Publication Date Title
KR910004185B1 (ko) 반도체메모리의 활성화신호생성회로
US6525988B2 (en) Clock generating circuits controlling activation of a delay locked loop circuit on transition to a standby mode of a semiconductor memory device and methods for operating the same
US5455802A (en) Dual dynamic sense amplifiers for a memory array
US6188641B1 (en) Synchronous semiconductor memory device having input circuit with reduced power consumption
EP1943651B1 (en) Dynamic random access memory device and method for self-refreshing memory cells
US5031147A (en) Semiconductor memory
US5726950A (en) Synchronous semiconductor memory device performing input/output of data in a cycle shorter than an external clock signal cycle
US6101144A (en) Integrated circuit memory devices having automatically induced standby modes and methods of operating same
US6480033B2 (en) Semiconductor device
US6990032B2 (en) Semiconductor memory device capable of stably performing entry and exit operations of self refresh mode and the self refresh method thereof
US6078528A (en) Delay control circuit using dynamic latches
US5930177A (en) Buffer control circuit and method for semiconductor memory device with power saving function
US5355343A (en) Static random access memory with self timed bit line equalization
US5270982A (en) Dynamic random access memory device improved in testability without sacrifice of current consumption
US6765839B2 (en) Refresh circuit having variable restore time according to operating mode of semiconductor memory device and refresh method of the same
KR100521375B1 (ko) 동작 모드에 따라 데이터 재저장 시간을 가변시킬 수 있는반도체 메모리 장치
JPH10240372A (ja) 半導体装置の内部クロック発生回路及び内部クロック発生方法
US6026041A (en) Semiconductor memory device
US5007028A (en) Multiport memory with improved timing of word line selection
JP2762589B2 (ja) 半導体メモリ回路
US5229969A (en) Method for synchronizing refresh cycles in self-refreshing DRAMs having timing circuit shutdown
US6188623B1 (en) Voltage differential sensing circuit and methods of using same
KR20060075011A (ko) 데이터 스트로브 신호 생성 회로 및 데이터 스트로브 신호생성 방법
KR100450070B1 (ko) 셀프 리프레시 모드를 갖는 반도체 메모리 장치 및 방법
JP2003007071A (ja) 半導体メモリ装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070531

Year of fee payment: 17

EXPY Expiration of term