DE4309363C2 - Auffrischeinrichtung für eine Halbleiterspeichereinrichtung - Google Patents
Auffrischeinrichtung für eine HalbleiterspeichereinrichtungInfo
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Description
Die Erfindung betrifft eine Auffrischeinrichtung für eine Halbleiterspeichereinrichtung nach dem
Oberbegriff des Anspruches 1.
Eine Auffrischeinrichtung nach dem Oberbegriff
des Anspruchs 1 ist aus der US 4 787 067 bekannt.
Als eine Art von Halbleiterspeichereinrichtungen ist ein dynamischer
Direktzugriffsspeicher bekannt (im weiteren als "DRAM" bezeichnet)
Das DRAM weist Speicherzellen auf, die jeweils aus einem Transistor
und einem Kondensator gebildet sind und eine kleine Fläche belegen.
Das DRAM hat die besondere Eigenschaft, daß eine hohe Dichte und
eine hohe Integration einfach erzielt werden kann und die Kosten pro
Bit niedrig sind. Daher werden die DRAMs in hohem Maße als
Speichereinrichtungen mit einer hohen Speicherkapazität benutzt.
Das DRAM speichert die Information in Form elektrischer Ladungen in
den Kondensatoren. Daher ist eine periodische Auffrischung der Daten
in den Speicherzellen notwendig. Bei einem herkömmlichen
Auffrischungsverfahren wird ein Zeilenadreß-Abtastsignal /RAS mit
einer Impulsform periodisch alle 16 µs extern an die
Halbleiterspeichereinrichtung angelegt, um die Speicherzellendaten
aufzufrischen. Das Zeilenadreß-Abtastsignal /RAS legt eine
Speicherzyklusperiode der Halbleiterspeichereinrichtung fest und
dient ferner als Steuersignal, das den Zeitpunkt zum Annehmen einer
Zeilenadresse durch die Halbleiterspeichereinrichtung bestimmt sowie
den Betrieb für eine Zeilenauswahl festlegt. Dieses
Auffrischungsverfahren wird als RAS-only-Auffrischung bezeichnet,
bei der eine Zeilenadresse extern angelegt wird, um eine Zeile
festzulegen, und es werden die Daten der Speicherzellen
aufgefrischt, die mit der durch diese Zeilenadresse bestimmten Zeile
verbunden sind.
Eine CMOS- (komplementäre Metall-Oxid-Halbleiter-) Vorrichtung, die
im DRAM benutzt wird, vermindert die Leistungsaufnahme erheblich und
ermöglicht ein batteriebetriebenes DRAM. Das batteriebetriebene DRAM
wird z. B. in einem tragbaren Personal Computer verwendet.
Batteriebetriebene Geräte, wie z. B. tragbare Personal Computer
verwenden Batterien mit relativ geringer Kapazität zur
Stromversorgung. Aus diesem Grund ist es notwendig, die gesamte
Leistungsaufnahme eines Systems zu minimieren, um die
Batterielebensdauer zu erhöhen.
Ein selbstauffrischender Modus ist geeignet, um die
Leistungsaufnahme zu minimieren, wenn nur ein
Informationshaltebetrieb ausgeführt wird.
Fig. 10 zeigt ein Signaldiagramm der externen Steuersignale im
selbstauffrischenden Modus. Der selbstauffrischende Modus wird durch
den Abfall eines Spaltenadreß-Abtastsignals /CAS auf "L" (zum
Zeitpunkt t1) vor dem Abfallen eines Zeilenadreß-Abtastsignals /RAS
(zum Zeitpunkt t2) eingestellt. Das Spaltenadreß-Abtastsignals /CAS
liefert einen Zeitpunkt zum Annehmen einer Spaltenadresse durch das
DRAM und ein Taktsignal zum Steuern des Spaltenauswahlbetriebs. Es
wird ferner als Signal benutzt zum Bestimmen von Zeitpunkten zum
Schreiben und Lesen von Daten in einem Normalbetriebsmodus (während
eines Datenlese-/schreibbetriebs).
In einem selbstauffrischenden Modus frischt eine im DRAM gebildete
Selbstauffrischungs-Steuerschaltung automatisch die
Speicherzellendaten auf, solange die beiden Signale /PAS und /CAS auf "L"
gesetzt sind.
In diesem selbstauffrischenden Modus wird eine Auffrischungsadresse,
die eine aufzufrischende Zeile bestimmt, von einem internen
Adreßzähler erzeugt, und auch ein Auffrischungstaktsignal wird von
einem internen Taktgeber erzeugt. Daher ist es nicht notwendig, eine
externe Schaltung zu benutzen, wie z. B. eine DRAM-Steuerung, um
periodisch Impulssignale zum Festlegen der Auffrischungszeitpunkte
anzulegen. Aus diesem Grund gibt es keine Leistungsaufnahme der
externen Auffrischungs-Steuerschaltung, wie z. B. der DRAM-Steuerung,
und die Gesamtleistungsaufnahme des Systems kann vermindert werden.
Der oben beschriebene Betriebsmodus, bei dem die Auffrischung durch
Einstellen des Signals /CAS auf "L" bevor das Signal /RAS auf "L"
gesetzt wird, wird allgemein als CAS-vor-RAS-Auffrischung (CBR-
Auffrischung) bezeichnet. Wenn das Signal /RAS zum Zeitpunkt t2 auf
"L" abfällt, wird die Auffrischung für die Adresse ausgeführt, die
vom Adreßzähler im DRAM erzeugt wird.
Wenn die Zeitspanne (tRASS), während der das Signal /RAS auf "L"
liegt, 100 µs übersteigt, so führt das DRAM die Auffrischung in
Abhängigkeit von einem Auffrischungs-Anforderungssigna vom internen
Zeitgeber aus. Solange das Signal /RAS auf "L" gesetzt ist, wird die
Auffrischung mit einer konstanten Zykluszeit von z. B. 125 µs
wiederholt.
Die Selbstauffrischung wird durch Anheben des Signal /PAS auf "H"
zum Zeitpunkt t4 abgeschlossen.
Fig. 11 zeigt die Gesamtstruktur eines DRAM mit einer
Selbstauffrischungsfunktion. Wie in Fig. 11 gezeigt ist, weist das
DRAM ein Speicherzellenfeld 100 mit dynamischen Speicherzellen, die
in einer Matrix von Zeilen und Spalten angeordnet sind, einen
Zeilendekoder 102, der ein internes Zeilenadreßsignal RA dekodiert,
um eine entsprechende Zeile im Speicherzellenfeld 100 auszuwählen,
eine Leseverstärkergruppe 104, die Daten der mit der ausgewählten
Zeile im Speicherzellenfeld 100 verbundenen Speicherzellen erfaßt
und verstärkt, einen Spaltendekoder 106, der ein angelegtes internes
Spaltenadreßsignal CA dekodiert, um ein Spaltenauswahlsignal zum
Auswählen der entsprechenden Spalte im Speicherzellenfeld 100 zu
erzeugen, und ein IO-Gatter 108, das die ausgewählte Spalte im
Speicherzellenfeld 100 mit der internen Datenleitung 110 in
Abhängigkeit vom Spaltenauswahlsignal vom Spaltendekoder 106
verbindet, auf.
Die Leseverstärkergruppe 104 weist Leseverstärker auf, die
entsprechend den jeweiligen Spalten im Speicherzellenfeld 100
angeordnet sind. Das DRAM weist ferner einen Multiplexer 112, der
selektiv ein extern angelegtes Adreßsignal A oder eine
Auffrischungsadresse REFA von einem Adreßzähler 120 durchläßt, einen
Zeilenadreßpuffer 114, der ein Signal vom Multiplexer 112 empfängt,
um das interne Zeilenadreßsignal PA zu erzeugen, einen
Spaltenadreßpuffer 116, der das extern angelegte Adreßsignal A
empfängt, um das interne Spaltenadreßsignal CA zu erzeugen, eine
Auffrischungs-Steuerschaltung 118, die das extern angelegte
Zeilenadreß-Abtastsignal /PAS und das Spaltenadreß-Abtastsignal /CAS
empfängt, um verschiedene Steuersignal zu erzeugen, die zum
Auffrischen notwendig sind, wenn der Auffrischungsmodus eingestellt
ist, eine RAS-Steuersignal-Erzeugungsschaltung 122, die Signale zum
Steuern der Schaltungen, die zum Signal RAS gehören, in Abhängigkeit
vom Zeilenadreß-Abtastsignal /RAS und dem Steuersignal von der
Auffrischungs-Steuerschaltung 118 erzeugt, und eine CAS-
Steuersignal-Erzeugungsschaltung 124, die Signale zum Steuern der
Schaltungen, die zum Signal CAS gehören, in Abhängigkeit vom
Spaltenadreß-Abtastsignal /CAS und dem Steuersignal von der RAS-
Steuersignal-Erzeugungsschaltung 122 erzeugt, auf.
Das von der RAS-Steuersignal-Erzeugungsschaltung 122 ausgegebene
Steuersignal wird an den Zeilendekoder 102 und den Zeilenadreßpuffer
114 angelegt, um deren Betriebstaktung festzulegen. Es bestimmt
ferner die Betriebstaktung der Leseverstärkergruppe 104 (der
Signalpfad ist nicht dargestellt). Die Schaltungen, die zum Signal
RAS gehören, umfaßt eine Schaltung, die die Zeilenauswahl, und eine
Schaltung, die den Lesevorgang betrifft. Das von der CAS-
Steuersignal-Erzeugungsschaltung 124 ausgegebene Steuersignal
bestimmt die Betriebstaktungen des Spaltendekoders 106 und des
Spaltenadreßpuffer 116. Es bestimmt ferner die Vorgänge zum externen
schreiben und Lesen von Daten, wie später beschrieben wird. Die CAS-
Steuersignal-Erzeugungsschaltung 124 ist aktiv während die RAS-
Steuersignal-Erzeugungsschaltung 122 das interne RAS-Signal erzeugt,
und das DRAM ist in einem aktiven Zustand und führt den
Zeilenauswahlbetrieb aus.
Das DRAM weist ferner einen Zeitgeber 126, der in Abhängigkeit von
einer Auffrischungsanweisung von der Auffrischungs-Steuerschaltung
118 aktiviert wird und die Auffrischungsanforderungssignale für
vorbestimmte Zeitintervalle erzeugt, einen Adreßzähler 120, der
einen Zählvorgang unter der Steuerung der Auffrischungs-
Steuerschaltung 118 ausführt, eine Schreibsteuerschaltung 128, die
das interne Schreibsignal WEint zum Festlegen der Datenschreibtaktung in
Abhängigkeit vom Steuersignal, das von der CAS-Steuersignal-
Erzeugungsschaltung 124 zugeführt wird, und dem extern angelegten
Schreibaktivierungssignal /WE erzeugt, eine Eingangsschaltung 130,
die interne Schreibdaten aus extern angelegten Schreibdaten D
erzeugt und diese an eine ausgewählte Speicherzelle im
Speicherzellenfeld 100 in Abhängigkeit vom internen Schreibsignal
von der Schreibsteuerschaltung 128 überträgt, und eine
Ausgangsschaltung 132, die externe Lesedaten Q aus den Daten einer
ausgewählten Speicherzelle im Speicherzellenfeld 100 in Abhängigkeit
vom Steuersignal von der CAS-Steuersignal-Erzeugungsschaltung 124
erzeugt, auf.
Die Schreibsteuerschaltung 128 erzeugt das interne Schreibsignal in
Abhängigkeit vom später abfallenden der Signale Spaltenadreß-
Abtastsignal /CAS und Schreibaktivierungssignal /WE. Die
Ausgangsschaltung 132 wird in Abhängigkeit vom Abfallen des
Spaltenadreß-Abtastsignal /CAS aktiviert.
Wie in Fig. 11 gezeigt ist, weist der Adreßpuffer 140 den
Zeilenadreßpuffer 114 und den Spaltenadreßpuffer 116 auf, deren
Adreßeinlesetaktungen durch die Steuersignale bestimmt werden, die
von der RAS-Steuersignal-Erzeugungsschaltung 122 bzw. der CAS-
Steuersignal-Erzeugungsschaltung 124 zugeführt werden. Bei diesen
Vorgängen kann das externe Adreßsignal A aus dem Zeilenadreßsignal
und dem Spaltenadreßsignal gebildet sein, die in einer zeitlich
gemultiplexten Weise angelegt werden, oder es kann in einer nicht
gemultiplexten Weise vorliegen. Die Eingangsschaltung 130 und die
Ausgangsschaltung 132 können die Ein- und Ausgabe von Daten über
getrennte oder gemeinsame Pinanschlüsse ausführen. Nun wird im
folgenden ein Betrieb des in Fig. 11 gezeigten DRAM kurz
beschrieben.
Im Normalbetrieb zum Lesen und Schreiben von Daten legt der
Multiplexer 112 das externe Adreßsignal A an den Zeilenadreßpuffer
114 an. Wenn das Zeilenadreß-Abtastsignal /RAS auf "L" fällt, wird
das DRAM aktiviert und der Speicherzyklus beginnt. Die RAS-
Steuersignal-Erzeugungsschaltung 122 erzeugt das interne
Steuersignal für den Zeilenadreßpuffer 114 in Abhängigkeit vom
Abfallen des Signals /RAS. Der Zeilenadreßpuffer 114 reagiert auf
das angelegte Steuersignal mit dem Erzeugen eines internen
Zeilenadreßsignals RA an den Zeilendekoder 102 aus dem Adreßsignal
A, das über den Multiplexer 112 empfangen worden ist. Der
Zeilendekoder 102 reagiert auf das von der RAS-Steuersignal-
Erzeugungsschaltung 122 erzeugte Steuersignal mit dem Dekodieren des
internen Zeilenadreßsignals RA und dem Auswählen der entsprechenden
Zeile im Speicherzellenfeld 100. Dann wird die Leseverstärkergruppe
104 durch das (nicht gezeigte) Steuersignal von der RAS-
Steuersignal-Erzeugungsschaltung 122 aktiviert, und die Daten der
Speicherzellen, die mit der ausgewählten Zeile verbunden sind,
werden erfaßt, verstärkt und verriegelt.
Wenn das Spaltenadreß-Abtastsignal /CAS auf "L" fällt, liest der
Spaltenadreßpuffer 116 das externe Adreßsignal A ein und erzeugt ein
internes Spaltenadreßsignal CA unter der Steuerung durch die CAS-
Steuersignal-Erzeugungsschaltung 124. Dann dekodiert der
Spaltendekoder 106 das interne Spaltenadreßsignal CA, um eine
entsprechende Spalte im Speicherzellenfeld 100 auszuwählen, und die
ausgewählte Spalte wird über das IO-Gatter 108 mit der internen
Datenleitung 110 verbunden.
Im Datenschreibbetrieb ist das Schreibaktivierungssignal /WE im
aktiven Zustand "L", und die Schreibsteuerschaltung 128 erzeugt das
interne Schreibsignal, wenn sowohl das Signal /CAS als auch das
Signal /WE beide auf "L" liegen. Die Eingangsschaltung 130 erzeugt
einen internen Schreibwert aus dem externen Schreibwert D in
Übereinstimmung mit dem internen Schreibsignal, das von der
Schreibsteuerschaltung 128 ausgegeben wird. Dadurch wird der Wert in
die Speicherzelle geschrieben, die sich an der Kreuzung der Spalte
und der Zeile befindet, die vom Spaltendekoder 106 und Zeilendekoder
102 ausgewählt worden sind.
Im Datenlesebetrieb erzeugt die Ausgangsschaltung 132 unter der
Steuerung der CAS-Steuersignal-Erzeugungsschaltung 124 einen
externen Lesewert Q aus dem Wert, der auf die interne Datenleitung
110 gelesen worden ist.
Im Auffrischungsbetriebsmodus wird die Auffrischungs-Steuerschaltung
118 aktiviert. Wenn die Auffrischungs-Steuerschaltung 118 die
Einstellung des Selbstauffrischungsmodus entsprechend der
Zustandskombination der Signale /RAS und /CAS erfaßt, legt sie ein
Schaltsignal an den Multiplexer 112 an und aktiviert den Adreßzähler
120. Der Adreßzähler 120 im Normalbetriebsmodus verriegelt den
Zählwert.
Die Auffrischungs-Steuerschaltung 118 aktiviert ferner den Zeitgeber
126 und legt ein Steuersignal an die RAS-Steuersignal-
Erzeugungsschaltung 122 an, um die RAS-Steuersignal-
Erzeugungsschaltung 122 zu aktivieren. Als Reaktion darauf erzeugt
die RAS-Steuersignal-Erzeugungsschaltung 122 das Steuersignal und
der Zeilenadreßpuffer 114 erzeugt das interne Zeilenadreßsignal RA
aus der Auffrischungsadresse REFA, die über den Multiplexer 112 vom
Adreßzähler 120 empfangen wird, und legt das Signal RA an den
Zeilendekoder 102 an. Der Zeilendekoder 102 dekodiert das interne
Zeilenadreßsignal RA, das aus der Auffrischungsadresse REFA erzeugt
worden ist, um eine entsprechende Zeile im Speicherzellenfeld 100
auszuwählen. Die Leseverstärkergruppe 104 wird unter der Steuerung
der RAS-Steuersignal-Erzeugungsschaltung 122 aktiviert, um die Daten
der Speicherzellen, die mit der ausgewählten Zeile verbunden sind,
zu erfassen und zu verstärken.
Der Betrieb der CAS-Steuersignal-Erzeugungsschaltung 124 wird unter
der Steuerung der RAS-Steuersignal-Erzeugungsschaltung 122 selbst
dann gesperrt, wenn das Signal /CAS auf "L" eingestellt ist. Dadurch
wird der Betrieb des Spaltenadreßpuffers 116, des Spaltendekoders
106, der Schreibsteuerschaltung 128 und der Ausgangsschaltung 132
gesperrt. Das interne Steuersignal, das von der RAS-Steuersignal-
Erzeugungsschaltung 122 zugeführt wird, wird nur für eine
vorbestimmte Zeitspanne unter der Steuerung der Auffrischungs-
Steuerschaltung 118 gehalten, und alle Steuersignale, die von der
RAS-Steuersignal-Erzeugungsschaltung 122 ausgegeben werden, werden
nach Ablauf dieser Auffrischungszeitspanne deaktiviert. Dadurch
werden die Daten der Speicherzellen, die von der
Leseverstärkergruppe 104 erfaßt, verstärkt und verriegelt werden, in
den Speicherzellen wiederhergestellt, und das DRAM kehrt zum
Vorladezustand zurück.
Mit dem Verstreichen der vorbestimmten Zeitspanne legt der Zeitgeber
126 dann das Auffrischungs-Anforderungssignal an die Auffrischungs-
Steuerschaltung 118 an. Die Auffrischungs-Steuerschaltung 118
aktiviert die RAS-Steuersignal-Erzeugungsschaltung 122 in
Abhängigkeit vom Auffrischungs-Anforderungssignal erneut. Der
Zählwert des Adreßzählers 120 wurde in Abhängigkeit von einem
Zählanweisungssignal, das wiederum von der RAS-Steuersignal-
Erzeugungsschaltung 122 zugeführt wird, wenn der letzte
Auffrischungsvorgang abgeschlossen ist, um eins erhöht oder
erniedrigt. Daher erzeugt der Adreßzähler 120 im gegenwärtigen
Auffrischungszyklus die Auffrischungsadresse, die die nächste Zeile
festlegt. In Übereinstimmung mit dieser Auffrischungsadresse REFA
werden der Zeilenauswahlbetrieb und die Auffrischung der Daten der
Speicherzellen ausgeführt. Anschließend werden die
Auffrischungsvorgänge in Intervallen der vorbestimmten Zeitspanne
ausgeführt, während die Signale /RAS und /CAS auf "L" liegen. Wenn
das Signal /RAS auf "H" ansteigt, stellt die Auffrischungs-
Steuerschaltung 118 den Zeitgeber 126 zurück und versetzt den
Multiplexer 112 in den Zustand zum Auswählen des externen
Adreßsignals A. Die Auffrischungs-Steuerschaltung 118 stellt den
Adreßzähler 120 in den Verriegelungszustand ein, nachdem sein
Zählwert um eins geändert worden ist, wenn der Auffrischungsvorgang
abgeschlossen worden ist. Ferner wird die Auffrischungs-
Steuerschaltung 118 durch den Anstieg des Signals /RAS auf "H" vom
Auffrischungs-Steuerbetrieb befreit.
Wie oben beschrieben worden ist werden die Daten der Speicherzellen
durch andauerndes Einstellen der Signale /RAS und /CAS auf "L" mit
der vorbestimmten zeitlichen Beziehung automatisch und intern
aufgefrischt.
Die Fig. 12 zeigt spezielle Konstruktionen der Auffrischungs-
Steuerschaltung, der RAS-Steuersignal-Erzeugungsschaltung und der
CAS-Steuersignal-Erzeugungsschaltung, die in Fig. 11 dargestellt
sind. Wie in Fig. 12 gezeigt ist, weist die Auffrischungs-
Steuerschaltung 118 eine CBR-Erfassungsschaltung 1, die von den
Signalen /RAS und /CAS abhängig ist, zum Erzeugen eines internen
Auffrischungs-Anweisungssignals CBR, das angibt, ob der
Selbstauffrischungsmodus festgelegt ist oder nicht, ein Einstell-
/Rückstell-Flip-Flop 2 (im folgenden als "RS-Flip-Flop"
bezeichnet), das in Abhängigkeit vom Signal CBR von der CBR-
Erfassungsschaltung 1 eingestellt und in Übereinstimmung mit dem
Signal /RAS zurückgestellt wird, eine Impulserzeugungsschaltung 3,
die durch ein Ausgangssignal Q vom RS-Flip-Flop 2 aktiviert wird und
einen Einzelimpuls in Abhängigkeit vom Signal /RAS erzeugt, eine
ODER-Schaltung 4, die ein Auffrischungs-Anforderungssignal ΦREF vom
Zeitgeber 126 und das Ausgangssignal der Impulserzeugungsschaltung 3
empfängt, und eine Einzelimpulserzeugungsschaltung 5, die ein
Einzelimpulssignals PU erzeugt, auf.
Die CBR-Erfassungsschaltung 1 weist eine Inverterschaltung 12 zum
Invertieren des Spaltenadreß-Abtastsignals /CAS und eine UND-
Schaltung 14 zum Empfangen des Ausgangssignals der Inverterschaltung
12 und des Zeilenadreß-Abtastsignals /RAS auf. Die UND-Schaltung 14
erzeugt ein Signal mit Pegel "H", wenn beide Eingangssignale einen
"H"-Pegel erreichen. Das RS-Flip-Flop 2 nimmt in Abhängigkeit vom
Anstieg des internen Auffrischungsmodus-Anweisungssignals CBR auf
"H" den Einstellzustand ein und gibt an seinem Ausgang Q das Signal
mit Pegel "H" ab. Das RS-Flip-Flop 2 nimmt in Abhängigkeit vom
Anstieg des Signals /RAS auf "H" den Rückstellzustand ein und gibt
an seinem Ausgang Q das Signal mit Pegel "L" ab. Das Ausgangssignal
/Q des RS-Flip-Flops 2 wird als Steuersignal für die
Auswahloperation des Multiplexers 112 benutzt. Die ODER-Schaltung 4
gibt ein Signal mit Pegel "H" aus, wenn einer der Eingänge den Pegel
"H" erreicht. Die Einzelimpuls-Erzeugungsschaltung 5 ist abhängig
vom Anstieg des Ausgangssignals von der ODER-Schaltung 4, um die
Impulssignale PU mit einer vorbestimmten Breite (einer Breite, die
üblicherweise die Zeitspanne vom Beginn einer Zeilenauswahloperation
bis zur Vervollständigung der Erfassungs- und
Verriegelungsoperationen des Leseverstärkers umfaßt) zu erzeugen.
Die RAS-Steuersignal-Erzeugungsschaltung 122 weist eine NOR-
Schaltung 20 zum Empfangen von sowohl dem Zeilenadreß-Abtastsignal
/RAS als auch dem Signal vom Ausgang Q des RS-Flip-Flops 2, eine
ODER-Schaltung 22 zum Empfangen des Ausgangssignals der NOR-
Schaltung 20 und des Ausgangssignals der Einzelimpuls-
Erzeugungsschaltung 5, und eine RAS-betreffende Steuerschaltung 24,
die vom Ausgangssignal der ODER-Schaltung 22 abhängig ist, zum
Erzeugen eines Signals zum Steuern der Schaltung, die zum Signal RAS
gehört. Die NOR-Schaltung 20 erzeugt das Signal mit Pegel "L", wenn
mindestens einer der Eingänge den Pegel "H" erreicht.
Die CAS-Steuersignal-Erzeugungsschaltung 124 weist ein RS-Flip-Flop
32, das in Abhängigkeit vom internen Auffrischungs-Anweisungssignal
CBR eingestellt und in Abhängigkeit vom Spaltenadreß-Abtastsignal
/CAS rückgestellt wird, eine 3-Eingangs-NOR-Schaltung 34, die sowohl
ein Signal CCE vom Ausgang Q des RS-Flip-Flops 32 als auch das
Zeilenadreß-Abtastsignal /RAS und das Spaltenadreß-Abtastsignal /CAS
empfängt, und eine CAS betreffende Steuerschaltung 30, die vom
Ausgangssignal der NOR-Schaltung 34 abhängig ist, zum Erzeugen von
Signalen zum Steuern der Schaltung(en), die zum Signal CAS gehören.
Unter Bezugnahme auf die Fig. 13 wird nun ein Betrieb der in Fig. 12
dargestellten Selbstauffrischungs-Steuerschaltung beschrieben. Fig.
13 zeigt die Betriebssignalverläufe im Selbstauffrischungsbetrieb.
Wenn die Signale /RAS und /CAS zu Zeitpunkten entsprechend der CAS-
vor-RAS-Beziehung getrieben werden, steigt das Signal CBR, das von
der CBR-Erfassungsschaltung geliefert wird, auf "H" an. Das interne
Auffrischungs-Anweisungssignal CBR fällt in Abhängigkeit vom
Abfallen des Zeilenadreß-Abtastsignals /RAS auf "L" ab. Das RS-Flip-
Flop 2, das in Abhängigkeit vom Anstieg des Signals CBR eingestellt
wird, aktiviert den Zeitgeber 126 und sperrt den
Zeilenauswahlbetrieb durch das Zeilenadreß-Abtastsignal /RAS über
die NOR-Schaltung 20.
Dann steigt in Abhängigkeit vom Abfallen des Zeilenadreß-
Abtastsignals /RAS das Ausgangssignal der Impulserzeugungsschaltung
3 und erreicht für eine vorbestimmte Zeitspanne den Pegel "H", und
das Ausgangssignal der ODER-Schaltung 4 steigt auf "H" an. Die
Einzelimpuls-Erzeugungsschaltung 5 reagiert auf das Ausgangssignal
der ODER-Schaltung 4 durch Erzeugen des Signals PU mit Pegel "H" für
eine vorbestimmte Zeitspanne. Abhängig davon erzeugt die ODER-
Schaltung 22 ein internes RAS-Signal ΦRAS, und die RAS-betreffende
Steuerschaltung 24 führt einen Steuerbetrieb, der die Zeilenauswahl
und ähnliches betrifft, entsprechend dem internen RAS-Signal ΦRAS
aus. Während dieses Vorgangs wird das Ausgangssignal /Q des RS-Flip-
Flops 2 an den Multiplexer 112 angelegt, und dadurch ändert der
Multiplexer 112 seinen Verbindungspfad, um die vom Adreßzähler
gelieferte Auffrischungsadresse dem Zeilenadreßpuffer 114
zuzuführen.
Währenddessen gibt das RS-Flip-Flop 32, das in Abhängigkeit vom
internen Auffrischungs-Anweisungssignal CBR eingestellt worden ist,
das Ausgangssignal Q mit Pegel "H" aus, und der Ausgang der NOR-
Schaltung 34 erreicht den Pegel "L". Während das vom RS-Flip-Flop 32
gelieferte Ausgangssignal CCE auf "H" liegt, wird das interne CAS-
Signal ΦCAS auf "L" gesetzt. Dadurch wird im
Selbstauffrischungsmodus ein fehlerhaftes Schreiben und Lesen von
Daten, das z. B. durch eine Störung auf dem Steuersignal /CAS
verursacht werden kann, verhindert.
Nachdem die vorbestimmte Zeitspanne verstrichen ist, erzeugt der
Zeitgeber 126 das Auffrischungs-Anforderungssignal ΦREF. Dadurch
wird das interne RAS-Signal ΦRAS mit einer Impulsbreite entsprechend
dem Impulssignal PU über die ODER-Schaltung 4, die Einzelimpuls-
Erzeugungsschaltung 5 und die ODER-Schaltung 22 erzeugt, und der
Auffrischungsvorgang wird erneut ausgeführt. Nachdem der
Auffrischungsbetrieb abgeschlossen worden ist, erhöht oder
erniedrigt die RAS-betreffende Steuerschaltung 24 den Zählwert des
Zählers 120 um eins.
Anschließend wird die Auffrischung jedesmal ausgeführt, wenn der
Zeitgeber 126 das Auffrischungs-Anforderungssignal ΦREF in
vorbestimmten Zeitabständen erzeugt.
Wenn das Zeilenadreß-Abtastsignal /RAS auf "H" ansteigt wird das RS-
Flip-Flop 2 zurückgestellt und gibt ein Signal mit Pegel "L" an
seinem Ausgang Q ab. Dadurch wird der Zeitgeber 126 zurückgestellt
und der Multiplexer 112 nimmt den Zustand zum Auswählen einer
externen Adresse ein. Der Zähler 120 erreicht einen Zustand zum
verriegeln des Zählwerts entsprechend dem Ausgangssignal des RS-
Flip-Flops 2 (dieser Pfad ist in der Figur nicht dargestellt).
Wenn das Signal /RAS ansteigt, kann die Selbstauffrischung
entsprechend dem Auffrischungs-Anforderungssignal ΦREF vom Zeitgeber
126 in Ausführung sein, weil es unmöglich ist, die Stufe extern
festzustellen, zu der die Selbstauffrischung fortgeschritten ist.
Selbst wenn das Signal /RAS auf "H" ansteigt, wird die
Selbstauffrischung entsprechend dem internen RAS-Signal ΦRAS
ausgeführt, solange das interne RAS-Signal ΦRAS erzeugt wird. Aus
diesem Grund ist es im allgemeinen notwendig, das Signal /RAS
mindestens einen Zyklus lang auf "H" zu halten, wenn das Signal /RAS
auf "L" abgefallen war, um vom Selbstauffrischungsmodus zum normalen
Betriebsmodus zu wechseln.
Das RS-Flip-Flop 32 ist gebildet, um das fehlerhafte Schreiben und
Lesen von Daten zu verhindern, das durch die Erzeugung des internen
CAS-Signals ΦCAS im Selbstauffrischungsmodus verursacht werden kann.
Das RS-Flip-Flop 32 ist nicht wesentlich, um nur die Erzeugung des
internen Signals ΦCAS zu verhindern. Auch das direkte Anlegen des
Ausgangssignals Q vom RS-Flip-Flop 2 an die NOR-Schaltung 34 kann
das verhindern. Der Grund, weshalb das RS-Flip-Flop 32 gebildet ist,
das in Abhängigkeit vom Spaltenadreß-Abtastsignal /CAS
zurückgestellt wird, und weshalb das Signal /CAS auch an die NOR-
Schaltung 34 angelegt wird, lautet folgendermaßen.
Im Selbstauffrischungsmodus erzeugt der Auffrischungsadreßzähler 120
die Auffrischungsadresse. Für die periodische Auffrischung der
Speicherzellen in der jeweiligen Zeile im Speicherzellenfeld des
DRAM ist es notwendig, den Auffrischungsadreßzähler korrekt zu
betreiben und die Auffrischungsadresse periodisch zu erzeugen. Wenn
der Auffrischungsadreßzähler 120 ein 10-Bit-Zähler ist, dann muß der
Zähler alle 1024 Zyklen dieselbe Auffrischungsadresse erzeugen.
Als einen DRAM-Testmodus gibt es einen Zählerprüfbetrieb zum Prüfen,
ob der Auffrischungsadreßzähler korrekt arbeitet oder nicht. Unter
Bezugnahme auf das Betriebssignaldiagramm von Fig. 14 wird nun der
Zählerprüfbetrieb beschrieben.
Wie oben beschrieben worden ist, ist der Auffrischungsadreßzähler
120 ein 10-Bit-Zähler. Am Anfang wird z. B. der Wert "1" mit fester
Spaltenadresse und mit nacheinander um eins erhöhter Zeilenadresse
in das DRAM geschrieben. Das Schreiben der Daten wird entsprechend
dem normalen Datenschreibmodus ausgeführt. Genauer gesagt wird das
Datenschreiben durch den Abfall des Signals /CAS und des Signals /WE
nach dem Abfallen des Signals /RAS ausgeführt.
Dann wird der Wert, der in die jeweiligen Bits in den 1024 Zeilen
geschrieben wird, auf den Wert "0" gewechselt. Für diese Änderung
wird der in Fig. 14 dargestellte Vorgang ausgeführt. Genauer gesagt
wird das DRAM entsprechend der CAS-vor-RAS-Taktbeziehung in dem
Selbstauffrischungsmodus (CBR-Modus) versetzt. Dadurch wird das in
Fig. 12 gezeigte RS-Flip-Flop 32 eingestellt, und das Signal CCE
steigt auf "H" an. Zum Zeitpunkt t2′ steigt das Spaltenadreß-
Abtastsignal /CAS auf "H" an. Dadurch wird die (nicht gezeigte)
Schaltung, die zum Signal /CAS gehört (d. h. die Schaltung, die das
Spaltenadreß-Abtastsignal /CAS direkt empfängt), initialisiert.
In Abhängigkeit vom Anstieg des Signals /CAS auf "H" wird das RS-
Flip-Flop 32 zurückgesetzt und das Signal CCE fällt auf "L".
Zum Zeitpunkt t2′′ fällt das Signal /CAS und als Reaktion darauf
steigt das Ausgangssignal ΦCAS der NOR-Schaltung 34, die in Fig. 12
gezeigt ist, auf "H" an, so daß die zu CAS gehörende Schaltung ihren
Betriebszustand erreicht. Das ermöglicht das Schreiben oder Lesen
von Daten in oder aus dem DRAM. Fig. 14 zeigt das
Betriebssignaldiagramm für einen Early-Write-Modus, bei dem das
Schreibaktivierungssignal /WE auf "L" sinkt, bevor das Spaltenadreß-
Abtastsignal /CAS abfällt. In diesem Fall wird das externe
Adreßsignal A zum Zeitpunkt t2′′ in den Spaltenadreßpuffer 116
übernommen, und das interne Spaltenadreßsignal CA wird erzeugt, so
daß der Betrieb zum Auswählen der Spalte im Speicherzellenfeld
ausgeführt wird. Vor dem Zeitpunkt t2′′ ist eine Zeile in
Übereinstimmung mit der Auffrischungsadresse REFA vom
Auffrischungsadreßzähler ausgewählt worden.
Zum Zeitpunkt t2′′ wird die Spaltenadresse festgelegt, und die in
Fig. 11 dargestellte Schreibsteuerschaltung 128 wird aktiviert, so
daß das interne Schreibsignal erzeugt wird. Als Reaktion darauf
nimmt die Eingangsschaltung 130 den externen Schreibwert D
entsprechend "0" an und erzeugt den internen Schreibwert, der zur
internen Datenleitung 110 übertragen wird. Dadurch werden die Daten
in die Speicherzelle geschrieben, die sich an der Kreuzung der
Zeile, die von der Auffrischungsadresse bestimmt wird, mit der
Spalte, die vom externen Spaltenadreßsignal festgelegt wird,
befindet. Der in Fig. 14 dargestellte Vorgang wird 1024-mal
wiederholt. Dadurch ändert sich der Wert in den Speicherzellen
derselben Spalte in den 1024 Zeilen (d. h. der Spaltenadresse, die
gleich der Spaltenadresse ist, die für das Schreiben des Werts "1"
benutzt worden ist) zu "0".
Dann wird das DRAM entsprechend der CAS-vor-RAS-Beziehung erneut in
den Selbstauffrischungsmodus und der Zähler 120 in den
Betriebszustand versetzt. Das Signal /CAS wird erneut auf "H"
angehoben und dann zum Zeitpunkt t2′′ auf "L" abgesenkt. Bei diesem
Vorgang wird das Signal /WE auf "H" eingestellt, wodurch die Daten
von der Spalte entsprechend der angelegten externen Adresse in
Abhängigkeit vom Abfallen des Spaltenadreß-Abtastsignals /CAS
gelesen werden. Dieser Lesevorgang wird in ähnlicher Weise 1024-mal
wiederholt. Wenn alle so gelesenen Werte gleich "0" sind, wird
festgestellt, daß der Adreßzähler 120 korrekt arbeitet.
Der Auffrischungsadreßzähler 120 wird 1024-mal betrieben, weil der
Anfangswert des Auffrischungsadreßzählers 120 in einem Blindzyklus,
der bei der Initialisierung des DRAM ausgeführt wird, auf einen
beliebigen Wert eingestellt wird.
Das von der Einzelimpuls-Erzeugungsschaltung 5 im
Selbstauffrischungsmodus erzeugte Impulssignal PU wird so
eingestellt, daß es eine Dauer aufweist, die nahezu gleich der
Zykluszeit ist, die zum normalen Schreiben und Lesen der Daten
notwendig ist. Für den Fall, daß die CBR-Auffrischung nur einen
Auffrischungsvorgang ausführt (wobei nur der
Auffrischungsadreßzähler und nicht der Zeitgeber benutzt wird), wird
die Dauer, während der das Signal /RAS auf "L" eingestellt ist, auf
etwa 10 µs eingestellt. Die maximale Dauer des aktiven Zustands des
Signals /RAS in einer Zyklusperiode wird so festgelegt, daß eine
Verminderung des Wortleitungspotential verhindert wird, die durch
Leckströme verursacht wird und ein korrektes Schreiben und Lesen von
Daten beeinträchtigt.
Wie oben beschrieben worden ist, ermöglicht der
Selbstauffrischungsmodus ein internes Ausführen der Auffrischung
durch das DRAM, ohne daß eine externe Steuerschaltung für das DRAM
betrieben werden muß, so daß die Leistungsaufnahme des Systems
vermindert werden kann.
Der Selbstauffrischungsmodus wird, wie in Fig. 10 gezeigt ist, durch
Absenken des Signals /CAS auf "L" zum Zeitpunkt t1 und
anschließendes Absenken des Signals /RAS auf "L" eingestellt. Wenn
die Dauer tRASS des "L"-Zustands des Signals /RAS gleich 100 µs oder
länger ist, wird die interne Auffrischung unter der Steuerung des
Zeitgebers ausgeführt.
Um vom Betrieb im Selbstauffrischungsmodus zum normalen
Betriebsmodus zurückzukehren, müssen sowohl das Signal /RAS als auch
das Signal /CAS auf "H" angehoben werden, weil alle Schaltungen, die
zu den Signalen RAS und CAS gehören, in den Vorladezustand gebracht
werden müssen. Für die Wiederherstellung des Anfangszustands werden
im allgemeinen Spezifikationswerte für verschiedene Signale, wie
z. B. die Einstellzeit und die Haltezeit, festgelegt, um einen
korrekten Speicherbetrieb durch die Vorladung eines Signalleitung
und die korrekte Bestimmung des Signalzustands sicherzustellen.
Das Spaltenadreß-Abtastsignal /CAS steigt im allgemeinen nach dem
Anheben des Zeilenadreß-Abtastsignal /RAS auf "H" an. Wie in Fig. 10
gezeigt ist, ist es jedoch erlaubt, daß das Spaltenadreß-
Abtastsignal /CAS vor dem Ansteigen des Zeilenadreß-Abtastsignal
/RAS auf "H" angehoben wird. In diesem Fall ist es jedoch notwendig,
eine CAS-Vorlaufzeit tCHS von 50 ns oder weniger in der DRAM-
Spezifikation zu setzen, um den korrekten Betrieb sicherzustellen.
Der Zeitunterschied tCHS von 50 ns oder weniger zwischen den
Zeitpunkten t3 und t4 ist extrem kürzer als die Dauer tRASS mit
100 µs, während der das Signal /RAS im Selbstauffrischungsmodus auf
"L" bleibt. Daher erfordert die oben angeführte Bedingung sehr
strenge Einschränkungen für das Taktdesign des Speichersystems. Als
ein Verfahren zum Mildern der Bedingung "50 ns oder weniger", kann
man ins Auge fassen, daß der "L"-Zustand des Spaltenadreß-
Abtastsignals /CAS zum Zeitpunkt t2 des Abfallens des Zeilenadreß-
Abtastsignals /RAS verriegelt wird, und dieser verriegelte Zustand
durch das Signal /RAS zurückgesetzt wird.
Zu diesem Zweck kann z. B. eine Latch-Schaltung, die in Abhängigkeit
vom Signal CBR aktiviert wird und das Signal /CAS in Abhängigkeit
vom Zeilenadreß-Abtastsignal /RAS verriegelt, gebildet werden, und
das Ausgangssignal dieser Latch-Schaltung kann anstelle des
Spaltenadreß-Abtastsignals /CAS verwendet werden. In diesem Fall muß
diese Latch-Schaltung einen Durchlaßzustand annehmen, wenn das
Signal CBR oder das Signal /RAS inaktiv ist, damit das Spaltenadreß-
Abtastsignal /CAS wie empfangen durchgelassen wird. Wenn jedoch eine
solche Latch-Schaltung benutzt wird, wird das interne Signal CAS
durch das externe Signal /RAS zurückgesetzt, so daß der
Zählerprüfbetrieb, der unter Bezugnahme auf die Fig. 14 beschrieben
worden ist, nicht ausgeführt werden kann.
Daher kann eine solche Latch-Schaltung nicht verwendet werden, falls
der Zählerprüfbetrieb erforderlich ist.
Wenn andererseits die Bedingung, daß die CAS-Vorlaufzeit tCHS gleich
50 ns oder kürzer sein soll, nicht erfüllt ist, können die folgenden
Nachteile auftreten. Im Selbstauffrischungsmodus arbeitet der
Zeitgeber, wenn das Signal /RAS für 100 µs im "L"-Zustand ist, um das
Auffrischungs-Anforderungssignal ΦREF zu erzeugen. In diesem Fall
muß jedoch die Spezifikation in Betracht gezogen werden, und damit
kann der Zeitgeber aktiviert werden, selbst wenn das Zeilenadreß-
Abtastsignal /RAS für 90 µs auf "L" bleibt.
Nun wird ein Zustand betrachtet, in dem der Zeitgeber das
Auffrischungs-Anforderungssignal ΦREF im DRAM erzeugt, wenn das
Signal /RAS für 90 µs auf "L" bleibt, wie in Fig. 15 dargestellt ist.
Es wird angenommen, daß im Selbstauffrischungsmodus das
Spaltenadreß-Abtastsignal /CAS zum Zeitpunkt t2′ auf "H" ansteigt
und dann zum Zeitpunkt tA auf "L" abfällt. In diesem Zustand erzeugt
das DRAM das interne RAS-Signal ΦRAS, und die Zeilenauswahl und die
Auffrischung werden im DRAM-Feld ausgeführt. In diesem Zustand wird
der Spaltenauswahlvorgang entsprechend dem externen Adreßsignal
ausgeführt, wenn das Signal /CAS zum Zeitpunkt tA auf "L" abfällt,
und die Daten werden in die ausgewählten Speicherzellen geschrieben
oder aus ihnen gelesen. In Fig. 15 werden die Daten im "unwichtig"-
Zustand als gültige Daten Da betrachtet.
Im allgemeinen wird ein fehlerhaftes Schreiben und Lesen von Daten
in bzw. aus Speicherzellen, die aufgefrischt werden, verhindert,
indem die Erzeugung des internen CAS-Signals ΦCAS im
Selbstauffrischungsmodus gesperrt wird. Wenn jedoch die
Zählerprüffunktion implementiert ist, wird das interne CAS-Signal
ΦCAS entsprechend dem extern angelegten Spaltenadreß-Abtastsignal
/CAS erzeugt, so daß das Schreiben oder Lesen von Daten während des
Selbstauffrischungsbetriebs ausgeführt wird.
Weil es unmöglich ist, den gegenwärtigen Zustand der Auffrischung im
Selbstauffrischungsmodus extern zu erkennen, wird im allgemeinen der
Selbstauffrischungsmodus im Wartezustand benutzt und nur beim Halten
von Daten ausgeführt. Daher werden die externen Signale im Hinblick
auf eine geringe Leistungsaufnahme bevorzugterweise in einem
Zustand gehalten.
Abhängig von den aktuellen Bedingungen der praktischen Verwendung
kann das externe Spaltenadreß-Abtastsignal /CAS jedoch zeitweise auf
"H" ansteigen und dann auf "L" abfallen. Daher ist es bevorzugt,
eine Vorrichtung zum Verhindern eines fehlerhaften Schreibens und
Lesens von Daten im Selbstauffrischungsmodus zu bilden, um die
Beschränkungen für die Verwendung des DRAM zu mindern.
Beim Entwerfen der Taktung des Systems ist es bevorzugt, ein
fehlerhaftes Schreiben und Lesen von Daten zu verhindern und die
Beschränkungen für die Vorlaufzeit tCHS des Spaltenadreß-
Abtastsignal /CAS im Selbstauffrischungsmodus zu minimieren. Mit
anderen Worten sollte die Dauer des "unwichtig"-Zustands des Signals
/CAS im Hinblick auf das Taktdesign und die Verwendbarkeit so lang
wie möglich gemacht werden, wie in Fig. 16 dargestellt ist.
Aus Electronic Design 13, 21. Juni 19975, S. 58 bis 64 ist
eine Zählerprüffunktion für einen Auffrischadreßzähler
bekannt.
Aufgabe der
Erfindung ist es, eine Auffrischeinrichtung für eine
Halbleiterspeichereinrichtung anzugeben, bei der ein fehlerhaftes Überschreiben
von Daten in einem Selbstauffrischungsbetrieb
verhindert werden kann, ohne eine Auffrischungszähler-Prüffunktion zu
beeinträchtigen.
Die Aufgabe wird gelöst durch eine Auffrischeinrichtung nach Anspruch 1.
Weiterbildungen der Erfindung sind in den
Unteransprüchen gekennzeichnet.
Bei der Auffrischeinrichtung für die Halbleiterspeichereinrichtung wird die
Halbleiterspeichereinrichtung im Selbstauffrischungsmodus durch das
Ausgangssignal der Verzögerungsschaltung daran gehindert, Daten zu
schreiben, nachdem die vorbestimmte Zeitspanne verstrichen ist, so
daß das Schreiben und Lesen von Daten im Selbstauffrischungsmodus
selbst dann nicht ausgeführt wird, wenn sich das Spaltenadreß-
Abtastsignal /CAS ändert. Nachdem die vorbestimmte Zeitspanne
verstrichen ist, arbeitet die zum internen Signal CAS gehörende
Schaltung selbst dann nicht, wenn sich das externe Spaltenadreß-
Abtastsignal ändert, so daß die Taktbedingung, die für das
Spaltenadreß-Abtastsignal /CAS erforderlich ist, wenn der
Selbstauffrischungsmodus freigegeben ist, gemildert wird.
Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren. Von
den Figuren zeigen
Fig. 1 den Gesamtaufbau einer Halbleiterspeichereinrichtung nach
einer Ausführungsform der Erfindung;
Fig. 2A, 2B den Aufbau eines CAS-Steuersignal-Erzeugungsschaltung
nach einer Ausführungsform der Erfindung;
Fig. 3 ein Signaldiagramm für den Betrieb einer Schaltung
in Fig. 2;
Fig. 4 ein Signaldiagramm für den Betrieb einer Schaltung
in Fig. 2 im Normalmodus;
Fig. 5 eine weitere Ausführungsform der Erfindung;
Fig. 6 den funktionalen Aufbau eines Sperrelements von Fig. 1;
Fig. 7A den speziellen Aufbau der Verzögerungsschaltung
von Fig. 6;
Fig. 7B ein Signaldiagramm für den Betrieb der Schaltung
von Fig. 7A;
Fig. 8 eine weitere Ausführungsform der Erfindung;
Fig. 9 ein Signaldiagramm für den Betrieb der Schaltung
von Fig. 8;
Fig. 10 ein Signaldiagramm der Taktung eines externen
Steuersignals in einem Selbstauffrischungsmodus;
Fig. 11 den Gesamtaufbau einer dynamischen Halbleiterspeicher
einrichtung, die in einem Selbstauffrischungsmodus
betreibbar ist;
Fig. 12 den Schaltungsaufbau einer Auffrischungs-Steuerschaltung
in der dynamischen Halbleiterspeichereinrichtung von
Fig. 11;
Fig. 13 ein Signaldiagramm des Betriebs der Auffrischungs-
Steuerschaltung von Fig. 12;
Fig. 14 ein Signaldiagramm des Zählerprüfbetriebs in einer
dynamischen Halbleiterspeichereinrichtung;
Fig. 15 ein Signaldiagramm zur Erläuterung der Nachteile in einem
Selbstauffrischungsmodus; und
Fig. 16 eine bevorzugte Bedingung für das Signal /CAS, die durch
die vorliegende Erfindung beabsichtigt wird.
Wie in Fig. 1 gezeigt ist, weist eine
Halbleiterspeichereinrichtung eine CAS-Steuerschaltung 200, die eine
CAS-Steuersignal-Erzeugungsschaltung 124 ähnlich der in Fig. 11
gezeigten Schaltung 124 umfaßt, und ein Sperrelement 212, das von
den Signalen CBR und /RAS abhängig ist, zum Sperren des Betriebs der
CAS-Steuersignal-Erzeugungsschaltung 124 für eine vorbestimmte Zeit
auf. Die anderen gezeigten Komponenten sind ähnlich denen, die in
Fig. 11 dargestellt sind. Gleiche Bezugszeichen betreffen dieselben
Komponenten.
Das Sperrelement 212 verzögert das Signal /RAS um eine vorbestimmte
Zeitspanne und hindert die Schaltung 124 daran, das interne CAS-
Signal ΦCAS in Abhängigkeit vom verzögerten Signal zu erzeugen. Die
Zeitspanne, in der das Signal /CAS im unwichtig-Zustand gehalten
werden kann, kann zuverlässig verlängert werden, um die gemilderte
Bedingung für das Signal /CAS zu implementieren, wie in Fig. 16
gezeigt ist.
Wie in Fig. 2 dargestellt ist, weist die CAS-Steuerschaltung 200 das
RS-Flip-Flop 32, das in Abhängigkeit vom internen
Selbstauffrischungs-Anweisungssignal CBR von der CBR-
Erfassungsschaltung gesetzt und in Abhängigkeit vom Spaltenadreß-
Abtastsignal /CAS zurückgestellt wird, eine
Impulserzeugungsschaltung 48, die in Abhängigkeit vom Steuersignal
CCE vom Ausgang des RS-Flip-Flops aktiviert wird und ein
Einzelimpulssignal RAS′, das eine vorbestimmte Breite aufweist, in
Abhängigkeit vom Abfallen des externen Zeilenadreß-Abtastsignal /RAS
erzeugt, eine Verzögerungsschaltung 44, die das Impulssignal RAS′
von der Impulserzeugungsschaltung 48 um eine vorbestimmte Zeit
verzögert (z. B. um etwa 90 µs oder 99 µs), ein RS-Flip-Flop 47, das in
Abhängigkeit vom Ausgangssignal der Verzögerungsschaltung 44 gesetzt
und in Abhängigkeit vom Anstieg des externen Zeilenadreß-
Abtastsignals /RAS zurückgesetzt wird, und eine 4-Eingangs-NOR-
Schaltung 45, die das Spaltenadreß-Abtastsignal /CAS, das
Steuersignal CCE, ein Steuersignal T vom Ausgang Q des RS-Flip-Flops
47 und das externe Zeilenadreß-Abtastsignal /RAS empfängt, auf. Die
Impulserzeugungsschaltung 48 weist ein Verzögerungselement 250 zum
Verzögern des Signals /RAS um eine vorbestimmte Zeit, ein NAND-
Gatter 252, das ein Ausgangssignals des Verzögerungselements 250 und
das Signal /PAS empfängt, und ein UND-Gatter 254, das das Signal CCE
und ein Ausgangssignal des NAND-Gatters 252 empfängt, auf. Das NAND-
Gatter 252 erzeugt ein Impulssignal in Abhängigkeit vom Abfallen des
Signals /RAS. Das UND-Gatter 254 läßt das Impulssignal vom NAND-
Gatter 252 durch, um das Impulssignal RAS′ zu erzeugen, wenn das
Signal CCE auf "H" liegt.
Die NOR-Schaltung 45 erzeugt das interne CAS-Signal ΦCAS, das an die
CAS betreffende Steuerschaltung 36 angelegt wird. Die Schaltungen 44
und 48 und das Flip-Flop 47 bilden das Sperrelement 212, während das
Flip-Flop 32, das Gatter 45 und die Schaltung 36 die CAS-
Steuersignal-Erzeugungsschaltung 124 bilden. Unter Bezugnahme auf
das Betriebssignaldiagramm der Fig. 3 wird nun ein Betrieb der in
den Fig. 2A und 2B gezeigten CAS-Steuersignal-Erzeugungsschaltung
beschrieben.
Zum Zeitpunkt t1 fällt das externe Spaltenadreß-Abtastsignal /CAS
auf "L", und zum Zeitpunkt t2 erreicht das externe Zeilenadreß-
Abtastsignal /RAS dann den Pegel "L". In Abhängigkeit vom Abfallen
des Spaltenadreß-Abtastsignals /CAS auf "L" zum Zeitpunkt t1 steigt
das interne Selbstauffrischungs-Anweisungssignal CBR, das von der
CBR-Erfassungsschaltung geliefert wird, auf "H" an, um das RS-Flip-
Flop 32 zu setzen. Als Reaktion darauf steigt das vom Ausgang Q des
RS-Flip-Flops 32 abgegebene Signal CCE auf "H" an, und die
Impulserzeugungsschaltung 48 wird aktiviert.
Zum Zeitpunkt t2 fällt das externe Zeilenadreß-Abtastsignal /RAS auf
den Pegel "L", und die Impulserzeugungsschaltung 48 erzeugt das
Impulssignal RAS′ mit einer vorbestimmten Breite. Die Impulsbreite
des Impulssignals RAS′ kann kürzer als eine Zyklus sein, der für
eine gewöhnliche Auffrischung benötigt wird, und es ist nur
erforderlich, daß die Breite ausreicht, um das RS-Flip-Flop 47 zu
setzen. Die Verzögerungsschaltung 44 verzögert das Impulssignal RAS′
um die vorbestimmte Zeitspanne und legt es an den Einstelleingang S
des RS-Flip-Flops 47 an.
Während das Steuersignal CCE auf "H" ist, befindet sich das
Ausgangssignal ΦCAS der NOR-Schaltung 45 auf "L", so daß die CAS
betreffende Steuerschaltung 36 kein Steuersignal erzeugt, und der
Spaltenauswahlbetrieb und die Vorgänge zum Schreiben und Lesen eines
Werts gesperrt sind. Nachdem die vorbestimmte Zeitspanne verstrichen
ist, steigt das Ausgangssignal der Verzögerungsschaltung 44 zum
Zeitpunkt tT an und das RS-Flip-Flop 47 wird gesetzt. Dadurch steigt
das Steuersignal T auf "H" an.
Nun wird angenommen, daß das Spaltenadreß-Abtastsignal /CAS zum
Zeitpunkt t2′ zeitweise auf "H" ansteigt. In Abhängigkeit von diesem
Anstieg des Signals /CAS wird das RS-Flip-Flop 32 zurückgestellt und
das Steuersignal CCE erreicht den Pegel "L". In diesem Zustand
befindet sich das Ausgangssignal ΦCAS der NOR-Schaltung 45 weiter
auf "L", weil das Steuersignal T auf "H" liegt.
Selbst wenn das Spaltenadreß-Abtastsignal /CAS zum Zeitpunkt t2′′ auf
"L" fällt und anschließend zum Zeitpunkt t3 wieder auf "H" ansteigt,
wird das interne CAS-Signal ΦCAS durch die Funktion der NOR-
Schaltung 45 auf "L" gehalten, weil das Steuersignal T auf "H"
liegt.
Selbst wenn das Steuersignal /CAS im Selbstauffrischungsmodus einmal
fehlerhaft auf "H" angestiegen ist, dann auf "L" fällt und
anschließend wieder auf "H" ansteigt, wie oben beschrieben worden
ist, kann daher kein fehlerhaftes Schreiben und Lesen von Daten
ausgeführt werden, weil das interne CAS-Signal ΦCAS auf "L" bleibt.
Selbst wenn der Zeitgeber die Auffrischung zum Zeitpunkt t3
anfordert und man den Betriebsrahmen des internen
Auffrischungszeitgebers in Betracht zieht, wird in diesem Fall der
Auffrischungsvorgang sicher ausgeführt, ohne daß er nachteilig
beeinflußt wird, weil das Signal T in diesem Zustand auf "H" liegt
und damit Vorgänge wie z. B. die Spaltenauswahl gesperrt sind.
Zum Zeitpunkt t4, wenn das externe Zeilenadreß-Abtastsignal /RAS auf
"H" ansteigt, um das RS-Flip-Flop 47 zurückzustellen, fällt das
Steuersignal T auf "L" ab. Damit werden die internen Vorgänge zum
Schreiben und Lesen von Daten und zum Auswählen einer Spalte während
der Zeit zwischen den Zeitpunkten tT und t4 gesperrt (d. h. während
das Signal T auf "H" liegt), selbst wenn sich das Signal /CAS
ändert. Damit kann eine Fehlfunktion sicher verhindert werden.
Solange das Signal T auf "H" liegt, kann man sagen, daß sich das
Signal /CAS im Unwichtig-Zustand befindet.
Im allgemeinen wird die Zeitspanne zwischen den Zeitpunkten t2 und
t4 in Übereinstimmung mit der Spezifikation auf 100 µs eingestellt.
In diesem Fall ist es notwendig, einen Zustand zu betrachten, bei
dem der Auffrischungszeitgeber die Auffrischung anfordert, bevor die
100 µs verstrichen sind, und den Betriebsrahmen in Betracht zu
ziehen. Wenn in diesem Fall die Verzögerungszeitspanne zwischen den
Zeitpunkten t2 und tT, die durch die Verzögerungsschaltung 44
geliefert wird, auf etwa 90 µs eingestellt ist, kann die Zeitspanne
zwischen den Zeitpunkt tT und t4 auf ungefähr 10 µs eingestellt
werden. Das interne CAS-Signal ΦCAS steigt auf "H" an, wenn alle
Eingangssignale der NOR-Schaltung 45 den Pegel "L" erreichen. Selbst
wenn das Signal /CAS vor dem Signal /RAS auf "H" angestiegen ist,
ist das interne CAS-Signal ΦCAS durch das Signal T bereits auf dem
"L"-Pegel gewesen. Daher kann das extern angelegte Spaltenadreß-
Abtastsignal /CAS zu einem beliebigen Zeitpunkt während dieser
Zeitspanne auf "H" gesetzt werden, und damit kann die Taktbedingung
für das Signal /CAS im Vergleich zur bisherigen Bedingung, bei der
die Vorlaufzeit tCHS gleich 50 ns ist, signifikant gemildert werden.
Das vereinfacht das System-Design.
Wenn der Zählerprüfbetrieb ausgeführt wird, beträgt die Zykluszeit
im allgemeinen bis zu etwa 10 µs und das Signal /CAS steigt zum
Zeitpunkt tT oder vorher auf "H" an. In diesem Zustand wird das
interne CAS-Signal ΦCAS in Übereinstimmung mit dem extern angelegten
Spaltenadreß-Abtastsignal /CAS erzeugt, weil das Signal T auf "L"
liegt, um das Schreiben und Lesen von Daten zu ermöglichen, wie
durch die gestrichelte Signallinien in Fig. 3 dargestellt ist.
Im Normalbetrieb zum Lesen und Schreiben von Daten fällt das Signal
/RAS auf "L", und dann fällt das Signal /CAS auf "L" ab, wie in Fig.
4 dargestellt ist. Das Signal CBR wird nicht erzeugt und die Signale
CCE und T werden auf "L" gehalten. Die internen Signale ΦRAS und
ΦCAS werden in Abhängigkeit von den Signalen /RAS bzw. /CAS erzeugt.
Durch das Sperrelement 212 wird kein nachteiliger Effekt auf den
Normalbetrieb ausgeübt.
Bei den vorherigen Ausführungsformen ist diskutiert worden, daß die
Verzögerungszeitspanne (d. h. die Zeitspanne zwischen den Zeitpunkten
t2 und tT), die von der Verzögerungsschaltung 44 geliefert wird,
etwa 90 µs beträgt. Diese Zeitspanne muß jedoch nur in Abhängigkeit
vom erlaubten Rahmen für die Taktung eingestellt werden, mit der der
Auffrischungszähler das Auffrischungs-Anforderungssignal erzeugt.
Sie kann z. B. auf 99 µs eingestellt werden. Selbst wenn die
Verzögerungszeitspanne gleich 99 µs ist, beträgt die Zeitspanne vom
Zeitpunkt tT bis zum Zeitpunkt t4 etwa 1 µs. Das ist ausreichend
länger als der bisherige Wert von 50 ns, so daß die Taktungsbedingung
für das externe Spaltenadreß-Abtastsignal /CAS ausreichend gemildert
werden kann.
Bei den vorherigen Ausführungsformen sind die Strukturen der
Auffrischungs-Steuerschaltung und der RAS-bezogenen Steuersignal-
Erzeugungsschaltung nicht im Detail beschrieben worden. Diese
Strukturen sind jedoch ähnlich den bisherigen Schaltungsaufbauten
und können die in Fig. 12 gezeigten Schaltungsstrukturen oder die
anderen Schaltungsstrukturen benutzen, vorausgesetzt, daß die
Schaltungsstrukturen die Selbstauffrischung im
Selbstauffrischungsmodus ausführen, der durch die CAS-vor-RAS-
Taktbeziehung bestimmt wird.
Fig. 5 zeigt eine zweite Ausführungsform der vorliegenden Erfindung.
Wie in Fig. 5 gezeigt ist, verhindert ein Logikgatter 250 die
Übertragung des internen CAS-Signals ΦCAS an den Spaltendekoder 106,
nachdem eine vorbestimmte Zeitspanne seit dem Auffrischungs-
Anweisungssignal CBR von der CBR-Erfassungsschaltung verstrichen
ist. Bei diesem Aufbau kann die Eingangsschaltung 130 oder die
Ausgangsschaltung 132 aktiviert werden. Wenn der Spaltendekoder 106
nicht betrieben wird, wird keine Spalte mit der Eingangsschaltung
130 oder der Ausgangsschaltung 132 verbunden, weil das IO-Gatter 108
gesperrt ist. Der in Fig. 5 dargestellte Aufbau liefert dieselben
Effekte wie die Konstruktion, die in den Fig. 2A und 2B gezeigt ist.
Fig. 6 zeigt eine zweite Ausführungsform der vorliegenden Erfindung.
Wie in Fig. 5 gezeigt ist, weist ein Sperrelement 270 eine
Abfallverzögerungsschaltung 302 zum Verzögern des Abfalls von
ausschließlich dem Signal /RAS und eine Sperrschaltung 304 zum
Erzeugen eines Sperrsignals ΦIH in Abhängigkeit vom Ausgangssignal
der Abfallverzögerungsschaltung 302, um den Betrieb der
Schreibschaltung 306 zu sperren, auf. Die Schreibschaltung 306 kann
sowohl die Schreibsteuerschaltung 128 als auch die Eingangsschaltung
130 oder auch nur eine von beiden aufweisen. Bei diesem Aufbau
werden keine internen Schreibdaten erzeugt, so daß keine Zerstörung
von Speicherzellendaten verursacht wird, solange ein interner
Datenbus zwischen dem IO-Gatter 108 und der Eingangsschaltung 130 in
einem elektrisch schwebenden Zustand gehalten wird.
Wie in Fig. 7A gezeigt ist, weist die Abfallverzögerungsschaltung
302 ein RS-Flip-Flop 350 auf, das das Signal CBR an einem
Einstelleingang S und das Signal /RAS an einem Rückstelleingang R
empfängt, ein Verzögerungselement 352 zum Verzögern des Signals /RAS
um eine vorbestimmte Zeitspanne, und eine Gatterschaltung 354, die
ein Ausgangssignal Q vom RS-Flip-Flop 350, ein Ausgangssignal vom
Verzögerungselement 352 und das Signal /RAS empfängt, auf.
Die Gatterschaltung 354 dient als NOR-Gatter, wenn das Q-
Ausgangssignal des RS-Flip-Flops 350 auf "H" liegt. Die
Gatterschaltung 354 klemmt das Ausgangssignal ΦIH auf "L" fest, wenn
der Q-Ausgang des RS-Flip-Flops 350 auf "L" liegt. Unter Bezugnahme
auf die Fig. 7B wird nun der Betrieb der Schaltung 302 beschrieben.
Wenn die CBR-Bedingung eingestellt ist, wird das Signal CBR erzeugt,
um das RS-Flip-Flop 350 zu setzen. Das Q-Ausgangssignal des RS-Flip-
Flops 350 steigt auf "H" an. Wenn das Signal /RAS auf "L" abfällt,
liegt der Ausgang des Verzögerungselements 352 bereits auf "H".
Damit befindet sich das Sperrsignal ϕIH auf "L". Wenn die
vorbestimmte Zeitspanne verstrichen ist, fällt das Ausgangssignal
des Verzögerungselements 352 auf "L" ab, um das Sperrsignal ΦIH auf
"H" anzuheben. Dann wird die Schreibschaltung 306 deaktiviert. Das
Signal /CAS kann einen beliebigen Zustand annehmen. Wenn das Signal
/RAS auf "H" ansteigt, ist das Sperrsignal ΦIH auf "L" gefallen und
das RS-Flip-Flop 350 wird zurückgestellt.
Fig. 8 zeigt eine weitere Ausführungsform der vorliegenden
Erfindung. Bei der in Fig. 8 gezeigten Ausführungsform wird der
Zeitgeber 126 zum Erzeugen des Auffrischungs-Anforderungssignals
ΦREF benutzt. Das RS-Flip-Flop 370 wird durch das Auffrischungs-
Anforderungssignal ΦREF gesetzt und in Abhängigkeit vom Anstieg des
Signals /RAS zurückgestellt.
Eine Gatterschaltung 372 empfängt das Q-Ausgangssignal ΦL des RS-
Flip-Flops 370, das Signal CCE vom RS-Flip-Flop 32, das in Fig. 2A
oder Fig. 12 gezeigt ist, und die Signale /RAS und /CAS. Die
Gatterschaltung 372 erzeugt das interne CAS-Signal ΦCAS nur dann,
wenn die Signale ΦL, CCE, /RAS und /CAS auf "L" liegen. Unter
Bezugnahme auf die Fig. 9 wird nun der Betrieb des Aufbaus von Fig.
8 beschrieben.
Wenn die CBR-Bedingung erfüllt ist, wird der Zeitgeber 126 gesetzt
und das Signal CCE steigt auf "H" an. In Abhängigkeit vom Abfallen
des Signale /RAS wird das interne RAS-Signal ΦRAS erzeugt. Das RS-
Flip-Flop 370 wird durch den Anstieg des Signals /RAS
zurückgestellt. Während das interne RAS-Signal ΦRAS erzeugt wird,
kann ein Speicherzugriff ausgeführt werden. Während das interne RAS-
Signal ΦRAS auf "L" liegt, kann kein Speicherzugriff ausgeführt
werden. Die Speichereinrichtung befindet sich in einem
Vorladezustand.
Wenn die vorbestimmte Zeitspanne verstrichen ist, erzeugt der
Zeitgeber 126 das Auffrischungs-Anforderungssignal ΦREF mit Pegel
"H". Als Reaktion darauf wird das RS-Flip-Flop 370 gesetzt, um das
Signal ΦL am Q-Ausgang auf "H" anzuheben. Das interne CAS-Signal
ΦCAS wird entsprechend auf "L" gehalten. Selbst wenn das interne
RAS-Signal ΦRAS zur Auffrischung erzeugt wird, arbeitet daher keine
CAS betreffende Schaltung. Während der Selbstauffrischung wird keine
Zerstörung von Speicherzellendaten verursacht. Wenn das Signal /RAS
auf "H" ansteigt, wird das interne CAS-Signal ΦCAS auf "L" gehalten.
Während das Signal /RAS auf "L" liegt, wird das Signal ΦL. auf "H"
gehalten. Unter dieser Bedingung kann das Signal /CAS geändert oder
wechselnd umgeschaltet werden.
Das RS-Flip-Flop 370 kann durch den Abfall des internen RAS-Signals
ΦRAS auf "L" zurückgestellt werden. Während das Signal ΦRAS auf "L"
liegt, befinden sich die RAS-betreffenden Schaltungen in einem
Vorladezustand, keine Speicherzelle ist mit einer Bitleitung
verbunden und kein Speicherzellenwert wird zerstört.
Der Auffrischungszeitgeber 126 wird zur Steuerung der Erzeugung des
Signale ΦCAS benutzt, so daß die Anzahl der Komponenten vermindert
werden kann. Auch die Erzeugung des internen CAS-Signals ΦCAS kann
während des Selbstauffrischungsbetriebs zuverlässig verhindert
werden, selbst wenn die Betriebseigenschaften des Zeitgebers von
Vorrichtung zu Vorrichtung variieren.
Claims (6)
1. Auffrischeinrichtung für eine Halbleiterspeichereinrichtung,
die im Selbstauffrischungsmodus betreibbar ist, mit
einem Auffrischungsadreßzähler (120) und
einer CBR-Erzeugungsvorrichtung (1, 118) zum Erzeugen eines internen Auffrischungs-Anweisungssignals (CBR), gekennzeichnet durch
eine Verzögerungsvorrichtung (44, 250, 302, 352, 126) zum Erzeugen eines gegenüber einem Speicherzyklus-Startsignal (/RAS) um eine vorbestimmte Zeitspanne (tT-t2) verzögerten Verzögerungssignals und
eine Sperrvorrichtung (45, 47; 250; 304; 350, 354; 370, 372), die ein zum Auslösen des Datenschreibens notwendiges Signal (ΦCAS; WEint) als Reaktion auf das Verzögerungssignal sperrt, wobei der Auffrischungsadreßzähler (120) durch eine Zählerprüffunktion überprüfbar ist.
einem Auffrischungsadreßzähler (120) und
einer CBR-Erzeugungsvorrichtung (1, 118) zum Erzeugen eines internen Auffrischungs-Anweisungssignals (CBR), gekennzeichnet durch
eine Verzögerungsvorrichtung (44, 250, 302, 352, 126) zum Erzeugen eines gegenüber einem Speicherzyklus-Startsignal (/RAS) um eine vorbestimmte Zeitspanne (tT-t2) verzögerten Verzögerungssignals und
eine Sperrvorrichtung (45, 47; 250; 304; 350, 354; 370, 372), die ein zum Auslösen des Datenschreibens notwendiges Signal (ΦCAS; WEint) als Reaktion auf das Verzögerungssignal sperrt, wobei der Auffrischungsadreßzähler (120) durch eine Zählerprüffunktion überprüfbar ist.
2. Auffrischeinrichtung nach Anspruch 1,
dadurch gekennzeichnet,
daß die Sperrvorrichtung (45, 47; 250; 304; 350, 354; 370, 372)
die Ausgabe eines internen Schreibsignals (WEint) durch eine
Schreibschaltung (306) mittels eines Steuersignals (ΦIH) sperrt.
3. Auffrischeinrichtung nach Anspruch 1, dadurch
gekennzeichnet,
daß die Sperrvorrichtung (45, 47; 250; 304; 350, 354; 370, 372)
die Ausgabe eines internen Spaltenauswahl-Freigabesignals (ΦCAS)
sperrt.
4. Auffrischeinrichtung nach einem der Ansprüche 1 bis 3,
dadurch gekennzeichnet,
daß das Speicherzyklus-Startsignal (/RAS) das Zeilenauswahl-
Freigabesignal ist.
5. Auffrischeinrichtung nach einem der Ansprüche 1, 3
oder 4, dadurch gekennzeichnet,
daß die Verzögerungsvorrichtung (44, 250, 302, 352, 126) einen
Zeitgeber (126) aufweist, der von dem internen Auffrischungs-
Anweisungssignal (CBR) abhängig ist, zum Erzeugen eines
Auffrischungs-Anforderungssignals (ΦREF), das die
Selbstauffrischung anweist und gleichzeitig als das verzögerte
Verzögerungssignal verwendet wird.
6. Auffrischeinrichtung nach einem der Ansprüche 1 bis 5,
dadurch gekennzeichnet,
daß die vorbestimmte Zeitspanne (tT-t2) größer als die Zeit ist,
die für einen Zyklus zum Ausführen der Zählerprüffunktion
notwendig ist.
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