DE19518497C2 - Dynamischer RAM mit Selbstauffrischung und Verfahren zum Generieren von Selbstauffrisch-Zeitsteuersignalen - Google Patents
Dynamischer RAM mit Selbstauffrischung und Verfahren zum Generieren von Selbstauffrisch-ZeitsteuersignalenInfo
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Description
Die Erfindung betrifft eine selbstauffrischende RAM-Speichervorrichtung
mit mehreren Speicherzellen zum Speichern elektronischer Daten und ein
Verfahren zum Erzeugen eines Selbstauffrisch-Zeitsteuersignals in einer
dynamischen RAM-Speichervorrichtung.
Ein selbstauffrischendes dynamisches RAM (DRAM) ist ein dynamischer
Schreib-/Lese-Speicher mit einer autonomen Auffrischschaltung.
Aus der Druckschrift EP 0 267 052 A2 ist ein eine Selbstauffrischungs-
Operation ausführendes Halbleiter-Speicherbauelement bekannt, das
mehrere Speicherzellen zum Speichern elektronischer Daten aufweist,
wobei das bekannte Bauelement eine Auffrischung durchführt, um die
Daten aufzufrischen. Dazu erzeugt das Bauelement ein Auffrischungs-
Zeitsteuersignal zur Zeitsteuerung der Auffrischung. Ein Selbstauffri
schungs-Speicherarray mit Steuerspeicherzellen ist vorgesehen, die auf
geladen und entladen werden können. Die Steuerspeicherzellen werden
rasch auf ein bestimmtes elektrisches Potential aufgeladen und sodann
der Selbstentladung überlassen. Sobald das Potential einen bestimmten
Auslösepunkt unterschreitet, wird ein Auffrischungsvorgang initiiert, und
die Steuerspeicherzellen werden erneut aufgeladen. Bei der bekannten
Speicherzelle löst diejenige Steuerspeicherzelle, die am schnellsten ent
laden ist, den Auffrischungsvorgang aus.
Aus der Druckschrift DE 43 14 321 A1 ist eine Halbleiterspeicherein
richtung bekannt, die ein dynamisches Speichermittel, z. B. einen Kon
densator, zum Speichern von Daten aufweist. Ein Impulssignal-Erzeu
gungsmittel dient zum Erzeugen eines Impulssignals, und ein Auffri
schungssteuermittel dient zum Steuern eines Auffrischungsbetriebs des
dynamischen Speichermittels in Abhängigkeit vom Impulssignal, das
vom Impulssignal-Erzeugungsmittel erzeugt wird, wobei das Impuls
signal-Erzeugungsmittel ein internes Spannungserzeugungsmittel zum
Erzeugen einer internen Spannung, die von der Betriebstemperatur ab
hängig ist, und ein Signalerzeugungsmittel, das von der internen Span
nung getrieben wird, die vom internen Spannungserzeugungsmittel erzeugt
wird, aufweist, um das Impulssignal zu erzeugen. Ein Impulszäh
ler-Zeitgeber ist vorgesehen, der ein Auffrischungs-Aktivierungssignal
auf einen hohen Pegel anhebt und wieder absenkt, nachdem er eine
vorbestimmte Anzahl von Impulsen gezählt hat.
DRAMs bestehen aus mehreren Speicherzellen, von denen jede Zelle aus
einem Transistor und einem eigenen Kondensator besteht. Die Transisto
ren dienen zum Aufladen und Entladen der Kondensatoren, damit diese
gewisse Spannungspegel aufweisen. Die Kondensatoren speichern dann
die Spannungen als Binärbits 1 oder 0, entsprechend dem jeweiligen
Spannungspegel. Die Binäre "1" wird auch als "hoch" (high) bezeichnet,
die Binäre "0" auch als "niedrig" (low). Der Spannungswert der in dem
Kondensator einer Speicherzelle gespeicherten Information wird als
logischer Zustand der Speicherzelle bezeichnet. Aufgrund von Kapa
zitäts-Leckerscheinungen müssen die Speicherzellen in einer Auffrisch
betriebsart periodisch aufgefrischt werden, um die Kondensatoren zur
Erhaltung des Speicherinhalts geladen oder entladen zu halten. Ein Auf
frischzyklus beinhaltet normalerweise das zyklische Durchlaufen des
Speichers und die Durchführung einer Lese-/Schreib-Operation in jeder
Reihe des Speichers. Ein Schlummerbetrieb (Stand By-Betrieb) ist typischerweise gekenn
zeichnet als ein Betrieb bei geringer Leistung ohne aktive Lese- oder
Schreibvorgänge, während das Halten von Daten erwünscht ist. Es ist
typisch, jede Reihe des Speichers in dem DRAM-Bauelement in einer
Zeitspanne von 4 bis 256 Millisekunden aufzufrischen, um die Daten zu
halten.
Damit es zu einer Auffrischung kommt, müssen typischerweise ein
externes Reihenadress-Strobesignal* (RAS*) und ein intern generiertes
Selbstauffrisch-Zeitsteuersignal aktiv sein. Wenn RAS* in einen inakti
ven Zustand übergeht, wird typischerweise die Auffrischbetriebsart
beendet. Das automatische Verlassen der Auffrischbetriebsart ungeachtet
des Zustands des intern generierten Selbstauffrisch-Zeitsteuersignals kann
zu Metastabilität des DRAM führen, hervorgerufen durch Einbrüche
aufgrund des Umstands, daß das externe RAS* und das interne Selbst
auffrisch-Zeitsteuersignal einander entgegengesetzt sind.
Es besteht Bedarf an einem Variieren der Zeitspanne des Auf
frischzyklus und der Zeitspanne für den Auffrischbetrieb, um die
Wiederholungsgeschwindigkeit des Auffrischens hinsichtlich Spannungs-
und Temperaturänderungen einzustellen. Spannungsänderungen und
Temperaturschwankungen können die Geschwindigkeit des Leckens der
Speicherzellen variieren, was ein mehr oder weniger häufiges Auffri
schen des DRAM erforderlich macht.
Dem trägt die Erfindung Rechnung, wie sie hinsichtlich einer Speicher
vorrichtung in Anspruch 1 und hinsichtlich eines Auffrischungsverfah
rens in Anspruch 3 angegeben ist. Eine Weiterbildung ist in dem abhän
gigen Anspruch angegeben.
Die Erfindung schafft ein Verfahren zum Generieren eines internen
Taktsignals und betrifft einen dynamischen Schreib-/Lese-Speicher mit
einer Oszillatorschaltung zum Generieren des internen Taktsignals. Das
DRAM-Bauelement besitzt eine Mehrzahl von Speicherzellen zum Spei
chern elektronischer Daten. Ein Zähler zählt die Impulse des internen
Taktsignals und generiert ein Selbstauffrischbetriebssignal zum Einleiten
des Selbstauffrischungsbetriebs in dem DRAM-Bauelement, und gene
riert ein Selbstauffrischzyklussignal zum Einleiten jedes Selbstauffrisch
zyklus während des Selbstauffrischbetriebs. Die Oszillatorschaltung
enthält eine Steuerspeicherzelle, eine Stromquelle, eine Überwachungs
schaltung und eine Entladeschaltung. Die Stromquelle lädt die Steuer
speicherzelle auf, und die Überwachungsschaltung überwacht das Potential
der Steuerspeicherzelle, um festzustellen, wann das Potential der
Steuerspeicherzelle einen Auslösepunkt erreicht. Die Entladeschaltung
entlädt die Steuerspeicherzelle, wenn das Potential an der Steuerspei
cherzelle den Auslösepunkt erreicht. Die Aufladungs- und die Entla
dungsgeschwindigkeit der Steuer- oder Kontrollspeicherzelle legt die
Frequenz des internen Taktsignals fest.
Die Steuerspeicherzelle wird im wesentlichen genauso hergestellt wie die
eigentlichen Speicherzellen des DRAM-Bauelements. Da die Fertigung
praktisch identisch ist, haben die Steuerspeicherzelle und die eigentlichen
Speicherzellen ähnliche Reaktionen auf Änderungen der Spannung und
der Temperatur. Damit legt die Geschwindigkeit der Aufladung und die
der Entladung der Steuerspeicherzelle die Frequenz des internen Takt
signals fest, die ihrerseits eine Auffrischgeschwindigkeit des DRAM
festlegt.
Im folgenden werden Ausführungsbeispiele der Erfindung anhand der
Zeichnung näher erläutert. Es zeigen:
Fig. 1 eine schematische Darstellung der Oszillatorschaltung
gemäß der Erfindung;
Fig. 2 eine detaillierte schematische Darstellung einer Zählschal
tung; und
Fig. 3 eine schematische Darstellung eines Teils eines dynami
schen Schreib-/Lese-Bauelements.
Bei der Erfindung handelt es sich um einen selbstauffrischenden dynami
schen Schreib-/Lese-Speicher (DRAM) mit einer Mehrzahl von Spei
cherzellen zum Speichern elektronischer Daten. Die Speicherzellen
geben durch Leckage Ladung ab und müssen aufgefrischt werden. Bei
einer Ausführungsform der Erfindung handelt es sich um eine Oszillator
schaltung des selbstauffrischenden DRAM. Die Oszillatorschaltung
gemäß der Erfindung generiert ein internes Taktsignal. Ein Zähler zählt
die Impulse des internen Taktsignals und generiert ein Selbstauffrischbetriebssignal
zum Einleiten des Selbstauffrischbetriebs in dem DRAM-
Bauelement, und erzeugt ein Selbstauffrischzyklussignal zum Einleiten
jedes Selbstauffrischzyklus während der Selbstauffrischbetriebsweise.
Fig. 1 ist eine schematische Darstellung eines DRAM-Bauelements 5 mit
einer erfindungsgemäßen Oszillatorschaltung 10. Die Oszillatorschaltung
10 arbeitet als Zeitsteuerschaltung und generiert mindestens ein Selbst
auffrisch-Zeitsteuersignal. Die Oszillatorschaltung 10 enthält eine Strom
quelle 15, eine Schaltvorrichtung 20, einen Kondensatorabschnitt 25,
eine Entladeschaltung 30 und eine Überwachungsschaltung 35. Das
DRAM-Bauelement 5 besitzt ferner einen Zähler 40 zum Zählen des
internen Taktsignals, welches von der Oszillatorschaltung erzeugt wird.
Der Kondensatorabschnitt 25 wird von der Stromquelle 15 auf ein ge
wisses Potential aufgeladen, wenn die Schaltvorrichtung 20 betätigt
wird. Die Überwachungsschaltung 35 überwacht das Potential an einem
Knoten 70. Der Knoten 70 wird auf ein Potential gebracht, welches
genauso groß ist wie das in dem Kondensatorabschnitt 25 gespeicherte
Potential. Die Überwachungsschaltung 35 signalisiert der Entladeschal
tung 30 und der Schaltvorrichtung 20, wann das Potential einen Sollwert
erreicht und liefert an den Zähler 40 ein internes Taktsignal.
Der Kondensatorabschnitt 25 enthält drei Steuerarrays 50-52. Wenn
gleich jedes Steuerarray 50-52 durch lediglich eine Steuerzelle in der
Figur dargestellt ist, so besteht jedes Steuerarray 50-52 tatsächlich
jedoch aus einer Mehrzahl von Steuerzellen. Bei dieser Ausführungsform
gibt es 36 Steuerzellen in jedem Steuerarray 50-52. Wenngleich die
genaue Anzahl von Steuerzellen variieren kann, ist es doch ratsam, eine
ausreichend große Anzahl von Steuerzellen vorzusehen, um sicherzustel
len, daß eine durchschnittliche Zelle des Steuerarrays 50-52 repräsentativ
ist für eine durchschnittliche Speicherzelle des selbstauffrischenden
DRAM. Die Steuerzellen werden mit dem gleichen Aufbau und in der
gleichen Größe gefertigt wie die eigentlichen Speicherzellen des DRAM,
obschon zur Gewährleistung der Herstellbarkeit größere Abmessungen
gewählt werden können. Unter Einsatz identischer Fertigung bei der
Array-Ausbildung wird erreicht, daß die Steuerzellen 50-52 und die
Speicherzellen des DRAM identisch auf Änderungen der Temperatur und
der Spannung reagieren. Jede Steuerzelle weist einen kontinuierlich
betätigten, d. h. durchgeschalteten, Transistor 65, der seriell mit einem
Speicherkondensator 67 verbunden ist.
Jedes Steuerarray 50-52 kann durch Öffnen einer Schmelzverbindung 55-
57 elektrisch von der Schaltung abgetrennt werden. Das elektrische
Abtrennen eines Steuerarrays erhöht die Frequenz des Selbstauffrisch-
Zeitsteuersignals.
Das Potential am Knoten 70 wird in einem Schmitttrigger 72 invertiert
und in Negatoren 73 gepuffert, um das interne Taktsignal am Knoten 74
zu bilden. Der Schmitttrigger besitzt einen hohen Auslösepunkt und
einen niedrigen Auslösepunkt. Wenn das Potential am Knoten 70 den
hohen Auslösepunkt erreicht, wird das Ausgangssignal des Schmitttrig
gers von seinem Eingangspotential am Knoten 70 nach einer Zeitverzö
gerung intern bezüglich des Schmitttriggers invertiert. Das Ausgangs
signal des Schmitttriggers macht nicht eher einen Übergang, als bis das
Potential am Knoten 70 bis zu dem unteren Auslösepunkt des Schmitt
triggers abnimmt. Der Knoten 74 ist der Takteingangsknoten für den
Zähler 40. Das interne Taktsignal repräsentiert das Inverse des Potentials
der Kondensatoren 67, wenn diese aufgeladen und entladen sind. Das
interne Taktsignal besitzt eine Periodendauer. Der Zähler 40 zählt die
Anzahl von Perioden des internen Taktsignals und generiert ein aktives
Selbstauffrischbetriebssignal am Knoten 68A und generiert Selbstauf
frischzyklussignale an Knoten 68B-D. Das erste Selbstauffrisch-Zeit
steuersignal, das auf die Freigabe der Oszillatorschaltung 10 folgt, ist ein
Selbstauffrischbetriebssignal zum Einleiten der Selbstauffrischung in dem
DRAM-Bauelement 5. Das Selbstauffrischbetriebssignal wird an den
Knoten 68A gegeben. Die Selbstauffrisch-Zeitsteuersignale, die dem
Selbstauffrischbetriebssignal folgen, sind Selbstauffrischzyklussignale.
Die Selbstauffrischzyklussignale werden an die Knoten 68B-D gegeben.
Der DRAM 5 wird ansprechend auf das Selbstauffrischzyklussignal
solange aufgefrischt, bis der Selbstauffrischbetrieb verlassen wird.
Das interne Taktsignal am Knoten 74 wird auch über eine Verzöge
rungsschaltung 77 an ein NAND-Gatter 75 zurückgeführt. Das Aus
gangssignal des NAND-Gatters 75 steuert das Laden und das Entladen
des Kondensatorabschnitts 25. Wenn das Potential am Knoten 70 den
hohen Auslösepunkt des Schmitttriggers 72 erreicht, geht der Knoten 74
nach einer Zeitverzögerung nach unten. Das niedrige Potential am
Knoten 74 wird von der Verzögerungsschaltung 77 zusätzlich verzögert
und nimmt am Ausgang des NAND-Gatters 75 ein hohes Potential an.
Das hohe Potential sperrt einen P-Kanal-Transistor 20 und betätigt den
N-Kanal-Transistor der Entladeschaltung 30, wodurch der Kondensator
abschnitt 25 durch den Transistor der Entladeschaltung 30 entladen wird.
Wenn das Potential am Knoten 70 den unteren Auslösepunkt des
Schmitttriggers 72 erreicht, macht das Ausgangssignal des Schmitttrig
gers 72 einen Übergang auf hohes Potential, und das Potential des Kno
tens 74 geht auf ein hohes Potential über, welches in der Verzögerungs
schaltung 77 verzögert wird. Die Rückkopplung des hohen Potentials
zum Eingangsknoten 79 des NAND-Gatters 75 veranlaßt, daß dessen
Ausgang niedrigen Pegel annimmt, wenn das Freigabesignal vom Oszil
lator am Eingangsknoten 81 hohen Pegel hat. Das niedrige Ausgangs
signal des NAND-Gatters 75 betätigt den Transistor 20, welcher die
Stromquelle 15 mit dem Kondensatorabschnitt 25 verbindet, und sperrt
den Transistor der Entladeschaltung 30, um den Kondensatorabschnitt 25
vom Massepotential am Referenzknoten 80 abzutrennen. Der Kondensa
torabschnitt 25 beginnt nun mit der Neuaufladung auf ein hohes Potential
über den geöffneten Transistor 20.
Die Stromquelle 15 enthält einen N-Kanal-Transistor 83 als Stromquelle
zwischen dem Kondensatorabschnitt 25 und einer Versorgungsspannung
(VCC, typischerweise ein Potential zwischen 5 Volt und 3 Volt) am
Knoten 87 während des Aufladens des Kondensatorabschnitts 25, und
enthält einen Widerstand 85 zum Steuern der Menge eingeleiteten
Stroms. Ein Oszillatorfreigabesignal (OSCEN), das ansprechend auf
externe Signale generiert wird, wird über einen Pegelumsetzpuffer 100
an das Gate des Transistors 83 geführt, um diesen N-Kanal-Transistor
83 zu aktivieren und zu deaktivieren. Der Pegelumsetzpuffer 100 puffert
ein Potential am Gate des Transistors 83, welches groß genug ist, um
das Potential eines Knotens 101 auf das volle VCC-Potential am Knoten
87 zu ziehen, wenn der Transistor 83 betätigt wird.
Zähler sind im Stand der Technik bekannt. Fig. 2 ist eine mögliche
Zählschaltung, die als der Zähler 40 in dem erfindungsgemäßen DRAM
verwendet werden kann. Ähnliche Bauteile sind in den Fig. 1 und 2
gleich bezeichnet. Der Zähler 40 enthält drei vorderflankengesteuerte
Flipflops 105 und ein rückflankengesteuertes Flipflop 106.
Die Frequenz des Überwachungssignals am Knoten 74 beträgt etwa 75 kHz,
wenn sämtliche drei Schmelzverbindungen 55-57 elektrisch leiten.
Der Zähler 40 liefert das Selbstauffrischbetriebssignal am Knoten 68A
nach 24 Perioden des internen Taktsignals. Der Selbstauffrischbetrieb hat
ein Zeitaus von etwa 300 Mikrosekunden. Der Zähler liefert auch Selbst
auffrischzyklussignale an Knoten 68B, 68C und 68D mit Frequenzen von
18,75 kHz; 9,4 kHz und 4,7 kHz, um die Reihenadressstrobe-(RAS*)-
Impulse für 4K-, 2K- und 1K-Auffrischteile zu generieren. Dies ent
spricht einer Auffrischrate von 200 Millisekunden.
In Fig. 3 ist eine weitere Ausführungsform der Erfindung dargestellt.
Gleiche Teile in den Fig. 1 und 3 sind entsprechend nummeriert. Das
Oszillatorfreigabesignal, ansprechend auf ein CAS vor RAS (CBR) er
zeugt, wird in einer Stromquelle 15 gepuffert, wo es das Aktivieren und
Deaktivieren des Transistors 83 steuert. (CAS ist das Spaltenadressstro
besignal.) Das Oszillatorfreigabesignal wird auch invertiert in die Über
wachungsschaltung 35 und in die Zählschaltung 40 eingegeben.
Das Selbstauffrischbetriebssignal am Ausgangsknoten 68A des Zählers 40
ist zur Freigabe eines Ausgangsschaltungsabschnitts 199 zum Treiben
eines Selbstauffrischzyklusimpulses* (SRCP*) vom Knoten 200 an einen
Ausgangsknoten 201 ausgebildet. Ein NAND-Gatter 211 dient zum Sper
ren eines inaktiven externen Signals RAS* (XRAS*), welches während
der Erzeugung eines aktiven SRCP* auftritt, so daß keine
Einbrüche während des Verlassens der Selbstauffrischbetriebsart statt
finden. Ein Zwischenspeicher 212 dient zum Zwischenspeichern des
aktiven Selbstauffrischbetriebssignals, in diesem Fall eines niedrigen
Potentials, für den Knoten 213, wenn das Ausgangssignal SRENLATCH
(Selbstauffrischfreigaben-Speicherung) vom NAND-Gatter 211 hohes
Potential hat, damit die Selbstauffrischbetriebsart nicht eher beendet
wird, als bis das Selbstauffrischbetriebssignal 68A den Zustand gewech
selt hat. Am Ende einer Auffrischung geht SRENLATCH auf niedriges
Potential über und unterbindet die Erzeugung des aktiven SRCP*.
Ein 4K-Selbstauffrischzyklussignal, ein 2K-Selbstauffrischzyklussignal
und ein 1K-Selbstauffrischzyklussignal stehen an den Zählerausgangs
knoten 68B-D zur Verfügung und werden per Multiplexbetrieb in einen
Drei-Zu-Eins-Multiplexer 215 eingegeben, der von zwei Auswahlein
gangssignalen SELA und SELB gesteuert wird, die zusammen festlegen,
ob das Teil ein 4K-, ein 2K- oder ein 1K-Auffrischteil ist. Das Aus
gangssignal des Multiplexers 215 ist ein Eingangssignal des Impulsgene
rators 220. Bei der vorliegenden Ausführungsform liefert der Impuls
generator 220 einen 15 Nanosekunden dauernden aktiven SRCP*-Impuls
am Knoten 221, wenn er von einem hohen Signal SRENLATCH am
Ausgang des NAND-Gatters 211 freigegeben wird. Das Signal SRCP*
ist aktiv niedrig. Das SRCP* bildet ein Eingangssignal des NAND-
Gatters 211. Wenn XRAS * aktiv und niedrig ist, ist das Ausgangssignal
SRENLATCH des NAND-Gatters hoch. Wenn somit XRAS* während
der Beendigung des Selbstauffrischzyklus einen Übergang auf hohen
Pegel macht und SRCP* niedrig ist, bleibt das Ausgangssignal
SRENLATCH des NAND-Gatters 211 auf hohem Potential und sperrt
damit den Übergang von XRAS* solange, bis SRCP* auf hohes Potenti
al übergeht.
Im Rahmen der Erfindung ist es möglich, einen Impulsgenerator ein
zusetzen, der Impulse mit anderen Impulsbreiten als 15 Nanosekunden
erzeugt.
Wenn andererseits das Signal XRAS* auf hohes Potential übergeht,
während SRCP* hoch ist, wird das Ausgangssignal des NAND-Gatters
211, SRENLATCH, niedrig. Das niedrige Signal SRENLATCH wird als
ein Eingangssignal an den Impulsgenerator 220 zurückgeführt. Das
niedrige Signal SRENLATCH sperrt die Impulsgeneratorschaltung 220,
und SRCP* bleibt hoch und führt so zu einem Verbleiben des Knotens
213 auf hohem Potential, so daß ein einbruchfreies Verlassen des Selbst
auffrischungsbetriebs möglich ist. Das NAND-Gatter 211 und die Ver
riegelungsschaltung oder Zwischenspeicherschaltung 212 bilden somit
eine Aussperrschaltung, die einen Übergang von XRAS* oder einen
Übergang von SRCP* bei Beendigung des Selbstauffrischbetriebs aus
schalten.
Das Signal SRCP* am Knoten 221 wird in der Verzögerungsschaltung
222 für den Eingang eines NOR-Gatters 225 verzögert, welches von
dem Signal geöffnet und gesperrt wird, welches am Knoten 213 von der
Zwischenspeicherschaltung 212 festgehalten wird. Diese Verzögerung
gewährleistet, daß das aktive Signal SRCP* das NOR-Gatter 225 nicht
eher erreicht, als bis das NOR-Gatter 225 richtig geöffnet oder gesperrt
ist. Diese Verzögerung ist besonders dann wichtig, wenn das Signal
SRCP* beginnt, im Anschluß an den Übergang von XRAS* in den
inaktiven Zustand in den aktiven Zustand überzugehen. Das Signal
SCRP* wird in der Verzögerungsschaltung 222 deshalb verzögert, damit
der Knoten 213 auf hohes Potential übergehen und damit das NOR-
Gatter 225 sperren kann.
Ein Multiplexer 227 ist ein Ausgangsschaltungsteil 199, das einen inter
nen RAS-Impuls an dem Ausgangsknoten 201 liefert. Während des
Selbstauffrischbetriebs wird das Signal SRCP* am Knoten 200 per
Multiplexbetrieb durch das aktive Selbstauffrischbetriebssignal am
Knoten 213, das am Knoten 230 gepuffert wird, um als Auswahlein
gangssignal für den Multiplexer 227 zu fungieren, auf den Ausgang
gegeben. Wenn XRAS* auf hohes Potential übergeht und das Signal
SRCP* hohes Potential hat, treibt der Zwischenspeicher das Potential
des Knotens 213 auf hohes Potential. Das hohe Potential des Knotens
213 wird am Knoten 213 gepuffert, wo es XRAS* als das interne RAS-
Ausgangssignal des Multiplexers 227 auswählt. Damit verhindert diese
Ausführungsform der
Erfindung während des Verlassens der Selbstauffrischbetriebsart eine
Metastabilität.
Claims (3)
1. Dynamische RAM-Speichervorrichtung (5) mit mehreren Speicher
kondensatoren aufweisenden Speicherzellen zum kapazitiven Spei
chern elektronischer Daten,
wobei für die Speicherkondensatoren ein spannungs- und temperatur abhängiger Ladungsauffrischungsbedarf infolge Leckentladung be steht, um die Daten aufzufrischen, wofür das RAM-Speicherbauele ment (5) eine Auffrischungseinrichtung aufweist und ein Auffri schungszeitsteuersignal erzeugt,
und wobei die dynamische RAM-Speichervorrichtung (5) aufweist:
wobei für die Speicherkondensatoren ein spannungs- und temperatur abhängiger Ladungsauffrischungsbedarf infolge Leckentladung be steht, um die Daten aufzufrischen, wofür das RAM-Speicherbauele ment (5) eine Auffrischungseinrichtung aufweist und ein Auffri schungszeitsteuersignal erzeugt,
und wobei die dynamische RAM-Speichervorrichtung (5) aufweist:
- a) eine selbstauffrischende Anordnung (50, 51, 52) mit aufladbaren und entladbaren Steuerkondensatoren (67), die auf derselben Vorrichtung (5) wie die Speicherkondensatoren hergestellt sind, und die dieselbe Spannungs- und Temperaturabhängigkeit auf weisen wie die Speicherkondensatoren;
- b) eine Stromquelle (15) zum Aufladen eines jeden Steuerkonden sators (67) auf ein Potential,
- c) eine Überwachungsschaltung (35) zum Überwachen des Poten tials an den Steuerkondensatoren (67) und zum Erzeugen eines Entladesignals dann, wenn das Potential der Steuerkondensato ren (67) einen Auslöseschwellenwert erreicht, und
- d) eine Entladeschaltung (30) zum Entladen der Steuerkondensator en (67) beim Auftreten des Entladesignals,
- e) wobei die Dauer einer Aufladezeit und einer darauffolgenden Entladezeit der Steuerkondensatoren (67) einen Zyklus be stimmt, in Abhängigkeit von welchem das Auffrischungszeitsteuersignal für die Ladungsauffrischung der Speicherzellen erzeugt wird.
2. Vorrichtung (5) nach Anspruch 1, gekennzeichnet durch einen
Zähler (40) zum Zählen der Auflade-/Entladezyklen und zum Erzeu
gen eines Auffrischungszeitsteuersignals beim Erreichen eines vor
bestimmten Zählwertes.
3. Verfahren zum Erzeugen eines Selbstauffrisch-Zeitsteuersignals in
einer dynamischen RAM-Speichervorrichtung (5) mit mehreren
Speicherkondensatoren aufweisenden Speicherzellen zum kapazitiven
Speichern elektronischer Daten,
wobei für die Speicherkondensatoren ein spannungs- und temperatur abhängiger Ladungsauffrischungsbedarf infolge Leckentladung be steht, um die Daten aufzufrischen, wofür die RAM-Speichervor richtung (5) eine Auffrischungseinrichtung aufweist und ein Auffri schungszeitsteuersignal erzeugt,
umfassend folgende Schritte:
wobei für die Speicherkondensatoren ein spannungs- und temperatur abhängiger Ladungsauffrischungsbedarf infolge Leckentladung be steht, um die Daten aufzufrischen, wofür die RAM-Speichervor richtung (5) eine Auffrischungseinrichtung aufweist und ein Auffri schungszeitsteuersignal erzeugt,
umfassend folgende Schritte:
- a) Aufladen eines Steuerkondensators (67) mit einem konstanten Strom, wobei die Steuerkondensatoren und die Speicherzellen in praktisch identischer Weise hergestellt werden und dieselbe Spannungs- und Temperturabhängigkeit aufweisen;
- b) Überwachen des Potentials des Steuerkondensators (67);
- c) Entladen des Potentials des Steuerkondensators (67), wenn das Potential der Steuerkondensators (67) einen Auslöseschwellen wert erreicht, wobei das Aufladen und das Entladen trotz der Anordnung des Steuerkondensators (67) auf derselben Speicher vorrichtung einen Lade-Entlade-Zyklus mit stark reduzierter Spannungs- und Temperaturabhängigkeit erzeugt;
- d) Zählen der Auflade-Entlade-Zyklen, um ein Selbstauffrisch- Zeitsteuersignal zu erzeugen, wenn ein vorbestimmter Zählwert erreicht worden ist; und
- e) Auffrischen der Speicherzellen der Vorrichtung (5) in Abhän gigkeit von dem Selbstauffrisch-Zeitsteuersignal.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Publications (2)
Publication Number | Publication Date |
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DE19518497A1 DE19518497A1 (de) | 1996-01-25 |
DE19518497C2 true DE19518497C2 (de) | 2002-01-17 |
Family
ID=23052919
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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DE1995118497 Expired - Lifetime DE19518497C2 (de) | 1994-07-15 | 1995-05-19 | Dynamischer RAM mit Selbstauffrischung und Verfahren zum Generieren von Selbstauffrisch-Zeitsteuersignalen |
Country Status (3)
Country | Link |
---|---|
US (4) | US5455801A (de) |
JP (1) | JP3251469B2 (de) |
DE (1) | DE19518497C2 (de) |
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Legal Events
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OP8 | Request for examination as to paragraph 44 patent law | ||
8127 | New person/name/address of the applicant |
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|
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
R071 | Expiry of right | ||
R071 | Expiry of right |