JP3251469B2 - Ｄｒａｍ装置及びそのセルフリフレッシュタイミング信号の発生方法 - Google Patents
Ｄｒａｍ装置及びそのセルフリフレッシュタイミング信号の発生方法Info
- Publication number
- JP3251469B2 JP3251469B2 JP14518495A JP14518495A JP3251469B2 JP 3251469 B2 JP3251469 B2 JP 3251469B2 JP 14518495 A JP14518495 A JP 14518495A JP 14518495 A JP14518495 A JP 14518495A JP 3251469 B2 JP3251469 B2 JP 3251469B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- self
- refresh
- control memory
- response
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
- G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
- G11C11/40626—Temperature related aspects of refresh operations
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/017—Adjustment of width or dutycycle of pulses
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
- H03K3/0231—Astable circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、自己リフレッシュ動作
を行うダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）に関するものであり、より詳細にはＤＲＡＭ装置内
に組み込まれ、自己リフレッシュ動作のサイクルの周期
を決定するための自己リフレッシュタイミング信号およ
び自己リフレッシュモード信号を生成する回路および方
法、またその回路を組み込んだＤＲＡＭ装置に関する。
を行うダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）に関するものであり、より詳細にはＤＲＡＭ装置内
に組み込まれ、自己リフレッシュ動作のサイクルの周期
を決定するための自己リフレッシュタイミング信号およ
び自己リフレッシュモード信号を生成する回路および方
法、またその回路を組み込んだＤＲＡＭ装置に関する。
【０００２】
【従来の技術】自己リフレッシュＤＲＡＭは、自律のリ
フレッシュ回路を有するＤＲＡＭ装置である。ＤＲＡＭ
は、各セルが１個のトランジスタと１個の固有のキャパ
シタ（容量すなわちコンデンサ）からなる複数のメモリ
格納セルから構成されている。このトランジスタは、所
定の電位レベルまで、キャパシタを充電および放電する
ために用いられる。その後、キャパシタは電圧レベルを
表すバイナリビット１または０としての電圧を格納す
る。バイナリ１は”ハイレベル”を示し、バイナリ０
は”ロウレベル”を示す。メモリセル内のキャパシタに
格納されている情報の電圧値は、メモリセルの論理状態
と呼ばれている。メモリ格納セル内のキャパシタの容量
の漏れのため、充電あるいは放電されて得られたデータ
記憶を確実に維持するため、リフレッシュモードの間、
メモリ格納セルは周期的にリフレッシュされる必要があ
る。通常、リフレッシュサイクルは、メモリを通じて繰
り返され、メモリの各行のリード／ライト動作を実行す
ることを含んでいる。スリープモードは、その間にデー
タの記憶が必要である非活性化リード／ライト動作を有
する低電力モードとして、典型的に特徴づけられてい
る。スリープモードは、データの記憶のため、４〜２５
６ミリ秒の周期内で、ＤＲＡＭ装置内の各行のメモリを
リフレッシュするために必要である。リフレッシュ動作
を開始させるため、外部ロウアドレスストローブ信号
（外部／ＲＡＳ信号、信号名の直前の符号”／”はオー
バラインを示し、その信号がアクテイブロウ"active lo
w"であることを意味する。以下、本明細書を通じて同
じ。）と内部で発生された自己リフレッシュタイミング
信号を活性化する必要がある。／ＲＡＳ信号が非活性状
態へ遷移すると、リフレッシュモードは終了する。
フレッシュ回路を有するＤＲＡＭ装置である。ＤＲＡＭ
は、各セルが１個のトランジスタと１個の固有のキャパ
シタ（容量すなわちコンデンサ）からなる複数のメモリ
格納セルから構成されている。このトランジスタは、所
定の電位レベルまで、キャパシタを充電および放電する
ために用いられる。その後、キャパシタは電圧レベルを
表すバイナリビット１または０としての電圧を格納す
る。バイナリ１は”ハイレベル”を示し、バイナリ０
は”ロウレベル”を示す。メモリセル内のキャパシタに
格納されている情報の電圧値は、メモリセルの論理状態
と呼ばれている。メモリ格納セル内のキャパシタの容量
の漏れのため、充電あるいは放電されて得られたデータ
記憶を確実に維持するため、リフレッシュモードの間、
メモリ格納セルは周期的にリフレッシュされる必要があ
る。通常、リフレッシュサイクルは、メモリを通じて繰
り返され、メモリの各行のリード／ライト動作を実行す
ることを含んでいる。スリープモードは、その間にデー
タの記憶が必要である非活性化リード／ライト動作を有
する低電力モードとして、典型的に特徴づけられてい
る。スリープモードは、データの記憶のため、４〜２５
６ミリ秒の周期内で、ＤＲＡＭ装置内の各行のメモリを
リフレッシュするために必要である。リフレッシュ動作
を開始させるため、外部ロウアドレスストローブ信号
（外部／ＲＡＳ信号、信号名の直前の符号”／”はオー
バラインを示し、その信号がアクテイブロウ"active lo
w"であることを意味する。以下、本明細書を通じて同
じ。）と内部で発生された自己リフレッシュタイミング
信号を活性化する必要がある。／ＲＡＳ信号が非活性状
態へ遷移すると、リフレッシュモードは終了する。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
ＤＲＡＭ装置では、内部で発生した自己リフレッシュタ
イミング信号の状態に関係なく自動的にリフレッシュモ
ードが終了する際、互いに対立する外部／ＲＡＳ信号と
内部自己リフレッシュタイミング信号により引き起こさ
れた誤動作（欠陥）の為に、ＤＲＡＭが準安定状態にな
るという問題があった。このように、外部／ＲＡＳ信号
の非活性状態への変化と、内部で発生された自己リフレ
ッシュタイミング信号の活性化状態への遷移の際の、自
己リフレッシュモードの終了時に生じる誤動作（欠陥）
を防ぐ必要性があった。また、電圧および温度の変化に
よるリフレッシュ動作の割合の変化を調整するため、リ
フレッシュサイクルの周期およびリフレッシュモードの
周期を修正する必要性もあった。電圧および温度が変化
すると、メモリ格納セルのリーク（漏れ）の割合を変化
させ、これにより多かれ少なかれ通常のＤＲＡＭ装置の
リフレッシュ動作が必要とされるようになる。本発明
は、上記した従来のＤＲＡＭ装置の有する問題点を解決
するためになされたもので、その目的とするところは、
外部／ＲＡＳ信号の非活性状態への変化と、内部で発生
された自己リフレッシュタイミング信号の活性化状態へ
の遷移の際の、自己リフレッシュモードの終了時に生じ
る誤動作（欠陥）を防ぐ機能を持つ発信回路を有するＤ
ＲＡＭ装置を提供することにある。
ＤＲＡＭ装置では、内部で発生した自己リフレッシュタ
イミング信号の状態に関係なく自動的にリフレッシュモ
ードが終了する際、互いに対立する外部／ＲＡＳ信号と
内部自己リフレッシュタイミング信号により引き起こさ
れた誤動作（欠陥）の為に、ＤＲＡＭが準安定状態にな
るという問題があった。このように、外部／ＲＡＳ信号
の非活性状態への変化と、内部で発生された自己リフレ
ッシュタイミング信号の活性化状態への遷移の際の、自
己リフレッシュモードの終了時に生じる誤動作（欠陥）
を防ぐ必要性があった。また、電圧および温度の変化に
よるリフレッシュ動作の割合の変化を調整するため、リ
フレッシュサイクルの周期およびリフレッシュモードの
周期を修正する必要性もあった。電圧および温度が変化
すると、メモリ格納セルのリーク（漏れ）の割合を変化
させ、これにより多かれ少なかれ通常のＤＲＡＭ装置の
リフレッシュ動作が必要とされるようになる。本発明
は、上記した従来のＤＲＡＭ装置の有する問題点を解決
するためになされたもので、その目的とするところは、
外部／ＲＡＳ信号の非活性状態への変化と、内部で発生
された自己リフレッシュタイミング信号の活性化状態へ
の遷移の際の、自己リフレッシュモードの終了時に生じ
る誤動作（欠陥）を防ぐ機能を持つ発信回路を有するＤ
ＲＡＭ装置を提供することにある。
【０００４】
【課題を解決するための手段および作用】本発明のＤＲ
ＡＭ装置は、メモリセルの自己リフレッシュ動作を起動
する制御信号を発生し供給する発信回路を有する。この
制御信号は、ＤＲＡＭ装置の自己リフレッシュ動作のタ
イミングを制御する内部クロック信号である。発信回路
は、自己リフレッシュメモリセルアレイ、電源、切り替
え装置、モニタ回路および放電回路から構成されてい
る。自己リフレッシュメモリセルアレイは充電および放
電の機能を持つ複数の制御メモリセルから構成されてい
る。電源は複数の制御メモリセルのそれぞれを所定の電
位に充電する。切り替え装置は自己リフレッシュメモリ
アレイと電源との間に配置さており、駆動された場合、
複数の制御メモリセルのそれぞれを充電するため電源と
自己リフレッシュメモリアレイとの間に電流パスをつく
る。また、駆動されない場合、電源から自己リフレッシ
ュメモリアレイを電気的に絶縁させる。モニタ回路は、
複数の制御メモリセルの電位をモニタし、複数の制御メ
モリセルのそれぞれの制御メモリセルの充電中に、制御
メモリセルの電位が第１のトリップ点に達したことに応
答して第１の信号を発生させる。また、電源が自己リフ
レッシュメモリアレイから電気的に絶縁されている間、
複数の制御メモリセルの電位が第２のトリップ点に達し
たことに応答して第２の信号を発生する。また、上記し
た内部クロック信号は第１の信号と第２の信号から構成
されている。このように、電源は制御メモリセルを充電
し、モニタ回路は、常時、制御メモリセルの電位をモニ
タし、制御メモリセルの電位がトリップ点に達した時を
決定する。モニタ回路から出力される内部クロック信号
により、ＤＲＡＭ装置は、メモリセルのリフレッシュ動
作を行う。
ＡＭ装置は、メモリセルの自己リフレッシュ動作を起動
する制御信号を発生し供給する発信回路を有する。この
制御信号は、ＤＲＡＭ装置の自己リフレッシュ動作のタ
イミングを制御する内部クロック信号である。発信回路
は、自己リフレッシュメモリセルアレイ、電源、切り替
え装置、モニタ回路および放電回路から構成されてい
る。自己リフレッシュメモリセルアレイは充電および放
電の機能を持つ複数の制御メモリセルから構成されてい
る。電源は複数の制御メモリセルのそれぞれを所定の電
位に充電する。切り替え装置は自己リフレッシュメモリ
アレイと電源との間に配置さており、駆動された場合、
複数の制御メモリセルのそれぞれを充電するため電源と
自己リフレッシュメモリアレイとの間に電流パスをつく
る。また、駆動されない場合、電源から自己リフレッシ
ュメモリアレイを電気的に絶縁させる。モニタ回路は、
複数の制御メモリセルの電位をモニタし、複数の制御メ
モリセルのそれぞれの制御メモリセルの充電中に、制御
メモリセルの電位が第１のトリップ点に達したことに応
答して第１の信号を発生させる。また、電源が自己リフ
レッシュメモリアレイから電気的に絶縁されている間、
複数の制御メモリセルの電位が第２のトリップ点に達し
たことに応答して第２の信号を発生する。また、上記し
た内部クロック信号は第１の信号と第２の信号から構成
されている。このように、電源は制御メモリセルを充電
し、モニタ回路は、常時、制御メモリセルの電位をモニ
タし、制御メモリセルの電位がトリップ点に達した時を
決定する。モニタ回路から出力される内部クロック信号
により、ＤＲＡＭ装置は、メモリセルのリフレッシュ動
作を行う。
【０００５】好ましい態様によれば、本発明のＤＲＡＭ
装置はさらに制御メモリセルの放電を行う放電回路を含
む構成を有する。該放電回路は第１の信号により放電動
作を開始し第２の信号により放電動作を停止する。切り
替え装置は第１の信号に応答して動作を停止し、第２の
信号に応答して動作する。
装置はさらに制御メモリセルの放電を行う放電回路を含
む構成を有する。該放電回路は第１の信号により放電動
作を開始し第２の信号により放電動作を停止する。切り
替え装置は第１の信号に応答して動作を停止し、第２の
信号に応答して動作する。
【０００６】好ましい態様によれば、本発明のＤＲＡＭ
装置はさらにモニタ回路から出力される内部クロック信
号の発生回数をカウントするカウント回路を含む構成を
有する。該カウント回路は、カウント数が所定回数に達
したら自己リフレッシュ動作のタイミングを制御する自
己リフレッシュタイミング信号を生成し出力する。
装置はさらにモニタ回路から出力される内部クロック信
号の発生回数をカウントするカウント回路を含む構成を
有する。該カウント回路は、カウント数が所定回数に達
したら自己リフレッシュ動作のタイミングを制御する自
己リフレッシュタイミング信号を生成し出力する。
【０００７】好ましい態様によれば、本発明のＤＲＡＭ
装置において、自己リフレッシュタイミング信号は、自
己リフレッシュ動作の周期を決定する自己リフレッシュ
サイクル信号と、自己リフレッシュサイクル信号を作動
させる自己リフレッシュモード信号から構成されてい
る。
装置において、自己リフレッシュタイミング信号は、自
己リフレッシュ動作の周期を決定する自己リフレッシュ
サイクル信号と、自己リフレッシュサイクル信号を作動
させる自己リフレッシュモード信号から構成されてい
る。
【０００８】好ましい態様によれば、本発明のＤＲＡＭ
装置において、制御メモリセルとメモリ格納セルは、サ
イズおよび機能が実質的に同一に形成されている。これ
により、該制御メモリセルと該メモリ格納セルは電圧お
よび温度の変化に対し同様の反応をする。
装置において、制御メモリセルとメモリ格納セルは、サ
イズおよび機能が実質的に同一に形成されている。これ
により、該制御メモリセルと該メモリ格納セルは電圧お
よび温度の変化に対し同様の反応をする。
【０００９】好ましい態様によれば、本発明のＤＲＡＭ
装置において、カウンタ回路は、制御セルの充電および
放電のサイクル数をカウントし、そのカウント数が第１
のサイクル数に達したら自己リフレッシュモード信号を
発生し出力する。また、カウント数が第２のサイクル数
に達したら自己リフレッシュサイクル信号を発生させ
る。そして、自己リフレッシュモード信号の発生によ
り、自己リフレッシュサイクル信号を用いて自己リフレ
ッシュ動作のタイミングの決定が行われる。
装置において、カウンタ回路は、制御セルの充電および
放電のサイクル数をカウントし、そのカウント数が第１
のサイクル数に達したら自己リフレッシュモード信号を
発生し出力する。また、カウント数が第２のサイクル数
に達したら自己リフレッシュサイクル信号を発生させ
る。そして、自己リフレッシュモード信号の発生によ
り、自己リフレッシュサイクル信号を用いて自己リフレ
ッシュ動作のタイミングの決定が行われる。
【００１０】好ましい態様によれば、本発明のＤＲＡＭ
装置において、電源およびモニタ回路は外部からの発信
イネーブル信号により動作する。該モニタ回路におい
て、第１の信号および第２の信号は該発信イネーブル信
号と第１および第２のトリップ点に制御メモリセルの電
位が達したことの組み合わせにより作られ、切り替え装
置および放電回路は該モニタ回路から供給される該第１
および第２の信号と該発信回路イネーブル信号との組み
合わせによりそれらの動作を制御される。
装置において、電源およびモニタ回路は外部からの発信
イネーブル信号により動作する。該モニタ回路におい
て、第１の信号および第２の信号は該発信イネーブル信
号と第１および第２のトリップ点に制御メモリセルの電
位が達したことの組み合わせにより作られ、切り替え装
置および放電回路は該モニタ回路から供給される該第１
および第２の信号と該発信回路イネーブル信号との組み
合わせによりそれらの動作を制御される。
【００１１】好ましい態様によれば、本発明のＤＲＡＭ
装置は、自己リフレッシュタイミング信号により得られ
た自己リフレッシュ動作を指示するための自己リフレッ
シュサイクルパルス（／ＳＲＣＰ）および外部／ＲＡＳ
信号を受け、自己リフレッシュ動作を指示するための自
己リフレッシュイネーブルラッチ信号を出力するＮＡＮ
Ｄゲートと、該自己リフレッシュイネーブルラッチ信号
をラッチするラッチ回路をさらに有している。これによ
り、自己リフレッシュサイクルパルス（／ＳＲＣＰ）が
活性化されている場合でも該自己リフレッシュモードの
終了時に、非活性の外部／ＲＡＳ信号はＮＡＮＤゲート
からラッチ回路へ出力されない。
装置は、自己リフレッシュタイミング信号により得られ
た自己リフレッシュ動作を指示するための自己リフレッ
シュサイクルパルス（／ＳＲＣＰ）および外部／ＲＡＳ
信号を受け、自己リフレッシュ動作を指示するための自
己リフレッシュイネーブルラッチ信号を出力するＮＡＮ
Ｄゲートと、該自己リフレッシュイネーブルラッチ信号
をラッチするラッチ回路をさらに有している。これによ
り、自己リフレッシュサイクルパルス（／ＳＲＣＰ）が
活性化されている場合でも該自己リフレッシュモードの
終了時に、非活性の外部／ＲＡＳ信号はＮＡＮＤゲート
からラッチ回路へ出力されない。
【００１２】本発明の、複数のメモリ格納セルおよび充
電および放電の機能を有する制御メモリセルから成るＤ
ＲＡＭ装置の自己リフレッシュ動作のタイミングを決定
する自己リフレッシュタイミング信号の発生方法では ａ）所定の電位に前記制御メモリセルを充電するステッ
プと、 ｂ）前記制御メモリセルの電位をモニタするステップ
と、 ｃ）前記制御メモリセルの電位がトリップ点に達したら
前記メモリセルの電位を放電し、前記充電と放電は所定
の周期をもつ充電−放電サイクルで実行されるステップ
と、 ｄ）前記充電−放電サイクルのサイクルをカウントし、
該カウント数が所定の数に達した後、前記自己リフレッ
シュタイミング信号を発生するステップと、 ｅ）前記自己リフレッシュタイミング信号に応答して、
前記複数のメモリ格納セルをリフレッシュするステップ
とから構成されている。
電および放電の機能を有する制御メモリセルから成るＤ
ＲＡＭ装置の自己リフレッシュ動作のタイミングを決定
する自己リフレッシュタイミング信号の発生方法では ａ）所定の電位に前記制御メモリセルを充電するステッ
プと、 ｂ）前記制御メモリセルの電位をモニタするステップ
と、 ｃ）前記制御メモリセルの電位がトリップ点に達したら
前記メモリセルの電位を放電し、前記充電と放電は所定
の周期をもつ充電−放電サイクルで実行されるステップ
と、 ｄ）前記充電−放電サイクルのサイクルをカウントし、
該カウント数が所定の数に達した後、前記自己リフレッ
シュタイミング信号を発生するステップと、 ｅ）前記自己リフレッシュタイミング信号に応答して、
前記複数のメモリ格納セルをリフレッシュするステップ
とから構成されている。
【００１３】
【実施例】本発明は、情報としての電子データをストア
する複数のメモリ格納セルから構成される自己リフレッ
シュダイナミックランダムアクセスメモリ（ＤＲＡＭ）
装置に関する発明である。メモリ格納セル内に記憶され
た電荷はリークするので、定期的にリフレッシュされね
ばならない。
する複数のメモリ格納セルから構成される自己リフレッ
シュダイナミックランダムアクセスメモリ（ＤＲＡＭ）
装置に関する発明である。メモリ格納セル内に記憶され
た電荷はリークするので、定期的にリフレッシュされね
ばならない。
【００１４】本発明の第１実施例は、主として、自己リ
フレッシュＤＲＡＭ５内に組み込まれる発信回路１０お
よびカウンタ回路４０の構成および動作に関するもので
ある。本実施例の発信回路１０は、内部クロック信号を
生成する。カウンタ回路４０は、内部クロック信号のパ
ルスをカウントし、ＤＲＡＭ５内で自己リフレッシュモ
ードを開始するための自己リフレッシュモード信号を生
成し、自己リフレッシュモードの間、それぞれの自己リ
フレッシュサイクルを開始するための自己リフレッシュ
サイクル信号を生成する。図１は、本発明の第１実施例
のＤＲＡＭ装置５の概略構成図であり、発信回路１０お
よびカウンタ回路４０を中心とする構成図である。この
発信回路１０およびカウンタ回路４０はタイミング回路
としての機能を持ち、かつ少なくとも１つの自己リフレ
ッシュタイミング信号を発生する機能を持っている。発
信回路１０は、電源１５、切り替え装置２０、キャパシ
タ部２５、放電回路３０、モニタ回路３５から構成され
ている。ＤＲＡＭ装置５はまた、発信回路により発生さ
れた内部クロック信号をカウントするカウンタ回路４０
を有している。
フレッシュＤＲＡＭ５内に組み込まれる発信回路１０お
よびカウンタ回路４０の構成および動作に関するもので
ある。本実施例の発信回路１０は、内部クロック信号を
生成する。カウンタ回路４０は、内部クロック信号のパ
ルスをカウントし、ＤＲＡＭ５内で自己リフレッシュモ
ードを開始するための自己リフレッシュモード信号を生
成し、自己リフレッシュモードの間、それぞれの自己リ
フレッシュサイクルを開始するための自己リフレッシュ
サイクル信号を生成する。図１は、本発明の第１実施例
のＤＲＡＭ装置５の概略構成図であり、発信回路１０お
よびカウンタ回路４０を中心とする構成図である。この
発信回路１０およびカウンタ回路４０はタイミング回路
としての機能を持ち、かつ少なくとも１つの自己リフレ
ッシュタイミング信号を発生する機能を持っている。発
信回路１０は、電源１５、切り替え装置２０、キャパシ
タ部２５、放電回路３０、モニタ回路３５から構成され
ている。ＤＲＡＭ装置５はまた、発信回路により発生さ
れた内部クロック信号をカウントするカウンタ回路４０
を有している。
【００１５】キャパシタ部２５は、切り替え装置２０
（ｐチャンネルトランジスタ）が動作したら、電源１５
によりある電位まで充電される。モニタ回路３５は、ノ
ード７０の電位をモニタする。ノード７０は、キャパシ
タ部２５内にストアされている電位と等しい電位まで充
電あるいは放電される。モニタ回路３５は、ノード７０
の電位が所定の値に達したら放電回路２０および切り替
え回路２０へ信号で知らせ、内部クロック信号をカウン
タ４０へ送る。キャパシタ部２５は３つの制御アレイ５
０、５１、５２から構成されている。図１において、各
制御アレイ５０、５１、５２は単に１つの制御セルで表
されているが、実際には複数の制御セルから構成されて
いる。本実施例の場合では、制御アレイ５０、５１、５
２のそれぞれに３６個の制御セルがある。この制御セル
の数を変えることは可能であるが、制御アレイ５０、５
１、５２内の制御セルが自己リフレッシュＤＲＡＭ装置
内のメモリ蓄積セルを平均して代表するに十分な数の制
御セルを用いることを薦める。
（ｐチャンネルトランジスタ）が動作したら、電源１５
によりある電位まで充電される。モニタ回路３５は、ノ
ード７０の電位をモニタする。ノード７０は、キャパシ
タ部２５内にストアされている電位と等しい電位まで充
電あるいは放電される。モニタ回路３５は、ノード７０
の電位が所定の値に達したら放電回路２０および切り替
え回路２０へ信号で知らせ、内部クロック信号をカウン
タ４０へ送る。キャパシタ部２５は３つの制御アレイ５
０、５１、５２から構成されている。図１において、各
制御アレイ５０、５１、５２は単に１つの制御セルで表
されているが、実際には複数の制御セルから構成されて
いる。本実施例の場合では、制御アレイ５０、５１、５
２のそれぞれに３６個の制御セルがある。この制御セル
の数を変えることは可能であるが、制御アレイ５０、５
１、５２内の制御セルが自己リフレッシュＤＲＡＭ装置
内のメモリ蓄積セルを平均して代表するに十分な数の制
御セルを用いることを薦める。
【００１６】製造を確実にするため制御セルをより大き
な構成で作ることも可能であるが、制御セルは、ＤＲＡ
Ｍ装置のメモリ格納セルと同一構造、同一サイズとなる
ように形成する。
な構成で作ることも可能であるが、制御セルは、ＤＲＡ
Ｍ装置のメモリ格納セルと同一構造、同一サイズとなる
ように形成する。
【００１７】制御アレイを形成する時に、メモリ格納セ
ルの場合と同一の製造を用いれば、制御アレイ５０、５
１、５２とＤＲＡＭ装置内のメモリ格納セルが電圧およ
び温度の変化に対して同様に反応することが確保され
る。各制御セル６５（ｎチャンネル制御トランジスタ）
は、蓄積キャパシタ６７と直列に接続され、電源Ｖｃｃ
により間断なく駆動されている。各制御アレイ５０、５
１、５２は、ヒューズ５５、５６、５７を開くことによ
り回路から電気的に絶縁される。制御アレイを電気的に
絶縁した場合、自己リフレッシュタイミング信号の回数
は増加する。ノード７０の電位はシュミットトリガ回路
７２により反転され、ノード７４で内部クロック信号を
発生するためにインバータ７３で緩衝される。シュミッ
トトリガ回路７２は高トリップ点および低トリップ点を
有している。
ルの場合と同一の製造を用いれば、制御アレイ５０、５
１、５２とＤＲＡＭ装置内のメモリ格納セルが電圧およ
び温度の変化に対して同様に反応することが確保され
る。各制御セル６５（ｎチャンネル制御トランジスタ）
は、蓄積キャパシタ６７と直列に接続され、電源Ｖｃｃ
により間断なく駆動されている。各制御アレイ５０、５
１、５２は、ヒューズ５５、５６、５７を開くことによ
り回路から電気的に絶縁される。制御アレイを電気的に
絶縁した場合、自己リフレッシュタイミング信号の回数
は増加する。ノード７０の電位はシュミットトリガ回路
７２により反転され、ノード７４で内部クロック信号を
発生するためにインバータ７３で緩衝される。シュミッ
トトリガ回路７２は高トリップ点および低トリップ点を
有している。
【００１８】ノード７０の電位がシュミットトリガ回路
７２の高トリップ点に達したら、シュミットトリガ回路
７２内である時間遅延の後、シュミットトリガ回路７２
の入力側のノード７０の電位を反転した値が、シュミッ
トトリガ回路７２から出力される。ノード７０での電位
がシュミットトリガ回路７２の低トリップ点へ減少する
までシュミットトリガ回路７２の出力電圧レベルは変化
しない。
７２の高トリップ点に達したら、シュミットトリガ回路
７２内である時間遅延の後、シュミットトリガ回路７２
の入力側のノード７０の電位を反転した値が、シュミッ
トトリガ回路７２から出力される。ノード７０での電位
がシュミットトリガ回路７２の低トリップ点へ減少する
までシュミットトリガ回路７２の出力電圧レベルは変化
しない。
【００１９】ノード７４は、カウンタ４０のクロック入
力側のノードである。内部クロック信号は、キャパシタ
６７が充電および放電したとき、キャパシタ６７の電位
が反転したこと表す。内部クロック信号はある周期を持
つ信号である。カウンタ回路４０は、内部クロック信号
の周期の数をカウントし、自己リフレッシュタイミング
信号を生成し、出力ノード６８Ａ，６８Ｂ，６８Ｃ，６
８Ｄから出力する。自己リフレッシュタイミング信号
は、自己リフレッシュモード信号および自己リフレッシ
ュサイクル信号から構成される。即ち、カウンタ回路４
０は、活性化自己リフレッシュモード信号を発生しノー
ド６８Ａから出力する。さらに、自己リフレッシュサイ
クル信号を生成し、ノード６８Ｂ〜６８Ｄから出力す
る。
力側のノードである。内部クロック信号は、キャパシタ
６７が充電および放電したとき、キャパシタ６７の電位
が反転したこと表す。内部クロック信号はある周期を持
つ信号である。カウンタ回路４０は、内部クロック信号
の周期の数をカウントし、自己リフレッシュタイミング
信号を生成し、出力ノード６８Ａ，６８Ｂ，６８Ｃ，６
８Ｄから出力する。自己リフレッシュタイミング信号
は、自己リフレッシュモード信号および自己リフレッシ
ュサイクル信号から構成される。即ち、カウンタ回路４
０は、活性化自己リフレッシュモード信号を発生しノー
ド６８Ａから出力する。さらに、自己リフレッシュサイ
クル信号を生成し、ノード６８Ｂ〜６８Ｄから出力す
る。
【００２０】発信回路１０からの指示に基づいてカウン
タ４０から出力される第１の活性化自己リフレッシュタ
イミング信号は、ＤＲＡＭ装置５内の自己リフレッシュ
動作を開始させるための自己リフレッシュモード信号で
ある。この自己リフレッシュモード信号はノード６８Ａ
から出力される。自己リフレッシュモード信号に続く自
己リフレッシュタイミング信号は、自己リフレッシュサ
イクル信号である。この自己リフレッシュサイクル信号
はノード６８Ｂ〜６８Ｄから出力される。
タ４０から出力される第１の活性化自己リフレッシュタ
イミング信号は、ＤＲＡＭ装置５内の自己リフレッシュ
動作を開始させるための自己リフレッシュモード信号で
ある。この自己リフレッシュモード信号はノード６８Ａ
から出力される。自己リフレッシュモード信号に続く自
己リフレッシュタイミング信号は、自己リフレッシュサ
イクル信号である。この自己リフレッシュサイクル信号
はノード６８Ｂ〜６８Ｄから出力される。
【００２１】ＤＲＡＭ５は、自己リフレッシュサイクル
信号に応答して、自己リフレッシュモードが終了するま
でリフレッシュ動作を行う。
信号に応答して、自己リフレッシュモードが終了するま
でリフレッシュ動作を行う。
【００２２】また、ノード７４での内部クロック信号
は、遅延回路７７を通じてＮＡＮＤゲート７５へフイー
ドバックされる。ＮＡＮＤゲート７５の出力信号はキャ
パシタ部２５の充電および放電動作を制御する。
は、遅延回路７７を通じてＮＡＮＤゲート７５へフイー
ドバックされる。ＮＡＮＤゲート７５の出力信号はキャ
パシタ部２５の充電および放電動作を制御する。
【００２３】ノード７０の電位がシュミットトリガ回路
７２の高トリップ点に達したら、ノード７４の電位はあ
る時間遅延後に低レベルになる。ノード７４の低レベル
の電位は、さらに遅延回路７７を通して遅延された後、
ＮＡＮＤゲート７５の出力を高電位にする。
７２の高トリップ点に達したら、ノード７４の電位はあ
る時間遅延後に低レベルになる。ノード７４の低レベル
の電位は、さらに遅延回路７７を通して遅延された後、
ＮＡＮＤゲート７５の出力を高電位にする。
【００２４】このＮＡＮＤゲート７５の高電位の出力
は、切り替え装置としてのｐチャンネルトランジスタ２
０を非駆動（ＯＦＦ）にし、キャパシタ部２５を放電さ
せる放電回路３０内のｎチャンネルトランジスタを駆動
（ＯＮ）する。
は、切り替え装置としてのｐチャンネルトランジスタ２
０を非駆動（ＯＦＦ）にし、キャパシタ部２５を放電さ
せる放電回路３０内のｎチャンネルトランジスタを駆動
（ＯＮ）する。
【００２５】ノード７０の電位がシュミットトリガ回路
７２の低トリップ点に達したら、シュミットトリガ回路
７２の出力は高電位に変化する。そして、ノード７４の
高電位は、遅延回路７７で遅延される。
７２の低トリップ点に達したら、シュミットトリガ回路
７２の出力は高電位に変化する。そして、ノード７４の
高電位は、遅延回路７７で遅延される。
【００２６】このノード７４の高電位がＮＡＮＤゲート
７５の入力ノード７９へフィードバックされると、ノー
ド８１上の発信イネーブル信号（ＯＳＣＥＮ）が高レベ
ルになったとき、ＮＡＮＤゲート７５の出力は低レベル
となる。
７５の入力ノード７９へフィードバックされると、ノー
ド８１上の発信イネーブル信号（ＯＳＣＥＮ）が高レベ
ルになったとき、ＮＡＮＤゲート７５の出力は低レベル
となる。
【００２７】ＮＡＮＤゲート７５の低レベルの出力信号
は、電源１５とキャパシタ部２５とをつなぐｐチャンネ
ルトランジスタ２０を動作させ、参照ノード８０での接
地電位からキャパシタ部２５を電気的に切り離す放電回
路３０内のｎチャンネルトランジスタを非駆動にする。
そして、キャパシタ部２５は駆動されたｐチャンネルト
ランジスタ２０を通じて高電位へ再度充電され始める。
は、電源１５とキャパシタ部２５とをつなぐｐチャンネ
ルトランジスタ２０を動作させ、参照ノード８０での接
地電位からキャパシタ部２５を電気的に切り離す放電回
路３０内のｎチャンネルトランジスタを非駆動にする。
そして、キャパシタ部２５は駆動されたｐチャンネルト
ランジスタ２０を通じて高電位へ再度充電され始める。
【００２８】キャパシタ部２５への充電中にノード８７
へ接続されている電源１５は、キャパシタ部２５と供給
電位（Ｖｃｃ、通常５ボルトから３ボルトの間の電位と
等しい）間の電流源であるｎチャンネルトランジスタ８
３および電流量を制御する抵抗８５から構成されてい
る。外部信号に応答して作られる発信イネーブル信号
（ＯＳＣＥＮ）は、ｎチャンネルトランジスタ８３の活
性、非活性を制御するレベル転送バッファ回路１００を
通じて、トランジスタ８３のゲートを駆動する。
へ接続されている電源１５は、キャパシタ部２５と供給
電位（Ｖｃｃ、通常５ボルトから３ボルトの間の電位と
等しい）間の電流源であるｎチャンネルトランジスタ８
３および電流量を制御する抵抗８５から構成されてい
る。外部信号に応答して作られる発信イネーブル信号
（ＯＳＣＥＮ）は、ｎチャンネルトランジスタ８３の活
性、非活性を制御するレベル転送バッファ回路１００を
通じて、トランジスタ８３のゲートを駆動する。
【００２９】レベル転送バッファ回路１００は、ｎチャ
ネルトランジスタ８３が駆動されたとき、ｎチャンネル
トランジスタ８３のゲートへ供給される電位、すなわち
ノード１０１の電位をノード８７の電位Ｖｃｃまで引き
上げるに十分な電位を緩衝する。カウンタ４０の構成お
よびその動作機能は公知の技術である。
ネルトランジスタ８３が駆動されたとき、ｎチャンネル
トランジスタ８３のゲートへ供給される電位、すなわち
ノード１０１の電位をノード８７の電位Ｖｃｃまで引き
上げるに十分な電位を緩衝する。カウンタ４０の構成お
よびその動作機能は公知の技術である。
【００３０】図２は、本発明のＤＲＡＭ５内のカウンタ
４０に使用可能な１つのカウンタ回路を示す。図１、２
内での同一の構成要素は同一の番号で示している。カウ
ンタ回路４０は、３つの正エッジトリガフリップフロッ
プ１０５と負エッジトリガフリップフロップ１０６から
構成されている。
４０に使用可能な１つのカウンタ回路を示す。図１、２
内での同一の構成要素は同一の番号で示している。カウ
ンタ回路４０は、３つの正エッジトリガフリップフロッ
プ１０５と負エッジトリガフリップフロップ１０６から
構成されている。
【００３１】ノード７４でのモニタ信号（内部クロック
信号）の周波数は、３つのすべてのヒユーズ５５−５７
が電気的に導電しているとき、約７５ＫＨｚである。カ
ウンタ回路４０は、内部クロック信号の２４周期の後、
ノード６８Ａから自己リフレッシュモード信号を供給す
る。この自己リフレッシュモード信号は、約３００マイ
クロ秒に等しいタイムアウトを持つ。カウンタ回路４０
はまた、周波数が４ｋ，２ｋ，または１ｋのリフレッシ
ュ部のロウアドレスストローブ（／ＲＡＳ）パルスを発
生させるため、それぞれ１８．７５ｋＨｚ、９．４ｋＨ
ｚ、および４．７ｋＨｚの自己リフレッシュサイクル信
号をノード６８Ｂ，６８Ｃ，および６８Ｄから供給す
る。これは、２００ミリ秒のリフレッシュレートに対応
できる。
信号）の周波数は、３つのすべてのヒユーズ５５−５７
が電気的に導電しているとき、約７５ＫＨｚである。カ
ウンタ回路４０は、内部クロック信号の２４周期の後、
ノード６８Ａから自己リフレッシュモード信号を供給す
る。この自己リフレッシュモード信号は、約３００マイ
クロ秒に等しいタイムアウトを持つ。カウンタ回路４０
はまた、周波数が４ｋ，２ｋ，または１ｋのリフレッシ
ュ部のロウアドレスストローブ（／ＲＡＳ）パルスを発
生させるため、それぞれ１８．７５ｋＨｚ、９．４ｋＨ
ｚ、および４．７ｋＨｚの自己リフレッシュサイクル信
号をノード６８Ｂ，６８Ｃ，および６８Ｄから供給す
る。これは、２００ミリ秒のリフレッシュレートに対応
できる。
【００３２】図３は、本発明の他の実施例を示すＤＲＡ
Ｍの構成図である。図１と図３において、同一の構成要
素には同一の参照番号を使用している。
Ｍの構成図である。図１と図３において、同一の構成要
素には同一の参照番号を使用している。
【００３３】ＣＡＳビフォアＲＡＳ（ＣＢＲモード）に
応答して発生される発信イネーブル信号ＯＳＣＥＮは電
源１５内のバッファ８６で緩衝され、トランジスタ８３
の活性および非活性を制御するためトランジスタ８３の
ゲートへ供給される。（ＣＡＳ信号はカラムアドレスス
トローブである。）
応答して発生される発信イネーブル信号ＯＳＣＥＮは電
源１５内のバッファ８６で緩衝され、トランジスタ８３
の活性および非活性を制御するためトランジスタ８３の
ゲートへ供給される。（ＣＡＳ信号はカラムアドレスス
トローブである。）
【００３４】また、発信イネーブル信号ＯＳＣＥＮの電
位はインバータ８８で反転され、反転された発信イネー
ブル信号はモニタ回路３５の入力信号およびカウンタ回
路４０の入力信号となる。
位はインバータ８８で反転され、反転された発信イネー
ブル信号はモニタ回路３５の入力信号およびカウンタ回
路４０の入力信号となる。
【００３５】カウンタ回路４０の出力ノード６８Ａから
供給される自己リフレッシュモード信号により、出力部
１９９内のノード２００から出力ノード２０１へ自己リ
フレッシュサイクルパルス信号（／ＳＲＣＰ）が駆動さ
れるように出力部１９９は作られている。
供給される自己リフレッシュモード信号により、出力部
１９９内のノード２００から出力ノード２０１へ自己リ
フレッシュサイクルパルス信号（／ＳＲＣＰ）が駆動さ
れるように出力部１９９は作られている。
【００３６】ＮＡＮＤゲート２１１は、自己リフレッシ
ュモードが終了する際に誤動作（欠陥）が起こらないよ
うに、活性化自己リフレッシュサイクルパルス信号（／
ＳＲＣＰ）が発生している間に生じる非活性の外部／Ｒ
ＡＳ（／ＸＲＡＳ）信号をロックするため用いられる。
自己リフレッシュモード信号が低レベルの場合（活性化
された場合）、ノード６８Ａ上の自己リフレッシュモー
ド信号の遷移によって自己リフレッシュモードが終了さ
れないように、ＮＡＮＤゲート２１１の出力信号である
ＳＲＥＮＬＡＴＣＨ（自己リフレッシュイネーブルラッ
チ）がハイレベルである時、ノード２１３に対して、ラ
ッチ回路２１２は、活性化自己リフレッシュモード信号
をラッチするために用いられる。自己リフレッシュイネ
ーブルラッチ（ＳＲＥＮＬＡＴＣＨ）のロウレベルへの
遷移の終了で活性化／ＳＲＣＰの発生を無効にする。
ュモードが終了する際に誤動作（欠陥）が起こらないよ
うに、活性化自己リフレッシュサイクルパルス信号（／
ＳＲＣＰ）が発生している間に生じる非活性の外部／Ｒ
ＡＳ（／ＸＲＡＳ）信号をロックするため用いられる。
自己リフレッシュモード信号が低レベルの場合（活性化
された場合）、ノード６８Ａ上の自己リフレッシュモー
ド信号の遷移によって自己リフレッシュモードが終了さ
れないように、ＮＡＮＤゲート２１１の出力信号である
ＳＲＥＮＬＡＴＣＨ（自己リフレッシュイネーブルラッ
チ）がハイレベルである時、ノード２１３に対して、ラ
ッチ回路２１２は、活性化自己リフレッシュモード信号
をラッチするために用いられる。自己リフレッシュイネ
ーブルラッチ（ＳＲＥＮＬＡＴＣＨ）のロウレベルへの
遷移の終了で活性化／ＳＲＣＰの発生を無効にする。
【００３７】４ｋＨｚの自己リフレッシュサイクル信
号、２ｋＨｚの自己リフレッシュサイクル信号、および
１ｋＨｚの自己リフレッシュサイクル信号は、それぞれ
カウンタ回路４０の出力ノード６８Ｂ〜６８Ｄから利用
可能であり、これらの自己リフレッシュサイクル信号
は、２つの選択制御信号ＳＥＬＡ，ＳＥＬＢにより、３
−１（３チャンネル−１チャンネル）マルチプレクサ２
１５で選択される。
号、２ｋＨｚの自己リフレッシュサイクル信号、および
１ｋＨｚの自己リフレッシュサイクル信号は、それぞれ
カウンタ回路４０の出力ノード６８Ｂ〜６８Ｄから利用
可能であり、これらの自己リフレッシュサイクル信号
は、２つの選択制御信号ＳＥＬＡ，ＳＥＬＢにより、３
−１（３チャンネル−１チャンネル）マルチプレクサ２
１５で選択される。
【００３８】マルチプレクサ２１５の出力は、パルス発
生器２２０の入力信号となる。本実施例において、この
パルス発生器２２０は、ＮＡＮＤゲート２１１の出力で
ハイレベルのＳＲＥＮＬＡＴＣＨ信号によりイネーブル
された時、ノード２２１から１５ナノ秒の活性化／ＳＲ
ＣＰパルスを供給する。／ＳＲＣＰ信号はロウレベルで
活性化される。この／ＳＲＣＰ信号は、ＮＡＮＤゲート
２１１の入力となる。
生器２２０の入力信号となる。本実施例において、この
パルス発生器２２０は、ＮＡＮＤゲート２１１の出力で
ハイレベルのＳＲＥＮＬＡＴＣＨ信号によりイネーブル
された時、ノード２２１から１５ナノ秒の活性化／ＳＲ
ＣＰパルスを供給する。／ＳＲＣＰ信号はロウレベルで
活性化される。この／ＳＲＣＰ信号は、ＮＡＮＤゲート
２１１の入力となる。
【００３９】／ＸＲＡＳ信号がロウレベルで活性化され
た時、ＮＡＮＤゲート２１１の出力信号ＳＲＥＮＬＡＴ
ＣＨはハイレベルとなる。
た時、ＮＡＮＤゲート２１１の出力信号ＳＲＥＮＬＡＴ
ＣＨはハイレベルとなる。
【００４０】このように、自己リフレッシュサイクルの
終了時に／ＸＲＡＳ信号がハイレベルへ変化し／ＳＲＣ
Ｐ信号がロウレベルの場合において、ＮＡＮＤゲート２
１１の出力信号ＳＲＥＮＬＡＴＣＨはハイレベルのまま
であり、これにより、／ＳＲＣＰ信号がハイレベルへ遷
移するまで／ＸＲＡＳ信号の遷移はロックされる。
終了時に／ＸＲＡＳ信号がハイレベルへ変化し／ＳＲＣ
Ｐ信号がロウレベルの場合において、ＮＡＮＤゲート２
１１の出力信号ＳＲＥＮＬＡＴＣＨはハイレベルのまま
であり、これにより、／ＳＲＣＰ信号がハイレベルへ遷
移するまで／ＸＲＡＳ信号の遷移はロックされる。
【００４１】パルス幅が１５ナノ秒以外のパルス幅を有
するパルスを発生するパルス発生器を使用することは本
発明の技術的範囲の事項である。
するパルスを発生するパルス発生器を使用することは本
発明の技術的範囲の事項である。
【００４２】一方、／ＳＲＣＰ信号がハイレベルの場合
に、／ＸＲＡＳ信号がハイレベルへ遷移すると（非活性
化状態への遷移）、ＮＡＮＤゲート２１１の出力である
ＳＲＥＮＬＡＴＣＨ信号は、ロウレベルとなる。ロウレ
ベルのＳＲＥＮＬＡＴＣＨ信号は、パルス発生回路２２
０の入力としてフィードバックされる。
に、／ＸＲＡＳ信号がハイレベルへ遷移すると（非活性
化状態への遷移）、ＮＡＮＤゲート２１１の出力である
ＳＲＥＮＬＡＴＣＨ信号は、ロウレベルとなる。ロウレ
ベルのＳＲＥＮＬＡＴＣＨ信号は、パルス発生回路２２
０の入力としてフィードバックされる。
【００４３】ロウレベルのＳＲＥＮＬＡＴＣＨ信号はパ
ルス発生回路２２０を非活性化するので、／ＳＲＣＰ信
号はハイレベルのままである。これにより、ノード２１
３でハイレベルのＳＲＥＮＬＡＴＣＨ信号をラッチする
ことは、自己リフレッシュモードの終了時に誤動作（欠
陥）が発生することを防ぐ。このように、ＮＡＮＤゲー
ト２１１およびラッチ回路２１２は、自己リフレッシュ
モードの終了時に、／ＸＲＡＳ信号の遷移をロックし、
もしくは／ＳＲＣＰ信号の遷移をロックするロックアウ
ト回路を形成する。
ルス発生回路２２０を非活性化するので、／ＳＲＣＰ信
号はハイレベルのままである。これにより、ノード２１
３でハイレベルのＳＲＥＮＬＡＴＣＨ信号をラッチする
ことは、自己リフレッシュモードの終了時に誤動作（欠
陥）が発生することを防ぐ。このように、ＮＡＮＤゲー
ト２１１およびラッチ回路２１２は、自己リフレッシュ
モードの終了時に、／ＸＲＡＳ信号の遷移をロックし、
もしくは／ＳＲＣＰ信号の遷移をロックするロックアウ
ト回路を形成する。
【００４４】ノード２２１での／ＳＲＣＰ信号は、遅延
回路２２２で遅延されＮＯＲゲート２２５に入力され
る。ＮＯＲゲート２２５は、ラッチ回路２１２によりラ
ッチされたノード２１３の信号により有効化されもしく
は無効化される。
回路２２２で遅延されＮＯＲゲート２２５に入力され
る。ＮＯＲゲート２２５は、ラッチ回路２１２によりラ
ッチされたノード２１３の信号により有効化されもしく
は無効化される。
【００４５】遅延回路２２２による／ＳＲＣＰ信号の遅
延は、ＮＯＲゲート２２５が完全に有効化もしくは無効
化される以前に、活性化／ＳＲＣＰ信号がＮＯＲゲート
２２５へ達しないようにする。この遅延は、／ＸＲＡＳ
信号が非活性に遷移したあとで、／ＳＲＣＰ信号の活性
化への遷移が始まる場合に特に重要である。／ＳＲＣＰ
信号は、ノード２１３を正常にハイレベルへ遷移させる
ために遅延回路２２２で遅延され、これによりＮＯＲゲ
ート２２５は無効化する。
延は、ＮＯＲゲート２２５が完全に有効化もしくは無効
化される以前に、活性化／ＳＲＣＰ信号がＮＯＲゲート
２２５へ達しないようにする。この遅延は、／ＸＲＡＳ
信号が非活性に遷移したあとで、／ＳＲＣＰ信号の活性
化への遷移が始まる場合に特に重要である。／ＳＲＣＰ
信号は、ノード２１３を正常にハイレベルへ遷移させる
ために遅延回路２２２で遅延され、これによりＮＯＲゲ
ート２２５は無効化する。
【００４６】出力回路部１９９内のマルチプレクサ２２
７は、その出力ノード２０１で内部ＲＡＳパルス（／Ｒ
ＡＳ）を供給する。自己リフレッシュモードの間、マル
チプレクサ２２７への選択入力信号としての機能を持ち
緩衝されノード２３０へ送られるノード２１３の活性化
自己リフレッシュモード信号により、ノード２００上の
／ＳＲＣＰ信号はマルチプレクスされ出力ノード２０１
より出力される。／ＸＲＡＳ信号がハイレベルに遷移
し、／ＳＲＣＰ信号がハイレベルに遷移する時、ラッチ
はノード２１３の電位をハイレベルにする。ノード２１
３上のハイレベル信号は緩衝されノード２３０へ送られ
る。この場合、ノード２３０へ送られた信号により、マ
ルチプレクサ２２７は、内部ＲＡＳ出力信号として／Ｘ
ＲＡＳ信号を選択しノード２０１から出力する。上記し
た本発明の実施例に記載したように、本発明の回路は、
自己リフレッシュモードが終了する時の準安定状態から
ＤＲＡＭを保護する。
７は、その出力ノード２０１で内部ＲＡＳパルス（／Ｒ
ＡＳ）を供給する。自己リフレッシュモードの間、マル
チプレクサ２２７への選択入力信号としての機能を持ち
緩衝されノード２３０へ送られるノード２１３の活性化
自己リフレッシュモード信号により、ノード２００上の
／ＳＲＣＰ信号はマルチプレクスされ出力ノード２０１
より出力される。／ＸＲＡＳ信号がハイレベルに遷移
し、／ＳＲＣＰ信号がハイレベルに遷移する時、ラッチ
はノード２１３の電位をハイレベルにする。ノード２１
３上のハイレベル信号は緩衝されノード２３０へ送られ
る。この場合、ノード２３０へ送られた信号により、マ
ルチプレクサ２２７は、内部ＲＡＳ出力信号として／Ｘ
ＲＡＳ信号を選択しノード２０１から出力する。上記し
た本発明の実施例に記載したように、本発明の回路は、
自己リフレッシュモードが終了する時の準安定状態から
ＤＲＡＭを保護する。
【００４７】本発明は、図示された実施例を参照しなが
ら記載されているが、本記載は、本発明を限定する意味
に解釈されるように意図されたものではない。本技術分
野の当業者にとって、上記開示した実施例と同様に考え
ら得る様々な実施例は、本実施例の記載を参照すること
により自明のことである。それゆえ、本願の請求項は、
本発明の範囲内に含まれるものとして上記の実施例ある
いは考えられる様々な実施例をカバーする。
ら記載されているが、本記載は、本発明を限定する意味
に解釈されるように意図されたものではない。本技術分
野の当業者にとって、上記開示した実施例と同様に考え
ら得る様々な実施例は、本実施例の記載を参照すること
により自明のことである。それゆえ、本願の請求項は、
本発明の範囲内に含まれるものとして上記の実施例ある
いは考えられる様々な実施例をカバーする。
【００４８】
【００４９】
【発明の効果】上記において詳細に説明したように、本
発明のＤＲＡＭ装置および自己リフレッシュタイミング
信号の生成方法では、発信回路はメモリセルの自己リフ
レッシュ動作を起動する制御信号（内部クロック信号）
を発生し供給する。発信回路内のモニタ回路は制御メモ
リセルの電位を常時モニタしており、その電位が所定の
電位に達したらモニタ回路はカウンタ回路に内部クロッ
ク信号を送る。カウンタ回路はこの内部クロック信号の
周期をカウントする。該カウント数が所定数に達したら
自己リフレッシュ動作のタイミングを規定する自己リフ
レッシュタイミング信号をカウンタ回路は生成し出力す
る。この自己リフレッシュタイミング信号により、ＤＲ
ＡＭ装置は、メモリセルのリフレッシュ動作を実行す
る。また、該制御メモリセルは、該メモリセルと実質的
に同一条件で形成されているので電圧の変動や温度の変
化に対するメモリセル内の電荷のリーク状況を正確に知
ることができる。これにより、正確で確実なリフレッシ
ュ動作を実行することができる。
発明のＤＲＡＭ装置および自己リフレッシュタイミング
信号の生成方法では、発信回路はメモリセルの自己リフ
レッシュ動作を起動する制御信号（内部クロック信号）
を発生し供給する。発信回路内のモニタ回路は制御メモ
リセルの電位を常時モニタしており、その電位が所定の
電位に達したらモニタ回路はカウンタ回路に内部クロッ
ク信号を送る。カウンタ回路はこの内部クロック信号の
周期をカウントする。該カウント数が所定数に達したら
自己リフレッシュ動作のタイミングを規定する自己リフ
レッシュタイミング信号をカウンタ回路は生成し出力す
る。この自己リフレッシュタイミング信号により、ＤＲ
ＡＭ装置は、メモリセルのリフレッシュ動作を実行す
る。また、該制御メモリセルは、該メモリセルと実質的
に同一条件で形成されているので電圧の変動や温度の変
化に対するメモリセル内の電荷のリーク状況を正確に知
ることができる。これにより、正確で確実なリフレッシ
ュ動作を実行することができる。
【００５０】さらにまた、本発明のＤＲＡＭ装置では、
外部／ＲＡＳ信号が非活性の状態のもとで、自己リフレ
ッシュタイミング信号が活性化されカウンタ回路から出
力された自己リフレッシュモード信号が終了する際、マ
ルチプレクサで選択された自己リフレッシュサイクルパ
ルス信号（／ＳＲＣＰ）が活性化されている間、非活性
の外部／ＲＡＳ信号（／ＸＲＡＳ）を出力部に供給しな
いようにＮＡＮＤゲートを用いてロックするので、ＤＲ
ＡＭ装置が準安定状態になり誤動作が発生することはな
く、正しくリフレッシュ動作を実行することができる。
外部／ＲＡＳ信号が非活性の状態のもとで、自己リフレ
ッシュタイミング信号が活性化されカウンタ回路から出
力された自己リフレッシュモード信号が終了する際、マ
ルチプレクサで選択された自己リフレッシュサイクルパ
ルス信号（／ＳＲＣＰ）が活性化されている間、非活性
の外部／ＲＡＳ信号（／ＸＲＡＳ）を出力部に供給しな
いようにＮＡＮＤゲートを用いてロックするので、ＤＲ
ＡＭ装置が準安定状態になり誤動作が発生することはな
く、正しくリフレッシュ動作を実行することができる。
【図１】本発明のダイナミックランダムアクセスメモリ
（ＤＲＡＭ）装置の概略図であり、特にその構成要素で
ある電源、キャパシタ部、放電回路、およびモニタ回路
からなる発信回路を中心としたＤＲＡＭの概要図であ
る。
（ＤＲＡＭ）装置の概略図であり、特にその構成要素で
ある電源、キャパシタ部、放電回路、およびモニタ回路
からなる発信回路を中心としたＤＲＡＭの概要図であ
る。
【図２】カウンタ回路の詳細な概要図である。
【図３】本発明のダイナミックランダムアクセスメモリ
（ＤＲＡＭ）装置の概要図である。
（ＤＲＡＭ）装置の概要図である。
５ ＤＲＡＭ １０ 発信回路 １５ 電源 ２５ キャパシタ部 ３５ モニタ回路 ４０ カウンタ回路 ５０、５１、５２ 制御アレイ ５５、５６、５７ ヒューズ ６５ トランジスタ ６７ キャパシタ ７２ シュミットトリガ回路 １９９ 出力部 ２１２ ラッチ回路 ＩＮＴ ＣＬＫ 内部クロック信号 ＯＳＣＥＮ 発信イネーブル信号 ＳＥＬ Ａ、ＳＥＬ Ｂ 選択制御信号 ＳＲＥＮＬＡＴＣＨ 自己イネーブルラッチ信号 ／ＲＡＳ 外部ロウアドレスストローブ ／ＸＲＡＳ 非活性の外部／ＲＡＳ信号 ／ＳＲＣＰ 自己リフレッシュサイクルパルス
フロントページの続き (72)発明者 トッド・エイ・メリット アメリカ合衆国、83705 アイダホ州、 ボイーズ、サウス・インディゴ・プレイ ス 5602 (56)参考文献 特開 昭60−234298（ＪＰ，Ａ) 特開 昭61−190794（ＪＰ，Ａ) 特開 平１−176395（ＪＰ，Ａ) 特開 平５−109268（ＪＰ，Ａ) 特開 昭61−139995（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/407
Claims (14)
- 【請求項１】 データをストアするための複数のメモリ
格納セルを有し、データをリフレッシュするためのリフ
レッシュ動作を行うダイナミックランダムアクセスメモ
リ（ＤＲＡＭ）装置であり、リフレッシュ動作のための
タイミングを制御する内部クロック信号を発生する発信
回路を持つ該ＤＲＡＭ装置において、該発信回路は、 ａ）充電および放電の機能を持つ複数の制御メモリセル
からなるセルフリフレッシュメモリアレイと、 ｂ）前記複数の制御メモリセルのそれぞれを所定の電位
に充電するための電源と、 ｃ）前記セルフリフレッシュメモリアレイと前記電源と
の間に配置され、駆動された場合、前記複数の制御メモ
リセルのそれぞれを充電するため該電源と該セルフリフ
レッシュメモリアレイとの間に電流パスをつくり、駆動
されない場合、該電源から該セルフリフレッシュメモリ
アレイを電気的に絶縁させる切り替え装置と、 ｄ）前記複数の制御メモリセルの電位をモニタし、該複
数の制御メモリセルのそれぞれの制御メモリセルの充電
中に、該制御メモリセルの電位が第１のトリップ点に達
したことに応答して第１の信号を発生させ、前記電源が
前記セルフリフレッシュメモリアレイから電気的に絶縁
されている間、該複数の制御メモリセルの電位が第２の
トリップ点に達したことに応答して第２の信号を発生
し、前記内部クロック信号は該第１の信号と該第２の信
号からなるモニタ回路と、 を備えたことを特徴とするＤＲＡＭ装置。 - 【請求項２】 前記第１の信号に応答して前記複数の制
御メモリセルの電位を放電するための放電回路を備え、
前記切り替え装置は前記第１の信号に応答して非駆動と
なり、該切り替え装置は前記第２の信号に応答して駆動
され、該放電回路の放電動作は該第２の信号に応答して
終了することを特徴とする請求項１記載のＤＲＡＭ装
置。 - 【請求項３】 前記内部クロック信号の発生数をカウン
トし、該カウント数が所定数に達したらセルフリフレッ
シュ動作のタイミングを制御するセルフリフ レッシュタ
イミング信号を発生するカウンタ回路を備えたことを特
徴とする請求項１に記載のＤＲＡＭ装置。 - 【請求項４】 前記カウンタ回路から出力される前記セ
ルフリフレッシュタイミング信号は、 ａ）前記セルフリフレッシュ動作の周期を決定するセル
フリフレッシュサイクル信号と、 ｂ）前記セルフリフレッシュサイクル信号を作動させる
セルフリフレッシュモード信号と、 を有することを特徴とする請求項３記載のＤＲＡＭ装
置。 - 【請求項５】 前記電源および前記モニタ回路は外部か
らの発信イネーブル信号により動作し、該モニタ回路に
おいて、前記第１の信号および前記第２の信号は該発信
イネーブル信号を受けたことと前記第１および第２のト
リップ点に前記複数の制御メモリセルの電位が達したこ
との組み合わせにより作られ、前記切り替え装置および
前記放電回路の動作は該第１の信号、該第２の信号およ
び該発信回路イネーブル信号との組み合わせにより制御
されることを特徴とする請求項２記載のＤＲＡＭ装置。 - 【請求項６】 外部から供給された外部ロウアドレスス
トローブと、前記セルフリフレッシュモード信号に基づ
いて得られたセルフリフレッシュ動作を指示するセルフ
リフレッシュサイクルパルスとを受け、前記セルフリフ
レッシュ動作を指示するセルフリフレッシュイネーブル
ラッチ信号を出力するＮＡＮＤゲートと、該セルフリフ
レッシュイネーブルラッチ信号をラッチするラッチ回路
をさらに有し、該ＮＡＮＤゲートは、該セルフリフレッ
シュモードの終了時に、該セルフリフレッシュイネーブ
ルラッチ信号の非活性状態へのレベル遷移をロックする
機能を有し、該ラッチ回路は、該セルフリフレッシュイ
ネーブルラッチ信号の非活性状態へのレベル遷移後に、
該セルフリフレッシュサイクルパルスのレベル遷移をロ
ックする機能を有することを特徴とする請求項３記載の
ＤＲＡＭ装置。 - 【請求項７】 データをストアするための複数のメモリ
格納セルを有し、データをリフレッシュするためのリフ
レッシュ動作を行うダイナミックランダムアクセスメモ
リ（ＤＲＡＭ）であり、該セルフリフレッシュ動作のタ
イミングを制御するための内部クロック信号を発生する
発振回路を有する該ＤＲＡＭにおいて、該発信回路は、 ａ）充電および放電の機能を持つ制御メモリセルと、 ｂ）前記制御メモリセルを所定の電位まで充電する電源
と、 ｃ）前記制御メモリセルの電位がトリップ点に達した時
を決定するため、該制御メモリセルの電位をモニタする
モニタ回路と、 ｄ）前記制御メモリセルの電位が前記トリップ点に達し
たことに応答して該制御メモリセルを放電し、該制御メ
モリセルの充電および放電の割合で前記内部クロック信
号の周期を決定する放電回路と、 ｅ）放電および充電のサイクルをカウントし、充電と放
電の第１のサイクル数に応答してセルフリフレッシュモ
ード信号を発生し、充電と放電の第２のサイクル数に応
答してセルフリフレッシュサイクル信号を発生するカウ
ンタ回路と、ｆ）該セルフリフレッシュモード信号によって該セルフ
リフレッシュサイクル信号がリフレッシュ動作のタイミ
ングの決定を行うようにする手段と を備えたことを特徴
とするＤＲＡＭ装置。 - 【請求項８】 前記制御メモリセルは、前記複数のメモ
リセルと該制御メモリセルが、電圧と温度の変化に対し
実質的に同様に反応するように、前記複数のメモリ格納
セルと実質的に同一に形成されていることを特徴とする
請求項７記載のＤＲＡＭ装置。 - 【請求項９】 ＤＲＡＭ装置のセルフリフレッシュタイ
ミング信号の発生方法であって、ａ）制御メモリセルと電源との間に電流を供給するステ
ップと、 ｂ）前記電流で前記制御メモリセルをある電位に充電す
るステップと、 ｃ） 前記制御メモリセルの電位をモニタするステップ
と、ｄ）前記制御メモリセルの電位が第１のトリップ点に達
したことに応答して前記供給ステップを終了するステッ
プと、 ｅ）前記制御メモリセルの電位が前記第１のトリップ点
に達したことに応答して前記制御メモリセルの電位を放
電するステップと、 ｆ）前記制御メモリセルの電位が第２のトリップ点に達
したことに応答して前記 放電ステップを終了するステッ
プと、 ｇ）前記制御メモリセルの電位が前記第２のトリップ点
に達したことに応答して前記制御メモリセルを再充電す
るステップと、 ｈ）前記充電の期間と前記放電の期間の数をカウントす
るステップと、 ｉ）所望の数の前記期間がカウントされたことに応答し
てセルフリフレッシュタイミング信号を発するステップ
と、 ｊ）前記セルフリフレッシシュタイミング信号に応答し
て前記ＤＲＡＭ装置のメモリ格納セルをリフレッシュす
るステップと を含むことを特徴とするＤＲＡＭ装置のセ
ルフリフレッシュタイミング信号の発生方法。 - 【請求項１０】 前記制御メモリセルの電位をモニタす
るステップと、 低トリップ点に下がる前記制御メモリセルの電位に応答
して充電信号を供給するステップと、 高トリップ点に上がる前記制御メモリセルの電位に応答
して放電信号を供給するステップとを含み、 前記充電ステップは、前記充電信号に応答して行われ、
前記放電ステップは、前記放電信号に応答して行われる
ことを特徴とする請求項９記載の方法。 - 【請求項１１】 前記充電ステップと前記放電ステップ
に応答してセルフリフレッシュサイクル信号を発生する
ステップと、 前記充電ステップと前記放電ステップに応答してセルフ
リフレッシュモード信号を発生するステップと、 前記セルフリフレッシュモード信号に応答して前記ＤＲ
ＡＭ装置を前記リフレッシュのためにイネーブルにする
ステップと、 前記セルフリフレッシュサイクル信号に応答して前記メ
モリ格納セルをリフレッシュするステップと含むことを
特徴とする請求項９記載の方法。 - 【請求項１２】 前記セルフリフレッシュサイクル信号
に応答して所望のパルス幅を有する活性なセルフリフレ
ッシュパルスを発生するステップと、 活性状態にある外部のロウアドレスストローブ信号に応
答して前記イネーブルステップを行うため、イネーブル
ノードに前記セルフリフレッシュモード信号を ラッチす
るステップと、 活性な前記セルフリフレッシュパルスが非活性な状態に
遷移するとき、及び外部の前記ロウアドレスストローブ
信号が不活性な状態にあるとき、前記ＤＲＡＭ装置を前
記リフレッシュのためにディスエーブルにするステップ
とを含むことを特徴とする請求項１１記載の方法。 - 【請求項１３】 活性な前記セルフリフレッシュパルス
が存在するとき、不活性な状態に移行する外部で発生し
た前記ロウアドレスストローブ信号の影響を締め出すス
テップを含み、前記締出ステップが、前記ディスエーブ
ルステップの間の準安定性を除去することを特徴とする
請求項１２記載の方法。 - 【請求項１４】 活性な前記セルフリフレッシュパルス
が前記ディスエーブルステップに引き続いて発生すると
き、活性な前記セルフリフレッシュパルスの影響を締め
出すステップを含み、前記締出ステップが、前記ディス
エーブルステップの間の準安定性を除去することを特徴
とする請求項１２記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/275,576 US5455801A (en) | 1994-07-15 | 1994-07-15 | Circuit having a control array of memory cells and a current source and a method for generating a self-refresh timing signal |
| US08/275576 | 1994-07-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08171794A JPH08171794A (ja) | 1996-07-02 |
| JP3251469B2 true JP3251469B2 (ja) | 2002-01-28 |
Family
ID=23052919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14518495A Expired - Fee Related JP3251469B2 (ja) | 1994-07-15 | 1995-05-22 | Ｄｒａｍ装置及びそのセルフリフレッシュタイミング信号の発生方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (4) | US5455801A (ja) |
| JP (1) | JP3251469B2 (ja) |
| DE (1) | DE19518497C2 (ja) |
Families Citing this family (56)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5392251A (en) * | 1993-07-13 | 1995-02-21 | Micron Semiconductor, Inc. | Controlling dynamic memory refresh cycle time |
| JP3780030B2 (ja) * | 1995-06-12 | 2006-05-31 | 株式会社ルネサステクノロジ | 発振回路およびｄｒａｍ |
| US5783948A (en) * | 1995-06-23 | 1998-07-21 | Micron Technology, Inc. | Method and apparatus for enhanced booting and DC conditions |
| US5959933A (en) * | 1996-01-25 | 1999-09-28 | Micron Technology, Inc. | System for improved memory cell access |
| US6055289A (en) * | 1996-01-30 | 2000-04-25 | Micron Technology, Inc. | Shared counter |
| US5627791A (en) * | 1996-02-16 | 1997-05-06 | Micron Technology, Inc. | Multiple bank memory with auto refresh to specified bank |
| US5956289A (en) * | 1997-06-17 | 1999-09-21 | Micron Technology, Inc. | Clock signal from an adjustable oscillator for an integrated circuit |
| US5898639A (en) * | 1997-08-22 | 1999-04-27 | Micron Technology, Inc. | Memory with variable write driver operation |
| US5870345A (en) * | 1997-09-04 | 1999-02-09 | Siemens Aktiengesellschaft | Temperature independent oscillator |
| US6212599B1 (en) * | 1997-11-26 | 2001-04-03 | Intel Corporation | Method and apparatus for a memory control system including a secondary controller for DRAM refresh during sleep mode |
| US6418547B1 (en) | 1998-02-26 | 2002-07-09 | Micron Technology, Inc. | Internal guardband for semiconductor testing |
| KR100298432B1 (ko) * | 1998-05-19 | 2001-08-07 | 김영환 | 반도체메모리장치의전력소비제어회로와이를이용한비트라인프리차지전압가변방법 |
| US6078208A (en) * | 1998-05-28 | 2000-06-20 | Microchip Technology Incorporated | Precision temperature sensor integrated circuit |
| US6134167A (en) * | 1998-06-04 | 2000-10-17 | Compaq Computer Corporation | Reducing power consumption in computer memory |
| KR100363103B1 (ko) * | 1998-10-20 | 2003-02-19 | 주식회사 하이닉스반도체 | 셀프 리프레쉬 발진기 |
| KR100381966B1 (ko) * | 1998-12-28 | 2004-03-22 | 주식회사 하이닉스반도체 | 반도체메모리장치및그구동방법 |
| WO2002013384A1 (fr) * | 2000-08-04 | 2002-02-14 | Nec Corporation | Circuit de minuterie et memoire a semi-conducteur dans laquelle est incorpore ce circuit de minuterie |
| US6570804B1 (en) | 2000-08-29 | 2003-05-27 | Micron Technology, Inc. | Fuse read sequence for auto refresh power reduction |
| GB2368735B (en) * | 2000-09-01 | 2004-07-21 | Sgs Thomson Microelectronics | Oscillator |
| US6621310B1 (en) * | 2000-10-24 | 2003-09-16 | Hewlett-Packard Development Company, L.P. | Reducing power consumption variability of precharge-pulldown busses |
| US6901007B2 (en) * | 2001-01-11 | 2005-05-31 | Micron Technology, Inc. | Memory device with multi-level storage cells and apparatuses, systems and methods including same |
| US6587372B2 (en) | 2001-01-11 | 2003-07-01 | Micron Technology, Inc. | Memory device with multi-level storage cells and apparatuses, systems and methods including same |
| JP2002215258A (ja) * | 2001-01-23 | 2002-07-31 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US6628558B2 (en) | 2001-06-20 | 2003-09-30 | Cypress Semiconductor Corp. | Proportional to temperature voltage generator |
| US6507530B1 (en) | 2001-09-28 | 2003-01-14 | Intel Corporation | Weighted throttling mechanism with rank based throttling for a memory system |
| US6646942B2 (en) * | 2001-10-09 | 2003-11-11 | Micron Technology, Inc. | Method and circuit for adjusting a self-refresh rate to maintain dynamic data at low supply voltages |
| JP2003132676A (ja) * | 2001-10-29 | 2003-05-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
| DE10214101B4 (de) * | 2002-03-28 | 2007-05-31 | Infineon Technologies Ag | Vorrichtung und Verfahren zum Erzeugen eines Refreshsignals für eine Speicherzelle einer Halbleitervorrichtung |
| US6693837B2 (en) * | 2002-04-23 | 2004-02-17 | Micron Technology, Inc. | System and method for quick self-refresh exit with transitional refresh |
| EP1388864A3 (en) * | 2002-08-08 | 2005-02-09 | Fujitsu Limited | Semiconductor memory device and method for controlling semiconductor memory device |
| US7044633B2 (en) * | 2003-01-09 | 2006-05-16 | International Business Machines Corporation | Method to calibrate a chip with multiple temperature sensitive ring oscillators by calibrating only TSRO |
| US6879928B2 (en) * | 2003-01-16 | 2005-04-12 | International Business Machines Corporation | Method and apparatus to dynamically recalibrate VLSI chip thermal sensors through software control |
| US20040190585A1 (en) * | 2003-03-27 | 2004-09-30 | International Business Machines Corporation | Method to calibrate a temperature sensitive ring oscillator with minimal test time |
| US6865136B2 (en) * | 2003-06-24 | 2005-03-08 | International Business Machines Corporation | Timing circuit and method of changing clock period |
| US7034507B2 (en) * | 2003-07-03 | 2006-04-25 | Micron Technology, Inc. | Temperature sensing device in an integrated circuit |
| KR100549621B1 (ko) * | 2003-11-25 | 2006-02-03 | 주식회사 하이닉스반도체 | 셀프 리프래쉬용 오실레이터 |
| KR100576480B1 (ko) * | 2003-12-26 | 2006-05-10 | 주식회사 하이닉스반도체 | 온도 센서용 오실레이터 회로 |
| US7102914B2 (en) * | 2004-02-27 | 2006-09-05 | International Business Machines Corporation | Gate controlled floating well vertical MOSFET |
| US7099221B2 (en) | 2004-05-06 | 2006-08-29 | Micron Technology, Inc. | Memory controller method and system compensating for memory cell data losses |
| US20060010339A1 (en) | 2004-06-24 | 2006-01-12 | Klein Dean A | Memory system and method having selective ECC during low power refresh |
| US7340668B2 (en) | 2004-06-25 | 2008-03-04 | Micron Technology, Inc. | Low power cost-effective ECC memory system and method |
| US7321521B2 (en) | 2004-07-02 | 2008-01-22 | Seagate Technology Llc | Assessing energy requirements for a refreshed device |
| US7116602B2 (en) | 2004-07-15 | 2006-10-03 | Micron Technology, Inc. | Method and system for controlling refresh to avoid memory cell data losses |
| KR100584602B1 (ko) * | 2004-07-20 | 2006-05-30 | 삼성전자주식회사 | 화상형성장치의 환경 변화에 따른 링 오실레이터 설정장치및 방법 |
| FR2874467B1 (fr) * | 2004-08-17 | 2006-11-17 | Atmel Corp | Circuit pour un generateur d'eeprom haute tension |
| US6965537B1 (en) | 2004-08-31 | 2005-11-15 | Micron Technology, Inc. | Memory system and method using ECC to achieve low power refresh |
| US7436727B2 (en) * | 2004-09-30 | 2008-10-14 | Intel Corporation | Method and apparatus to control a power consumption of a memory device |
| US7541781B2 (en) * | 2005-01-17 | 2009-06-02 | Cobasys, Llc | Method and apparatus for charging and discharging a rechargeable battery |
| US7177222B2 (en) * | 2005-03-04 | 2007-02-13 | Seagate Technology Llc | Reducing power consumption in a data storage system |
| US7613941B2 (en) * | 2005-12-29 | 2009-11-03 | Intel Corporation | Mechanism for self refresh during advanced configuration and power interface (ACPI) standard C0 power state |
| US7894289B2 (en) | 2006-10-11 | 2011-02-22 | Micron Technology, Inc. | Memory system and method using partial ECC to achieve low power refresh and fast access to data |
| US7900120B2 (en) | 2006-10-18 | 2011-03-01 | Micron Technology, Inc. | Memory system and method using ECC with flag bit to identify modified data |
| KR101541706B1 (ko) * | 2009-01-19 | 2015-08-05 | 삼성전자주식회사 | 온도 감지 발진 회로 및 이를 포함하는 반도체 메모리 장치 |
| CN101764594A (zh) * | 2009-11-09 | 2010-06-30 | 天津南大强芯半导体芯片设计有限公司 | 一种时钟信号检测电路及异常时钟信号检测方法 |
| JP2012108087A (ja) * | 2010-10-28 | 2012-06-07 | Seiko Instruments Inc | 温度検知装置 |
| US20130002343A1 (en) * | 2011-06-29 | 2013-01-03 | Synopsys Inc. | High voltage regulation in charge pumps |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5683888A (en) * | 1979-12-11 | 1981-07-08 | Nec Corp | Memory circuit |
| JPS6061992A (ja) * | 1983-09-14 | 1985-04-09 | Nec Corp | 擬似スタティックメモリ |
| JPH0787034B2 (ja) * | 1984-05-07 | 1995-09-20 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPS6150287A (ja) * | 1984-08-20 | 1986-03-12 | Toshiba Corp | ダイナミツクメモリの自動リフレツシユ制御回路 |
| JPS61190794A (ja) * | 1985-02-20 | 1986-08-25 | Hitachi Ltd | ダイナミツク型ｒａｍ |
| JPS63121197A (ja) * | 1986-11-07 | 1988-05-25 | Fujitsu Ltd | 半導体記憶装置 |
| US4950868A (en) * | 1989-03-03 | 1990-08-21 | Marmon Holdings, Inc. | Heated gloves |
| US5278796A (en) * | 1991-04-12 | 1994-01-11 | Micron Technology, Inc. | Temperature-dependent DRAM refresh circuit |
| US5375093A (en) * | 1992-01-21 | 1994-12-20 | Matsushita Electric Industrial Co., Ltd. | Temperature detecting circuit and dynamic random access memory device |
| JP2787639B2 (ja) * | 1992-08-07 | 1998-08-20 | 三菱電機株式会社 | パルス信号発生回路および半導体記憶装置 |
| JP3026474B2 (ja) * | 1993-04-07 | 2000-03-27 | 株式会社東芝 | 半導体集積回路 |
| JPH07141865A (ja) * | 1993-06-28 | 1995-06-02 | Mitsubishi Electric Corp | 発振回路および半導体記憶装置 |
| US5392251A (en) * | 1993-07-13 | 1995-02-21 | Micron Semiconductor, Inc. | Controlling dynamic memory refresh cycle time |
| KR950010624B1 (ko) * | 1993-07-14 | 1995-09-20 | 삼성전자주식회사 | 반도체 메모리장치의 셀프리프레시 주기조절회로 |
| US5428319A (en) * | 1993-11-29 | 1995-06-27 | Motorola, Inc. | Method and apparatus for providing a modified temperature compensation signal in a TCXO circuit |
| US5459436A (en) * | 1994-08-31 | 1995-10-17 | Motorola, Inc. | Temperature compensated crystal oscillator with disable |
-
1994
- 1994-07-15 US US08/275,576 patent/US5455801A/en not_active Expired - Lifetime
-
1995
- 1995-05-19 DE DE1995118497 patent/DE19518497C2/de not_active Expired - Lifetime
- 1995-05-22 JP JP14518495A patent/JP3251469B2/ja not_active Expired - Fee Related
-
1997
- 1997-01-30 US US08/790,539 patent/US5801982A/en not_active Expired - Lifetime
- 1997-06-02 US US08/867,025 patent/US5903506A/en not_active Expired - Lifetime
- 1997-06-02 US US08/867,026 patent/US5963103A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE19518497C2 (de) | 2002-01-17 |
| US5801982A (en) | 1998-09-01 |
| US5455801A (en) | 1995-10-03 |
| DE19518497A1 (de) | 1996-01-25 |
| US5963103A (en) | 1999-10-05 |
| JPH08171794A (ja) | 1996-07-02 |
| US5903506A (en) | 1999-05-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3251469B2 (ja) | Ｄｒａｍ装置及びそのセルフリフレッシュタイミング信号の発生方法 | |
| US7362640B2 (en) | Apparatus and method for self-refreshing dynamic random access memory cells | |
| US5325337A (en) | Random access memories (RAM) and more particularly to self-timed RAMS | |
| US4616346A (en) | Random access memory capable of varying a frequency in active and standby modes | |
| EP1943651B1 (en) | Dynamic random access memory device and method for self-refreshing memory cells | |
| JP3098393B2 (ja) | プログラム式自己リフレッシュ機能を備えたメモリ素子とそのためのテスト方法 | |
| US8116161B2 (en) | System and method for refreshing a DRAM device | |
| GB2261755A (en) | Refresh function in semiconductor memory device | |
| US4682306A (en) | Self-refresh control circuit for dynamic semiconductor memory device | |
| US7180809B2 (en) | Refresh control circuit of pseudo SRAM | |
| US5400289A (en) | Lockout circuit and method for preventing metastability during the termination of a refresh mode | |
| US6707744B2 (en) | Apparatus for controlling refresh of memory device without external refresh command and method thereof | |
| US7327631B2 (en) | Semiconductor memory device and method of operating semiconductor memory device | |
| US5287319A (en) | Nonvolatile semiconductor memory device | |
| JPH05282863A (ja) | センスアンプ制御信号発生器 | |
| US6349071B1 (en) | Synchronous semiconductor storage device | |
| EP0790618B1 (en) | Semiconductor memory device capable of setting the magnitude of substrate voltage in accordance with the mode | |
| JPH0536274A (ja) | 半導体メモリ装置 | |
| KR20070120655A (ko) | 반도체 메모리 장치 및 이에 따른 셀프 리프레쉬 방법 | |
| KR100487484B1 (ko) | 반도체메모리장치의리프래시제어회로 | |
| KR20030002650A (ko) | 리프레쉬 회로 및 방법 및 이를 이용하는 반도체 메모리장치 | |
| KR19980077450A (ko) | 전원 전압의 레벨을 검출하기 위한 회로를 갖는 반도체 메모리 장치 | |
| KR20000043229A (ko) | 내부 어드레스신호 발생장치 | |
| JP2003059270A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071116 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081116 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091116 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091116 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101116 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111116 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111116 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121116 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121116 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131116 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |