JP2003059270A

JP2003059270A - 半導体記憶装置

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Publication number: JP2003059270A
Application number: JP2001245832A
Authority: JP
Inventors: Toshikazu Nakamura; 俊和中村; Masato Matsumiya; 正人松宮; Ayako Kitamoto; 綾子北本
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2001-08-14
Filing date: 2001-08-14
Publication date: 2003-02-28
Anticipated expiration: 2021-08-14
Also published as: JP5292661B2

Abstract

(57)【要約】【課題】リフレッシュ動作を必要とする半導体記憶装置
であって、微細化やメモリ容量の増加を図る場合であっ
ても、チップ面積の増加によるコスト増を招くことな
く、セルにおける“１”データの保持時間が短くならな
いようにする。【解決手段】ビット線ＢＬ０Ｚ、ＢＬ０Ｘのプリチャー
ジ期間、センスアンプ６のｎＭＯＳトランジスタ１０を
利用してビット線ＢＬ０Ｚ、ＢＬ０ＸをｎＭＯＳトラン
ジスタ１０のスレッショルド電圧Ｖth-nにプリチャージ
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＤＲＡＭ（Dynami
c Random Access Memory）のように、リフレッシュ動作
を必要とする半導体記憶装置に関する。

【０００２】

【従来の技術】図１８は従来のＤＲＡＭの一例の一部分
を示す回路図である。図１８中、１はワード線群、２は
ビット線群であり、ワード線を介した制御によりビット
線に電気的に接続されるメモリセルは図示を省略してい
る。

【０００３】３はセンスアンプ部、４はセンスアンプ部
３に配置されているセンスアンプのラッチ動作を制御す
るラッチイネーブル信号（ＬＥＸ、ＬＥＺ）発生回路、
５はセンスアンプ部３に配置されているビット線プリチ
ャージ回路のプリチャージ動作を制御するビット線リセ
ット信号（ＢＲＳＸ）発生回路である。

【０００４】図１９はセンスアンプ部３の構成を示す回
路図である。図１９中、ＢＬ０Ｚ、ＢＬ０Ｘ、ＢＬ１
Ｚ、ＢＬ１Ｘはビット線、６はセンスアンプであり、Ｖ
ＤＤは電源電位、７はラッチイネーブル信号ＬＥＸによ
りオン、オフが制御されるセンスアンプ活性化用のｐＭ
ＯＳトランジスタ、８、９はプルアップ素子をなすｐＭ
ＯＳトランジスタ、ＶＳＳは接地電位、１０はラッチイ
ネーブル信号ＬＥＺによりオン、オフが制御されるセン
スアンプ活性化用のｎＭＯＳトランジスタ、１１、１２
はプルダウン素子をなすｎＭＯＳトランジスタである。

【０００５】１３はビット線ＢＬ０Ｚ、ＢＬ０Ｘ、ＢＬ
１Ｚ、ＢＬ１Ｘのプリチャージを行うビット線プリチャ
ージ回路であり、１４〜１６はビット線リセット信号Ｂ
ＲＳＸによりオン、オフが制御されるｎＭＯＳトランジ
スタである。

【０００６】１７はビット線ＢＬ０Ｚ、ＢＬ０Ｘとセン
スアンプ６との接続を図るビット線トランスファゲート
であり、１８、１９はビット線トランスファゲート駆動
信号ＢＬＴ０Ｘによりオン、オフが制御されるｎＭＯＳ
トランジスタである。

【０００７】２０はビット線ＢＬ１Ｚ、ＢＬ１Ｘとセン
スアンプ６との接続を図るビット線トランスファゲート
であり、２１、２２はビット線トランスファゲート駆動
信号ＢＬＴ１Ｘによりオン、オフが制御されるｎＭＯＳ
トランジスタである。

【０００８】２３はセンスアンプ６とデータバスＧＤＢ
Ｚ、ＧＤＢＸとの接続を図るコラムゲートであり、２
４、２５はコラム選択信号ＣＬＳＺによりオン、オフが
制御されるｎＭＯＳトランジスタである。

【０００９】図２０はラッチイネーブル信号発生回路４
の構成を示す回路図である。図２０中、ＴＷＬＸはワー
ド線の立ち上がりからセンスアンプ６を活性化するまで
の時間を決めるタイミングワード信号、２６〜２８はイ
ンバータである。

【００１０】図２１はビット線リセット信号発生回路５
の構成を示す回路図である。図２１中、ＢＲＲＺはビッ
ト線リセット信号ＢＲＳＸを制御するビット線リセット
制御信号、２９、３０はインバータ、３１〜３４はｐＭ
ＯＳトランジスタ、３５、３６はｎＭＯＳトランジス
タ、３７はインバータであり、３８はｐＭＯＳトランジ
スタ、３９はｎＭＯＳトランジスタ、ＶＰＰは電源電位
ＶＤＤを昇圧してなる昇圧電位である。

【００１１】図２２及び図２３は図１８に示す従来のＤ
ＲＡＭにおける読出し動作を説明するための波形図であ
り、ビット線ＢＬ０Ｚ、ＢＬ０Ｘ側のメモリセルが選択
される場合を例にしている。なお、ビット線トランスフ
ァゲート駆動信号ＢＬＴ０Ｘ、ＢＬＴ１Ｘは図示を省略
している。

【００１２】プリチャージ期間は、ビット線リセット制
御信号ＢＲＲＺ＝ＶＳＳ、タイミングワード信号ＴＷＬ
Ｘ＝ＶＤＤとされ、これに応じて、ビット線リセット信
号ＢＲＳＸ＝ＶＰＰ、ラッチイネーブル信号ＬＥＸ＝Ｖ
ＤＤ、ＬＥＺ＝ＶＳＳとなる。また、ビット線トランス
ファゲート駆動信号ＢＬＴ０Ｘ、ＢＬＴ１Ｘ＝ＶＰＰと
される。

【００１３】この結果、ビット線プリチャージ回路１３
では、ｎＭＯＳトランジスタ１４〜１６がＯＮ、センス
アンプ６では、ｐＭＯＳトランジスタ７及びｎＭＯＳト
ランジスタ１０がＯＦＦ、ビット線トランスファゲート
１７、２０では、ｎＭＯＳトランジスタ１８、１９、２
１、２２がＯＮとなり、ビット線ＢＬ０Ｚ、ＢＬ０Ｘ、
ＢＬ１Ｚ、ＢＬ１ＸはＶＣＣ／２にプリチャージされ
る。

【００１４】アクティブ期間になると、ビット線リセッ
ト制御信号ＢＲＲＺ＝ＶＤＤとされ、これに応じて、ビ
ット線リセット信号ＢＲＳＸ＝ＶＳＳとなり、ビット線
プリチャージ回路１３では、ｎＭＯＳトランジスタ１４
〜１６がＯＦＦとなる。また、ビット線トランスファゲ
ート駆動信号ＢＬＴ１Ｘ＝ＶＳＳとされ、ビット線トラ
ンスファゲート２０では、ｎＭＯＳトランジスタ２１、
２２がＯＦＦとなる。この結果、ビット線ＢＬ１Ｚ、Ｂ
Ｌ１Ｘはセンスアンプ部３と電気的に切り離されると共
に、ビット線ＢＬ０Ｚ、ＢＬ０Ｘはプリチャージ電源
（ＶＣＣ／２）と切り離される。

【００１５】続いて、ワード線ＷＬが立ち上がり、選択
されたメモリセルからのデータの読出しが行われ、ビッ
ト線ＢＬ０Ｚ、ＢＬ０Ｘ間に僅かの差電位が生じる。こ
の状態になると、タイミングワード信号ＴＷＬＸ＝ＶＳ
Ｓとされ、これに応じて、ラッチイネーブル信号ＬＥＸ
＝ＶＳＳ、ＬＥＺ＝ＶＤＤとなる。この結果、センスア
ンプ６では、ｐＭＯＳトランジスタ７及びｎＭＯＳトラ
ンジスタ１０がＯＮとなり、センスアンプ６が活性化さ
れ、ビット線ＢＬ０Ｚ、ＢＬ０Ｘ間の差電位が増幅され
る。

【００１６】そして、セルデータのデータバスＧＤＢ
Ｚ、ＧＤＢＸへの伝送が終了すると、タイミングワード
信号ＴＷＬＸ＝ＶＤＤとされ、これに応じて、ラッチイ
ネーブル信号ＬＥＸ＝ＶＤＤ、ＬＥＺ＝ＶＳＳとなり、
センスアンプ６では、ｐＭＯＳトランジスタ７及びｎＭ
ＯＳトランジスタ１０がＯＦＦとなり、センスアンプ６
が非活性状態とされる。

【００１７】その後、ビット線リセット制御信号ＢＲＲ
Ｚ＝ＶＳＳとされ、これに応じて、ビット線リセット信
号ＢＲＳＸ＝ＶＰＰとなり、ビット線プリチャージ回路
１３では、ｎＭＯＳトランジスタ１４〜１６がＯＮとな
り、ビット線ＢＬ０Ｚ、ＢＬ０ＸはＶＣＣ／２にプリチ
ャージされる。また、ビット線トランスファゲート駆動
信号ＢＬＴ１Ｘ＝ＶＰＰとされ、ビット線トランスファ
ゲート２０では、ｎＭＯＳトランジスタ２１、２２がＯ
Ｎとなる。

【００１８】

【発明が解決しようとする課題】このように、図１８に
示す従来のＤＲＡＭにおいては、ビット線をＶＣＣ／２
にプリチャージしておき、選択するセルに対応するワー
ド線を立ち上げてビット線間に差電位を生じさせ、この
差電位をセンスアンプで増幅することによりセルデータ
の読出しを行っているが、ＤＲＡＭのセルはキャパシタ
で構成されているため、そこに蓄積される電荷は時間と
ともに抜けていってしまう。そこで、リフレッシュ動作
を行うことにより、少なくなってしまった電荷を補って
いる。

【００１９】セルから抜けていく電荷は、セルに“０”
データ（Ｌレベル）が記憶された場合よりも“１”デー
タ（Ｈレベル）が記憶された場合の方が早いために、
“１”データの保持時間がリフレッシュ動作を行う時間
の間隔を決めるパラメータとなる。しかし、微細化が進
むと、“１”データの保持時間を前世代と同等にするこ
とがプロセス的に困難になるが、メモリ容量が大きくな
ると、“１”データの保持時間の要求も大きくなり、更
にプロセス的に困難を極めることになる。

【００２０】ここで、セルにおける“１”データの保持
時間が短くならないようにする手段として、ビット線の
プリチャージ電位をＶＣＣ／２よりも低い電位とするこ
とが有効な手段となり得る。このようにしたＤＲＡＭが
特開平１０−３０２４６９号公報及び特開平１１−２６
７２０号公報に開示されている。しかし、これらのＤＲ
ＡＭはビット線のプリチャージ電位をＶＣＣ／２とする
ＤＲＡＭに比較して多くの素子数を必要とする。これ
は、チップ面積の増大の原因となり、コスト増を招いて
しまう。

【００２１】また、従来、ＤＲＡＭの試験においては、
リフレッシュ試験にかかる時間が大きな割合を占めてい
た。これは、“１”データの保持時間やメモリ容量が大
きくなっていくと、さらに大きなものとなっていくが、
試験時間の増大は、そのままコスト増を招くことにな
る。

【００２２】そこで、本発明は、リフレッシュ動作を必
要とする半導体記憶装置であって、微細化やメモリ容量
の増加を図る場合であっても、チップ面積の増加による
コスト増を招くことなく、メモリセルにおける“１”デ
ータの保持時間が短くならないようにすることができる
ようにした半導体記憶装置を提供すること、及び、リフ
レッシュ試験に要する時間の短縮化によるコスト減を図
ることができるようにした半導体記憶装置を提供するこ
となどを目的とする。

【００２３】

【課題を解決するための手段】本発明は、対をなす第
１、第２のビット線と、セルデータの読出し時、第１、
第２のビット線間に生ずる差電位を増幅するセンスアン
プを有する半導体記憶装置であって、センスアンプのト
ランジスタを利用してセルデータ読出し前の第１、第２
のビット線の電位を制御するビット線電位制御手段を有
しているというものである。

【００２４】本発明によれば、センスアンプのトランジ
スタを利用してセルデータ読出し前の第１、第２のビッ
ト線の電位を制御することができる。したがって、第
１、第２のビット線の電位を第１、第２のビット線が取
り得る最高電位と最低電位の中間よりも低い電位とする
ことにより、微細化やメモリ容量の増加を図る場合であ
っても、素子数の増加を招くことなく、すなわち、チッ
プ面積の増加によるコスト増を招くことなく、“１”デ
ータの保持時間が短くならないようにすることができ
る。

【００２５】また、ビット線電位制御手段を、試験モー
ド時に、セルデータ読出し前の第１、第２のビット線の
電位を制御する構成とする場合には、セルデータ読出し
前の第１、第２のビット線の電位をセルデータの読出し
マージンが小さくなる電位とすることにより、リフレッ
シュ試験に要する時間を短縮することができる。

【００２６】

【発明の実施の形態】以下、図１〜図１７を参照して、
本発明の第１実施形態〜第３実施形態について、本発明
をＤＲＡＭに適用した場合を例にして説明する。なお、
図１、図２、図６、図７、図１２、図１３において、図
１８、図１９に対応する部分には同一符号を付し、その
重複説明は省略する。

【００２７】（第１実施形態・・図１〜図５）図１は本
発明の第１実施形態の一部分を示す回路図である。本発
明の第１実施形態は、図１８に示す従来のＤＲＡＭが設
けるセンスアンプ部３及びラッチイネーブル信号発生回
路４と回路構成の異なるセンスアンプ部４０及びラッチ
イネーブル信号発生回路４１を設け、その他について
は、図１８に示す従来のＤＲＡＭと同様に構成したもの
である。

【００２８】図２はセンスアンプ部４０の構成を示す回
路図である。センスアンプ部４０は、図１９に示すビッ
ト線プリチャージ回路１３からｎＭＯＳトランジスタ１
５、１６を削除し、ｎＭＯＳトランジスタ１４からなる
ビット線ダイレクトショート回路４２を残し、その他に
ついては、図１９に示すセンスアンプ部３と同様に構成
したものである。

【００２９】図３はラッチイネーブル信号発生回路４１
の構成を示す回路図である。図３中、ＡＣＴＺはワード
線を立ち上げに行くための基幹信号であるアクティブ信
号、４３はＮＡＮＤ回路、４４〜４７はインバータであ
る。

【００３０】図４及び図５は本発明の第１実施形態にお
ける読出し動作を説明するための波形図であり、ビット
線ＢＬ０Ｚ、ＢＬ０Ｘ側のメモリセルが選択される場合
を例にしている。なお、ビット線トランスファゲート駆
動信号ＢＬＴ０Ｘ、ＢＬＴ１Ｘは図示を省略している。

【００３１】本発明の第１実施形態においては、プリチ
ャージ期間は、ビット線リセット制御信号ＢＲＲＺ＝Ｖ
ＳＳ、アクティブ信号ＡＣＴＺ＝ＶＳＳ、タイミングワ
ード信号ＴＷＬＸ＝ＶＤＤとされ、これに応じて、ビッ
ト線リセット信号ＢＲＳＸ＝ＶＰＰ、ラッチイネーブル
信号ＬＥＸ、ＬＥＺ＝ＶＤＤとなる。また、ビット線ト
ランスファゲート駆動信号ＢＬＴ０Ｘ、ＢＬＴ１Ｘ＝Ｖ
ＰＰとされる。

【００３２】この結果、ビット線ダイレクトショート回
路４２では、ｎＭＯＳトランジスタ１４がＯＮ、センス
アンプ６では、ｐＭＯＳトランジスタ７がＯＦＦ、ｎＭ
ＯＳトランジスタ１０がＯＮ、ビット線トランスファゲ
ート１７、２０では、ｎＭＯＳトランジスタ１８、１
９、２１，２２がＯＮとなり、ビット線ＢＬ０Ｚ、ＢＬ
０Ｘ、ＢＬ１Ｚ、ＢＬ１ＸはｎＭＯＳトランジスタ１０
のスレッショルド電圧Ｖth-nにプリチャージされる。

【００３３】その後、アクティブ期間になると、アクテ
ィブ信号ＡＣＴＺ＝ＶＤＤとされ、これに応じて、ラッ
チイネーブル信号ＬＥＺ＝ＶＳＳとなり、センスアンプ
６では、ｎＭＯＳトランジスタ１０がＯＦＦとなり、セ
ンスアンプ６が非活性状態とされる。

【００３４】続いて、ビット線リセット制御信号ＢＲＲ
Ｚ＝ＶＤＤとされ、これに応じて、ビット線リセット信
号ＢＲＳＸ＝ＶＳＳとなり、ビット線ダイレクトショー
ト回路４２では、ｎＭＯＳトランジスタ１４がＯＦＦと
なる。また、ビット線トランスファゲート駆動信号ＢＬ
Ｔ１Ｘ＝ＶＳＳとなり、ビット線トランスファゲート２
０では、ｎＭＯＳトランジスタ２１、２２がＯＦＦとな
り、ビット線ＢＬ１Ｚ、ＢＬ１Ｘはセンスアンプ部４０
と電気的に切り離される。

【００３５】続いて、ワード線ＷＬが立ち上がり、選択
されたメモリセルからのデータの読出しが行われ、ビッ
ト線ＢＬ０Ｚ、ＢＬ０Ｘ間に僅かの差電位が生じる。こ
の状態になると、タイミングワード信号ＴＷＬＸ＝ＶＳ
Ｓとされ、これに応じて、ラッチイネーブル信号ＬＥＸ
＝ＶＳＳ、ＬＥＺ＝ＶＤＤとなる。この結果、センスア
ンプ６では、ｐＭＯＳトランジスタ７及びｎＭＯＳトラ
ンジスタ１０がＯＮとなり、センスアンプ６が活性化さ
れ、ビット線ＢＬ０Ｚ、ＢＬ０Ｘ間の差電位が増幅され
る。

【００３６】そして、セルデータのデータバスＧＤＢ
Ｚ、ＧＤＢＸへの伝送が終了すると、アクティブ信号Ａ
ＣＴＺ＝ＶＳＳ、タイミングワード信号ＴＷＬＸ＝ＶＤ
Ｄとされ、これに応じて、ラッチイネーブル信号ＬＥＸ
＝ＶＤＤとなり、ラッチイネーブル信号ＬＥＺ＝ＶＤＤ
を維持し、センスアンプ６では、ｐＭＯＳトランジスタ
７がＯＦＦとなり、ｎＭＯＳトランジスタ１０がＯＮを
維持する。

【００３７】その後、ビット線リセット制御信号ＢＲＲ
Ｚ＝ＶＳＳとされ、これに応じて、ビット線リセット信
号ＢＲＳＸ＝ＶＰＰとなり、ビット線ダイレクトショー
ト回路４２では、ｎＭＯＳトランジスタ１４がＯＮとな
る。この結果、ビット線ＢＬ０Ｚ、ＢＬ０ＸはｎＭＯＳ
トランジスタ１０のスレッショルド電圧Ｖth-nにプリチ
ャージされる。また、ビット線トランスファゲート駆動
信号ＢＬＴ１ＸがＶＰＰとされ、ビット線トランスファ
ゲート２０では、ｎＭＯＳトランジスタ２１、２２がＯ
Ｎとなる。

【００３８】以上のように、本発明の第１実施形態によ
れば、センスアンプ活性化用のｎＭＯＳトランジスタを
利用してビット線のプリチャージ電位をＶＣＣ／２より
も低い電位であるｎＭＯＳトランジスタのスレッショル
ド電圧Ｖth-nとしているので、微細化やメモリ容量の増
加を図る場合であっても、素子数の増加を招くことな
く、すなわち、チップ面積の増加によるコスト増を招く
ことなく、“１”データの保持時間が短くならないよう
にすることができる。

【００３９】なお、本発明の第１実施形態においては、
ビット線電位制御手段は、ラッチイネーブル信号発生回
路４１とビット線リセット信号発生回路５とビット線ダ
イレクトショート回路４２とセンスアンプ６のｎＭＯＳ
トランジスタ１０〜１２とを含めて構成されている。

【００４０】（第２実施形態・・図６〜図１１）図６は
本発明の第２実施形態の一部分を示す回路図である。本
発明の第２実施形態は、図１８に示す従来のＤＲＡＭが
設けるセンスアンプ部３、ラッチイネーブル信号発生回
路４及びビット線リセット信号発生回路５と回路構成の
異なるセンスアンプ部４８、ラッチイネーブル信号発生
回路４９及びビット線リセット信号発生回路５０を設
け、その他については、図１８に示す従来のＤＲＡＭと
同様に構成したものである。

【００４１】図７はセンスアンプ部４８の構成を示す回
路図である。センスアンプ部４８は、図１９に示すセン
スアンプ部３が設けるビット線プリチャージ回路１３と
回路構成の異なるビット線プリチャージ回路５１を設
け、その他については、図１９に示すセンスアンプ部３
と同様に構成したものである。

【００４２】ビット線プリチャージ回路５１は、ビット
線ダイレクトショート用のｎＭＯＳトランジスタ１４に
ついては、ビット線リセット信号ＢＲＳ０ＸによりＯ
Ｎ、ＯＦＦを制御し、ビット線にプリチャージ電圧を供
給するためのｎＭＯＳトランジスタ１５、１６について
は、ビット線リセット信号ＢＲＳ１ＸによりＯＮ、ＯＦ
Ｆを制御するようにしたものである。

【００４３】図８はラッチイネーブル信号発生回路４９
の構成を示す回路図である。図８中、ＷＬＴＺはラッチ
イネーブル信号ＬＥＺの発生をタイミングワード信号Ｔ
ＷＬＸで制御するか、アクティブ信号ＡＣＴＺで制御す
るかの切替信号、５２〜５６はインバータ、５７、５８
はＮＡＮＤ回路である。

【００４４】図９はビット線リセット信号発生回路５０
の構成を示す回路図である。図９中、ＢＲＲ０Ｚはビッ
ト線リセット信号ＢＲＳ０Ｘを制御するビット線リセッ
ト制御信号、ＢＲＲ１Ｚはビット線リセット信号ＢＲＳ
１Ｘを制御するビット線リセット制御信号、５９はビッ
ト線リセット信号ＢＲＳ０Ｘを発生するＢＲＳ０Ｘ発生
回路、６０はビット線リセット信号ＢＲＳ１Ｘを発生す
るＢＲＳ１Ｘ発生回路である。

【００４５】ＢＲＳ０Ｘ発生回路５９において、６１、
６２はインバータ、６３〜６６はｐＭＯＳトランジス
タ、６７、６８はｎＭＯＳトランジスタ、６９はインバ
ータであり、７０はｐＭＯＳトランジスタ、７１はｎＭ
ＯＳトランジスタである。

【００４６】ＢＲＳ１Ｘ発生回路６０において、７２、
７３はインバータ、７４〜７７はｐＭＯＳトランジス
タ、７８、７９はｎＭＯＳトランジスタ、８０はインバ
ータであり、８１はｐＭＯＳトランジスタ、８２はｎＭ
ＯＳトランジスタである。

【００４７】図１０及び図１１は本発明の第２実施形態
における読出し動作を説明するための波形図であり、ビ
ット線ＢＬ０Ｚ、ＢＬ０Ｘ側のメモリセルが選択される
場合を例にしている。なお、ビット線トランスファゲー
ト駆動信号ＢＬＴ０Ｘ、ＢＬＴ１Ｘは図示を省略してい
る。

【００４８】本発明の第２実施形態においては、プリチ
ャージ期間は、ビット線リセット制御信号ＢＲＲ１Ｚ、
ＢＲＲ０Ｚ＝ＶＳＳ、アクティブ信号ＡＣＴＺ＝ＶＳ
Ｓ、切替信号ＷＬＴＺ＝ＶＳＳ、タイミングワード信号
ＴＷＬＸ＝ＶＤＤとされ、これに応じて、ビット線リセ
ット信号ＢＲＳ１Ｘ、ＢＲＳ０Ｘ＝ＶＰＰ、ラッチイネ
ーブル信号ＬＥＸ＝ＶＤＤ、ＬＥＺ＝ＶＳＳとなる。ま
た、ビット線トランスファゲート駆動信号ＢＬＴ０Ｘ、
ＢＬＴ１Ｘ＝ＶＰＰとされる。

【００４９】この結果、ビット線プリチャージ回路５１
では、ｎＭＯＳトランジスタ１４〜１６がＯＮ、センス
アンプ６では、ｐＭＯＳトランジスタ７及びｎＭＯＳト
ランジスタ１０がＯＦＦ、ビット線トランスファゲート
１７、２０では、ｎＭＯＳトランジスタ１８、１９、２
１、２２がＯＮとなり、ビット線ＢＬ０Ｚ、ＢＬ０Ｘ、
ＢＬ１Ｚ、ＢＬ１ＸはＶＣＣ／２にプリチャージされ
る。

【００５０】その後、アクティブ期間になると、ビット
線リセット制御信号ＢＲＲ１Ｚ＝ＶＤＤとされ、これに
応じて、ビット線リセット信号ＢＲＳ１Ｘ＝ＶＳＳとな
り、ビット線プリチャージ回路５１では、ｎＭＯＳトラ
ンジスタ１５、１６がＯＦＦとなる。

【００５１】また、アクティブ信号ＡＣＴＺ＝ＶＤＤと
され、これに応じて、ビット線リセット信号ＬＥＺ＝Ｖ
ＤＤとなり、センスアンプ６では、ｎＭＯＳトランジス
タ１０がＯＮとなる。この結果、ビット線ＢＬ０Ｚ、Ｂ
Ｌ０Ｘの電位はＶＣＣ／２からｎＭＯＳトランジスタ１
０のスレッショルド電圧Ｖth-nに引き下げられる。

【００５２】その後、ビット線リセット制御信号ＢＲＲ
０Ｚ＝ＶＤＤにされ、これに応じて、ビット線リセット
信号ＢＲＳ０Ｘ＝ＶＳＳとなり、ビット線プリチャージ
回路５１では、ｎＭＯＳトランジスタ１４がＯＦＦとな
る。また、切替信号ＷＬＴＺ＝ＶＤＤとされ、これに応
じて、ラッチイネーブル信号ＬＥＺ＝ＶＳＳとなり、セ
ンスアンプ６では、ｎＭＯＳトランジスタ１０がＯＦＦ
となる。

【００５３】続いて、ワード線ＷＬが立ち上がり、選択
されたメモリセルからのデータの読出しが行われ、ビッ
ト線ＢＬ０Ｚ、ＢＬ０Ｘ間に僅かの差電位が生じる。こ
の状態になると、タイミングワード信号ＴＷＬＸ＝ＶＳ
Ｓとされ、これに応じて、ラッチイネーブル信号ＬＥＸ
＝ＶＳＳ、ＬＥＺ＝ＶＤＤとなる。この結果、センスア
ンプ６では、ｐＭＯＳトランジスタ７及びｎＭＯＳトラ
ンジスタ１０がＯＮとなり、センスアンプ６が活性化さ
れ、ビット線ＢＬ０Ｚ、ＢＬ０Ｘ間の差電位が増幅され
る。

【００５４】そして、セルデータのデータバスＧＤＢ
Ｚ、ＧＤＢＸへの伝送が終了すると、アクティブ信号Ａ
ＣＴＺ＝ＶＳＳ、タイミングワード信号ＴＷＬＸ＝ＶＤ
Ｄとされ、ラッチイネーブル信号ＬＥＸ＝ＶＤＤ、ＬＥ
Ｚ＝ＶＳＳとなり、センスアンプ６では、ｐＭＯＳトラ
ンジスタ７及びｎＭＯＳトランジスタ１０がＯＦＦとな
り、センスアンプ６が非活性状態とされる。

【００５５】その後、ビット線リセット制御信号ＢＲＲ
１Ｚ、ＢＲＲ０Ｚ＝ＶＳＳとされ、これに応じて、ビッ
ト線リセット信号ＢＲＳ１Ｘ、ＢＲＳ０Ｘ＝ＶＰＰとな
り、ビット線プリチャージ回路５１では、ｎＭＯＳトラ
ンジスタ１４〜１６がＯＮとなる。また、この結果、ビ
ット線ＢＬ０Ｚ、ＢＬ０ＸはＶＣＣ／２にプリチャージ
される。また、ビット線トランスファゲート駆動信号Ｂ
ＬＴ１Ｘ＝ＶＰＰとされ、ビット線トランスファゲート
２０では、ｎＭＯＳトランジスタ２１、２２がＯＮとな
る。

【００５６】以上のように、本発明の第２実施形態によ
れば、ビット線を一旦、ＶＣＣ／２にプリチャージして
いるが、セルデータを読み出す前に、センスアンプ活性
化用のｎＭＯＳトランジスタを利用してビット線の電位
をＶＣＣ／２よりも低い電位であるｎＭＯＳトランジス
タのスレッショルド電圧Ｖth-nに引き下げているので、
微細化やメモリ容量の増加を図る場合であっても、素子
数の増加を招くことなく、すなわち、チップ面積の増加
によるコスト増を招くことなく、“１”データの保持時
間が短くならないようにすることができる。

【００５７】なお、本発明の第２実施形態においては、
ビット線電位制御手段は、ラッチイネーブル信号発生回
路４９とビット線リセット信号発生回路５０とビット線
プリチャージ回路５１とセンスアンプ６のｎＭＯＳトラ
ンジスタ１０〜１２とを含めて構成されている。

【００５８】（第３実施形態・・図１２〜図１７）図１
２は本発明の第３実施形態の一部分を示す回路図であ
る。本発明の第３実施形態は、図１８に示す従来のＤＲ
ＡＭが設けるセンスアンプ部３、ラッチイネーブル信号
発生回路４及びビット線リセット信号発生回路５と回路
構成の異なるセンスアンプ部８３、ラッチイネーブル信
号発生回路８４及びビット線リセット信号発生回路８５
を設け、その他については、図１８に示す従来のＤＲＡ
Ｍと同様に構成したものである。

【００５９】図１３はセンスアンプ部８３の構成を示す
回路図である。センスアンプ部８３は、図７に示すセン
スアンプ部４８と同様に構成したものである。

【００６０】図１４はラッチイネーブル信号発生回路８
４の構成を示す回路図である。図１４中、ＴＥＳＺは試
験モードを設定する試験モード設定信号、８６〜９０は
インバータ、９１、９２はＮＡＮＤ回路である。試験モ
ード設定信号ＴＥＳＺは、試験モードに設定する場合に
はＶＤＤとされる。

【００６１】図１５はビット線リセット信号発生回路８
５の構成を示す回路図である。図１５中、９３はビット
線リセット信号ＢＲＳ０Ｘを発生するＢＲＳ０Ｘ発生回
路、９４はビット線リセット信号ＢＲＳ１Ｘを発生する
ＢＲＳ１Ｘ発生回路である。

【００６２】ＢＲＳ０Ｘ発生回路９３において、９５、
９６はインバータ、９７〜１００はｐＭＯＳトランジス
タ、１０１、１０２はｎＭＯＳトランジスタ、１０３は
インバータであり、１０４はｐＭＯＳトランジスタ、１
０５はｎＭＯＳトランジスタである。

【００６３】ＢＲＳ１Ｘ発生回路９４において、１０６
はＮＯＲ回路、１０７はインバータ、１０８〜１１１は
ｐＭＯＳトランジスタ、１１２、１１３はｎＭＯＳトラ
ンジスタ、１１４はインバータであり、１１５はｐＭＯ
Ｓトランジスタ、１１６はｎＭＯＳトランジスタであ
る。

【００６４】図１６及び図１７は本発明の第３実施形態
の試験モード時の動作を説明するための波形図であり、
ビット線ＢＬ０Ｚ、ＢＬ０Ｘ側のメモリセルが選択され
る場合を例にしている。なお、ビット線トランスファゲ
ート駆動信号ＢＬＴ０Ｘ、ＢＬＴ１Ｘは図示を省略して
いる。

【００６５】本発明の第３実施形態においては、プリチ
ャージ期間は、試験モード設定信号ＴＥＳＺ＝ＶＳＳ、
ビット線リセット制御信号ＢＲＲＺ＝ＶＳＳ、アクティ
ブ信号ＡＣＴＺ＝ＶＳＳ、タイミングワード信号ＴＷＬ
Ｘ＝ＶＤＤとされ、これに応じて、ビット線リセット信
号ＢＲＳ１Ｘ、ＢＲＳ０Ｘ＝ＶＰＰ、ラッチイネーブル
信号ＬＥＸ＝ＶＤＤ、ＬＥＺ＝ＶＳＳとなる。また、ビ
ット線トランスファゲート駆動信号ＢＬＴ０Ｘ、ＢＬＴ
１Ｘ＝ＶＰＰとされる。

【００６６】この結果、ビット線プリチャージ回路５１
では、ｎＭＯＳトランジスタ１４〜１６がＯＮ、センス
アンプ６では、ｐＭＯＳトランジスタ７及びｎＭＯＳト
ランジスタ１０がＯＦＦ、ビット線トランスファゲート
１７、２０では、ｎＭＯＳトランジスタ１８、１９、２
１、２２がＯＮとなり、ビット線ＢＬ０Ｚ、ＢＬ０Ｘ、
ＢＬ１Ｚ、ＢＬ１ＸはＶＣＣ／２にプリチャージされ
る。

【００６７】この状態から、試験モード設定信号ＴＥＳ
Ｚ＝ＶＤＤとされ、試験モードに設定されると、これに
応じて、ビット線リセット信号ＢＲＳ１Ｘ＝ＶＳＳ、ラ
ッチイネーブル信号ＬＥＺ＝ＶＤＤとなり、ビット線プ
リチャージ回路５１では、ｎＭＯＳトランジスタ１５、
１６がＯＦＦ、センスアンプ６では、ｎＭＯＳトランジ
スタ１０がＯＮとなる。また、ビット線トランスファゲ
ート駆動信号ＢＬＴ１ＸがＶＳＳとされ、ビット線トラ
ンスファゲート２０では、ｎＭＯＳトランジスタ２１、
２２がＯＦＦとされる。この結果、ビット線ＢＬ０Ｚ、
ＢＬ０ＸはｎＭＯＳトランジスタ１０のスレッショルド
電圧Ｖth-nに引き下げられる。

【００６８】その後、ビット線リセット制御信号ＢＲＲ
Ｚ＝ＶＳＳとされ、これに応じて、ビット線リセット信
号ＢＲＳ０Ｘ＝ＶＤＤとなり、ビット線プリチャージ回
路５１では、ｎＭＯＳトランジスタ１４がＯＦＦとな
る。また、アクティブ信号ＡＣＴＺ＝ＶＤＤとされ、こ
れに応じて、ビット線リセット信号ＬＥＺがＶＳＳとな
り、センスアンプ６では、ｎＭＯＳトランジスタ１０が
ＯＦＦとなる。

【００６９】続いて、ワード線ＷＬが立ち上がり、選択
されたメモリセルからのデータの読出しが行われ、ビッ
ト線ＢＬ０Ｚ、ＢＬ０Ｘ間に僅かの差電位が生じる。こ
の状態になると、タイミングワード信号ＴＷＬＸ＝ＶＳ
Ｓとされ、これに応じて、ラッチイネーブル信号ＬＥＸ
＝ＶＳＳ、ＬＥＺ＝ＶＤＤとなる。この結果、センスア
ンプ６では、ｐＭＯＳトランジスタ７及びｎＭＯＳトラ
ンジスタ１０がＯＮとなり、センスアンプ６が活性化さ
れ、ビット線ＢＬ０Ｚ、ＢＬ０Ｘ間の差電位が増幅され
る。

【００７０】そして、セルデータのデータバスＧＤＢ
Ｚ、ＧＤＢＸへの伝送が終了すると、試験モード設定信
号ＴＥＳＺ＝ＶＳＳ、アクティブ信号ＡＣＴＺ＝ＶＳ
Ｓ、タイミングワード信号ＴＷＬＸ＝ＶＤＤとされ、ラ
ッチイネーブル信号ＬＥＸ＝ＶＤＤ、ＬＥＺ＝ＶＳＳと
なり、センスアンプ６では、ｐＭＯＳトランジスタ７及
びｎＭＯＳトランジスタ１０がＯＦＦとなり、センスア
ンプ６が非活性状態とされる。

【００７１】その後、ビット線リセット制御信号ＢＲＲ
Ｚ＝ＶＳＳとされ、これに応じて、ビット線リセット信
号ＢＲＳ１Ｘ、ＢＲＳ０Ｘ＝ＶＰＰとなり、ビット線プ
リチャージ回路５１では、ｎＭＯＳトランジスタ１４〜
１６がＯＮとなる。この結果、ビット線ＢＬ０Ｚ、ＢＬ
０ＸはＶＣＣ／２にプリチャージされる。また、ビット
線トランスファゲート駆動信号ＢＬＴ１Ｘ＝ＶＰＰとな
り、ビット線トランスファゲート２０では、ｎＭＯＳト
ランジスタ２１、２２がＯＮとなる。

【００７２】なお、本発明の第３実施形態においては、
ビット線電位制御手段は、ラッチイネーブル信号発生回
路８４とビット線リセット信号発生回路８５とビット線
プリチャージ回路５１とセンスアンプ６のｎＭＯＳトラ
ンジスタ１０〜１２とを含めて構成されている。

【００７３】通常モード時は、試験モード設定信号ＴＥ
ＳＺ＝ＶＳＳとされるので、ラッチイネーブル信号発生
回路８４では、ＮＡＮＤ回路９２はタイミングワード信
号ＴＷＬＸに対してインバータとして機能し、ラッチイ
ネーブル信号ＬＥＸ、ＬＥＺは図１８に示す従来のＤＲ
ＡＭの場合と略同様の信号となる。また、ビット線リセ
ット信号発生回路８５では、ＮＯＲ回路１０６は、ビッ
ト線リセット制御信号ＢＲＲＺに対してインバータとし
て機能するので、ビット線リセット信号ＢＲＳ０Ｘ、Ｂ
ＲＳ１Ｘは同相の信号となる。したがって、通常モード
時には、図１８に示す従来のＤＲＡＭの場合と同様に動
作する。

【００７４】以上のように、本発明の第３実施形態によ
れば、ビット線をＶＣＣ／２にプリチャージした後、試
験モード時には、セルデータ読出し前のビット線の電位
をＶＣＣ／２よりも低い電位としているので、“０”デ
ータの読出しマージンを小さくすることができ、“０”
データのリフレッシュ試験に要する時間を短縮すること
ができる。

【００７５】なお、セルデータ読出し前のビット線の電
位は、アクティブ信号ＡＣＴＺをＶＤＤにするタイミン
グで決まるので、アクティブ信号ＡＣＴＺをＶＤＤにす
るタイミングを変化させることにより、セルデータの読
出し前におけるビット線の電位をＶＣＣ／２〜Ｖth-nの
範囲の低い所望の電位に設定することができる。

【００７６】また、本発明の第３実施形態においては、
試験モード時、ｎＭＯＳトランジスタ１０をＯＮとする
ことにより、セルデータ読出し前のビット線の電位をＶ
ＣＣ／２よりも低い電位に設定するようにした場合につ
いて説明したが、この代わりに、ｐＭＯＳトランジスタ
７をＯＮとすることにより、セルデータ読出し前のビッ
ト線の電位をＶＣＣ／２よりも高い電位としても良く、
このようにする場合には、“１”データの読出しマージ
ンを小さくすることができるので、“１”データのリフ
レッシュ試験に要する時間を短縮することができる。

【００７７】この場合、セルデータ読出し前のビット線
の電位はｐＭＯＳトランジスタ７をＯＮとする時間で決
まるので、ｐＭＯＳトランジスタ７をＯＮとする時間を
制御することにより、セルデータの読出し前におけるビ
ット線の電位をＶＣＣ／２よりも高い所望の電位に設定
させることができる。

【００７８】

【発明の効果】以上のように、本発明によれば、センス
アンプのトランジスタを利用してセルデータ読出し前の
第１、第２のビット線の電位を制御することができるの
で、第１、第２のビット線の電位を第１、第２のビット
線が取り得る最高電位と最低電位の中間よりも低い電位
とすることにより、微細化やメモリ容量の増加を図る場
合であっても、素子数の増加を招くことなく、すなわ
ち、チップ面積の増加によるコスト増を招くことなく、
“１”データの保持時間が短くならないようにすること
ができる。

【００７９】また、ビット線電位制御手段を、試験モー
ド時に、セルデータ読出し前の第１、第２のビット線の
電位を制御する構成とする場合には、第１、第２のビッ
ト線の電位をセルデータの読出しマージンが小さくなる
電位とすることにより、リフレッシュ試験に要する時間
を短縮することができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態の一部分を示す回路図で
ある。

【図２】本発明の第１実施形態が備えるセンスアンプ部
の構成を示す回路図である。

【図３】本発明の第１実施形態が備えるラッチイネーブ
ル信号発生回路の構成を示す回路図である。

【図４】本発明の第１実施形態における読出し動作を説
明するための波形図である。

【図５】本発明の第１実施形態における読出し動作を説
明するための波形図である。

【図６】本発明の第２実施形態の一部分を示す回路図で
ある。

【図７】本発明の第２実施形態が備えるセンスアンプ部
の構成を示す回路図である。

【図８】本発明の第２実施形態が備えるラッチイネーブ
ル信号発生回路の構成を示す回路図である。

【図９】本発明の第２実施形態が備えるビット線リセッ
ト信号発生回路の構成を示す回路図である。

【図１０】本発明の第２実施形態における読出し動作を
説明するための波形図である。

【図１１】本発明の第２実施形態における読出し動作を
説明するための波形図である。

【図１２】本発明の第３実施形態の一部分を示す回路図
である。

【図１３】本発明の第３実施形態が備えるセンスアンプ
部の構成を示す回路図である。

【図１４】本発明の第３実施形態が備えるラッチイネー
ブル信号発生回路の構成を示す回路図である。

【図１５】本発明の第３実施形態が備えるビット線リセ
ット信号発生回路の構成を示す回路図である。

【図１６】本発明の第３実施形態の試験モード時の動作
を説明するための波形図である。

【図１７】本発明の第３実施形態の試験モード時の動作
を説明するための波形図である。

【図１８】従来のＤＲＡＭの一例の一部分を示す回路図
である。

【図１９】図１８に示す従来のＤＲＡＭが備えるセンス
アンプ部の構成を示す回路図である。

【図２０】図１８に示す従来のＤＲＡＭが備えるラッチ
イネーブル信号発生回路の構成を示す回路図である。

【図２１】図１８に示す従来のＤＲＡＭが備えるビット
線リセット信号発生回路の構成を示す回路図である。

【図２２】図１８に示す従来のＤＲＡＭにおける読出し
動作を説明するための波形図である。

【図２３】図１８に示す従来のＤＲＡＭにおける読出し
動作を説明するための波形図である。

【符号の説明】

ＬＥＸ、ＬＥＺ…ラッチイネーブル信号ＢＲＲＺ、ＢＲＲ０Ｚ、ＢＲＲ１Ｚ…ビット線リセット
制御信号ＢＲＳＸ、ＢＲＳ０Ｘ、ＢＲＳ１Ｘ…ビット線リセット
信号ＢＬＴ０Ｘ、ＢＬＴ１Ｘ…ビット線トランスファゲート
駆動信号ＢＬ０Ｘ、ＢＬ０Ｚ、ＢＬ１Ｘ、ＢＬ１Ｚ…ビット線ＧＤＢＸ、ＧＤＢＺ…データバスＣＬＳＺ…コラム選択信号ＴＥＳＺ…試験モード設定信号ＷＬＴＺ…切替信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者北本綾子神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内Ｆターム(参考） 5L106 AA01 DD12 GG05 GG07 5M024 AA70 BB40 CC54 CC62 CC65 CC74 LL01 MM04 PP01 PP02 PP03 PP07

Claims

【特許請求の範囲】

【請求項１】対をなす第１、第２のビット線と、セルデ
ータの読出し時、前記第１、第２のビット線間に生ずる
差電位を増幅するセンスアンプを有する半導体記憶装置
であって、前記センスアンプのトランジスタを利用してセルデータ
読出し前の前記第１、第２のビット線の電位を制御する
ビット線電位制御手段を有していることを特徴とする半
導体記憶装置。
【請求項２】前記ビット線電位制御手段は、前記第１、
第２のビット線を前記第１、第２のビット線が取り得る
最高電位と最低電位の中間よりも低い電位にプリチャー
ジすることを特徴とする請求項１記載の半導体記憶装
置。
【請求項３】前記ビット線電位制御手段は、前記第１、
第２のビット線を前記第１、第２のビット線が取り得る
最高電位と最低電位の中間の電位にプリチャージした
後、セルデータ読出し前に、前記第１、第２のビット線
の電位を前記中間の電位よりも低い電位とすることを特
徴とする請求項１記載の半導体記憶装置。
【請求項４】前記ビット線電位制御手段は、試験モード
時に、前記センスアンプのトランジスタを利用してセル
データ読出し前の前記第１、第２のビット線の電位を制
御することを特徴とする請求項１記載の半導体記憶装
置。