KR960006381B1 - 반도체 메모리 장치의 비트라인 센스 증폭회로 및 그 방법 - Google Patents

Abstract

내용 없음.

Description

반도체 메모리 장치의 비트라인 센스 증폭회로 및 그 방법

제1도는 종래의 기술에 의한 반도체 메모리 장치의 센스 증폭회로

제2도는 본 발명에 의한 반도체 메모리 장치의 센스 증폭회로

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 메모리 셀로부터 데이타를 독출하는 경우의 데이타센싱 동작을 개선시킨 반도체 메모리 장치의 센스 증폭회로 및 그 방법에 관한 것이다.

최근에 반도체 메모리 장체가 점점 고밀도화, 고집적화 되어지고, 그에 따라 반도체 메모리 장치를 구성하고 있는 각종 소자들의 크기도 점점 작아지는 추세에 있다. 소자들의 크기가 점점 작아지므로 인하여 내전압 능력도 같이 감소되므로 안정적인 동작을 구현하기 위해서는 각 구성 소자에 공급되는 동작 전압의 전압 레벨을 낮추어야 한다. 그러한 목적을 위하여 통상적인 반도체 메모리 장치는 내부전압 발생회로를 탑제하고 있으면, 그에 따라 외부에서 공급되는 전원전압을 내부전압으로 변환하여 사용하고 있다.

제1도는 종래의 기술에 의한 반도체 메모리 장치의 비트라인 센스 증폭회로를 보이는 도면이다. 제1도의 비트라인 센스 증폭회로는 워드라인 WL과 게이트가 접속하고 있는 NMOS억세스 트랜지스터30와 접지전압 VSS 사이에 접속하고 있는 캐패시터40을 구비한다. 이러한 구성은 통상적인 DRAM의 구성으로서 캐패시터는 "1" 또는 "0"의 데이타를 저장하게 된다. 제1도에 도시된 반도체 메모리 장치의 비트라인 센스 증폭회로는 소오스 단자가 전원전압 VCC에 접속하고, 드레인 단자가 풀업 노드 N1 사이에 접속하고 있으며, 게이트 단자가 풀업 제어신호 LAPG에 접속하고 있는 비트라인 풀업 트랜지스터5와, 드레인 단자가 풀다운 노드 N2에 접속하고 소오스 단자가 접지전압 사이에 접속하고 있으며 게이트 단자가 풀다운 제어신호LANG에 접속하고 있는 비트라인 풀다운 트랜지스터35와, 비트라인 BL 및에 실리는 메모리 셀의 데이타를 센싱하기 위하여 상기 풀업 노드에 소오스 단자가 공통으로 접속하고 드레인 단자가 비트라인 BL 및에 접속하고 있는 PMOS 트랜지스터10,15와 드레인 단자가 비트라인 BL 및에 각각 접속하고 소오스 단자가 풀다운 노드 N2에 접속하고 있는 NMOS 트랜지스터20, 25를 구비하며 PMOS트랜지스터10 및 NMOS 트랜지스터20의 게이트 단자는 비트라인에 접속하고 PMOS 트랜지스터15 및 트랜지스터25의 게이트 단자는 비트라인 BL에 접속하고 있는 래치 형태로 구성된 센싱부 SE를 구비하고 있다.

제1도에 도시된 반도체 메모리 장치의 동작을 더욱 상세히 설명한다. 본 발명의 이해를 돕기 위하여 캐패시터40에 저장된 "1"이라는 데이타를 센싱하는 경우의 동작을 설명한다. 공지된 바와 같이 비트라인 센싱이 개시되기 전에 비트라인 BL 및는 1/2VCC로 프리차아지되어 있다. 도시되어 있지 않은 워드라인부스팅 회로를 통하여 워드라인 WL에 충분히 승압된 승압 전압이 입력되면 억세스 트랜지스터30이 도통되면서 캐패시터40에 저장된 전하와 비트라인 BL 사이에 차아지 셰어링(charge sharing)이 일어나게 된다. 차아지 셰어링이 완료되면 비트라인 BL은 1/2VCC+△VBL의 전위를 가지게 되고, 비트라인는 1/2VCC의 전위를 가지게 된다. 이때, 풀다운 제어신호 LANG가 논리 "하이"상태가 되면서 비트라인 풀다운 트랜지스터35는 턴온되며, 이에 의해 풀다운 노드는 접지전압 레벨을 가지게 되며, 비트라인 BL의 전위가 비트라인의 전위보다 △VBL만큼 높음으로 인하여 NMOS 트랜지스터25는 턴온되어 비트라인에 실린 전하는 NMOS 트랜지스터25 및 풀다운 트랜지스터35를 통하여 접지전압단으로 흐르게 된다. 시간이 경과함에 따라 비트라인 BL 및에 전위차는 점점 증대되고, 이러한 전압차가 일정한 레벨에 도달하게 되면 풀업 제어신호 LAPG는 논리 "로우"상태로 전이하게 되어 비트라인 풀업 트랜지스터5는 턴온되어비트라인 풀업 트랜지스터5 및 PMOS 트랜지스터10을 통하여 전원전압 VCC로부터 비트라인 BL에 전하가 공급된다. 소정 시간 경과후 비트라인 BL은 전원전압 VCC에 근접한 전압 레벨을 가지게 되어, 일련의 데이타 리이드 동작이 종료된다.

그러나, 외부 동작 전압이 저하됨에 따라 반도체 메모리 장치 내의 각종 회로의 구동 능력이 떨어지며,그에 따라 반도체 메모리 장치의 효율성이 저하되는 등 바람직하지 못한 현상들이 발생한다. 특히, DRAM(dynamic random access memory)에 있어서, 비트라인에 실리는 데이타의 전위를 센싱하는 역할을 수행하는 비트라인 센스 증폭회로에 있어서, 이러한 센스 증폭회로의 센싱 속도를 결정하는 비트라인의 디벨로프(develope)가 외부 동작 전압의 저하로 인하여 충분히 이루어지지 않아 센싱 속도가 저하되는 문제점을 노출시킨다.

이와 같은 종래의 기술에 의한 반도체 메모리 장치에 있어서, 외부전압 VCC는 비트라인 풀업 트랜지스터5를 통하여 비트라인에 전하를 공급하게 되는데 전원전압이 점점 저하되면서 비트라인으로의 전하 공급이 원할하지 못한 문제점이 발생하게 되는 것이다.

따라서, 본 발명의 목적은 비트라인 센싱 속도를 향상시켜 구동능력이 개선된 반도체 메모리 장치의 비트라인 센스 증폭회로 및 그 방법을 제공함에 있다.

이와 같은 본 발명의 목적은 적어도 하나의 워드라인을 가지는 행 블럭과, 적어도 한쌍의 비트라인을 가지는 열블럭으로 구성된 메모리 셀 어레이를 가지는 반도체 메모리 장치에 있어서, 비트라인 풀업 노드를 통하여 비트라인 풀업 제어 신호의 제어에 의해 상기 비트라인을 풀업하기 위한 비트라인 풀업 수단과, 비트라인 풀다운 노드를 통하여 비트라인 풀다운 제어 신호의 제어에 의해 상기 비트라인을 풀다운하기 위한 비트라인 풀다운 수단과, 상기 비트라인 풀업 수단 및 상기 비트라인 풀다운 수단 사이에 형성되며 상기비트라인에 실리는 상기 메모리 셀의 데이타를 센싱하기 위한 센싱부와, 프리차아지 노드를 가지며 칩이 스탠바이 상태에 있을때 상기 프리차아지 노드를 프리차아지 상태로 만든 후 상기 센싱부가 동작을 개시하면 상기 비트라인 풀업 노드와 상기 프리차아지 노드가 차아지 셰어링 동작을 개시하도록 하는 비트라인풀업 노드 제어 회로를 구비함을 특징으로 하는 반도체 메모리 장치를 제공함으로서 달성된다.

본 발명의 또다른 목적은 비트라인 풀업 노드를 통하여 비트라인 풀업 제어 신호의 제어에 의해 상기비트라인을 풀업하는 과정과, 비트라인 풀다운 노드를 통하여 비트라인 풀다운 제어 신호의 제어에 의해 상기 비트라인을 풀다운하기 위한 비트라인 풀다운 과정과, 상기 비트라인에 실리는 상기 메모리 셀의 데이타를 센싱하는 과정을 구비하는 반도체 메모리 장치의 비트라인 센싱 방법에 있어서, 칩이 스탠바이 상태에 있을때 소정의 프리차아지 노드를 프리차아지 상태로 만드는 과정과, 상기 센싱 과정이 개시되면 상기 비트라인 풀업 노드와 상기 프리차아지 노드가 차아지 셰어링 동작을 개시하도록 하는 과정을 더 구비함을 특징으로 하는 반도체 메모리 장치의 비트라인 센싱 방법을 제공함으로서 달성된다.

이하 본 발명을 첨부한 도면을 참조하여 더욱 상세하게 설명한다. 본 발명에 의한 비트라인 센스 증폭회로에 사용되는 구성 소자가 종래의 기술에 의한 센스 증폭회로에 있어서의 구성 소자와 동일한 경우에 있어서는 동일한 참조 번호를 사용하였다.

제2도는 본 발명에 의한 반도체 메모리 장치의 비트라인 센스 증폭회로를 보이는 도면이다. 제2도의 비트라인 센스 증폭회로는 워드라인 WL과 게이트가 접속하고 있는 NMOS 트랜지스터30 및 NMOS 억세스트랜지스터30와 접지전압 VSS 사이에 접속하고 있는 캐패시터40을 구비한다. 이러한 구성은 통상적인DRAM의 구성으로서 캐패시터는 "1" 또는 "0"의 데이타를 저장하게 된다. 제1도에 도시된 반도체 메모리장치의 비트라인 센스 증폭회로는 소오스 단자가 전원전압 VCC에 접속하고, 드레인 단자가 풀업 노드 N1사이에 접속하고 있으며, 게이트 단자가 풀업 제어신호 LAPG에 접속하고 있는 비트라인 풀업 트랜지스터5와, 드레인 단자가 풀다운 노드 N2에 접속하고 소오스 단자가 접지전압 사이에 접속하고 있으며 게이트단가가 풀다운 제어신호 LANG에 접속하고 있는 비트라인 풀다운 트랜지스터5와, 비트라인 BL 및에 실리는 메모리 셀의 데이타를 센싱하기 위하여 상기 풀업 노드에 소오스 단자가 공통으로 접속하고 드레인단자가 비트라인 BL 및에 각각 접속하고 있는 PMOS 트랜지스터10,15와 드레인 단자가 비트라인 BL 및에 각각 접속하고 있는 소오스 단자가 풀다운 노드 N2에 접속하고 있는 NMOS 트랜지스터20, 25를 구비하며 PMOS 트랜지스터10 및 NMOS 트랜지스터20의 게이트 단자는 비트라인에 접속하고 PMOS 트랜지스터15 및 NMOS 트랜지스터25의 게이트 단자는 비트라인 BL에 접속하고 있는 래치 형태로 구성된 센싱부 SE를 구비한다. 또한 제2도에 도시된 비트라인 센스 증폭회로는 소오스 단자가 전원전압 VCC에 접속하고 드레인 단자가 프리차아지 노드 N3에 접속하며 게이트 단자가 소정의 제1제어신호B에 접속하는 PMOS 트랜지스터45와, 노드 N3에 프리차아지된 전하를 저장하기 위하여 노드 N3와 접지전압 VSS 사이에 접속하는 캐패시터50와, 소오스 단자가 프리차아지 노드 N3에 접속하고 드레인 단자가 비트라인 풀업 노드 N1에 접속하고 게이트 단자가 소정의 제2제어신호 A에 접속하고 있는 NMOS 트랜지스터55를 구비하고 있는 비트라인 풀업 노드 제어 회로85를 구비하고 있다.

제2도에 도시된 비트라인 센스 증폭회로는 종래의 기술에 의한 비트라인 센스 증폭회로의 동작과 유사하다. 그러나, 본 발명에 의한 비트라인 센스 증폭회로에 있어서는 칩이 스탠바이 상태에 있는 경우, 즉, 외부에서 입력되는 로우 어드레스 스트로브 신호가 인에이블되지 않은 상태에서 PMOS 트랜지스터45로 입력되는 제1제어 클럭 B를 논리 "로우"상태로 만들어 프리차아지 노드 N3를 미리 전원전압 VCC레벨로 프리차아지 시킨다. 그 이후 비트라인 풀업 제어신호 LAPG가 논리 "로우''로 인에이블되는 시점에서 제2제어클럭 A를 논리 "로우"상태로 인에이블시킨다. 이러한 동작에 의하여 캐패시터 50에 저장된 전하는 프리차아지 노드 N3 및 PMOS 트랜지스터55를 통하여 비트라인 BL로 이동되며 프리차아지 노드 N3의 전압 레벨과 비트라인 BL의 전압이 동일하게 되는 시점에서 제2제어 클럭 A를 디스에이블 시키게 된다. 즉, 본발명에 의한 비트라인 풀업 노드 제어 회로 85는 칩이 스탠바이 상태에 있을때 프리차아지 노드 N3를 프리차아지 상태로 만든 후 센싱부 SE가 동작을 개시하면 비트라인 풀업 노드 N1과 프리차아지 노드 N3가 차아지 셰어링동작을 개시하도록 하는 역할을 한다.

본 발명에 의한 비트라인 센스 증폭회로에서는 칩이 대기상태에 있는 동안 미리 캐패시터에 전하를 저장하여 둠으로써 전류의 분산 효과를 가져오게 할 수 있다. 즉, 이는 결국은 비트라인 센싱 동작시, 비트라인 BL 및의 디벨로프를 빠르게 가져갈 수 있는 장점이 있다.

상술한 바와 같은 본 발명에 의한 비트라인 센스 증폭회로에 의하여 비트라인의 디벨로프를 증가시키며 비트라인 센싱 속도를 향상시킬 수 있는 효과가 있다.

Claims (8)

1. 적어도 하나의 워드라인을 가지는 행 블럭과, 적어도 한쌍의 비트라인을 가지는 열블럭으로 구성된 메모리 셀 어레이를 가지는 반도체 메모리 장치에 있어서, 비트라인 풀업 노드를 통하여 비트라인 풀업 제어 신호의 제어에 의해 상기 비트라인을 풀업하기 위한 비트라인 풀업 수단과, 비트라인 풀다운 노드를 통하여 비트라인 풀다운 제어 신호의 제어에 의해 상기 비트라인을 풀다운하기 위한 비트라인 풀다운 수단단, 상기 비트라인 풀업 수단 및 상기 비트라인 풀다운 수단 사이에 형성되며 상기 비트라인에 실리는 상기 메모리 셀의 데이타를 센싱하기 위한 센싱부와, 프리차아지 노드를 가지며 칩이 스탠바이 상태에 있을때 상기 프리차아지 노드를 프리차아지 상태로 만든 후 상기 센싱부가 동작을 개시하면 상기 비트라인 풀업 노드와 상기 프리차아지 노드가 차아지 세어링 동작을 개시하도록 하는 비트라인 풀업 노드 제어 회로를 구비함을 특징으로 하는 반도체 메모리 장치.
2. 제 1항에 있어서, 상기 비트라인 풀업 노드 제어 회로는 제1제어 클럭의 인에이블되므로서 상기 프리차아지 노드를 전원전압 레벨로 프리차아지하는 제1트랜지스터와, 상기 프리차아지 노드에 실리는 전하를 저장하기 위한 캐패시터와, 상기 비트라인 풀업 제어 신호가 인에이블되는 시점에서 인에이블되는 제2제어클럭의 제어에 의해 상기 풀업 노드와 상기 프리차아지 노드를 전기적으로 접속하는 제2트랜지스터를 구비함을 특정으로 하는 반도체 메모리 장치.
3. 제2항에 있어서, 상기 제2제어 클럭은 상기 비트라인 풀업 제어 신호에 대응하여 발생됨을 특징으로하는 반도체 메모리 장치.
4. 제3항에 있어서, 상기 제1제어 클럭은 상기 제2제어 클럭을 소정 시간 홀딩된 후 발생됨을 특징으로하는 반도체 메모리 장치.
5. 비트라인 풀업 노드를 통하여 비트라인 풀업 제어 신호의 제어의 의해 상기 비트라인을 풀업하는 과정과, 비트라인 풀다운 노드를 통하여 비트라인 풀다운 제어 신호의 제어에 의해 상기 비트라인을 풀다운하기 위한 비트라인 풀다운 과정과, 상기 비트라인에 실리는 상기 메모리 셀의 데이타를 센싱하는 과정을 구비하는 반도체 메모리 장치의 비트라인 센싱 방법에 있어서, 칩이 스탠바이 상태에 있을때 소정의 프리차아지 노드를 프리차아지 상태로 만드는 과정과, 상기 센싱 과정이 개시되면 상기 비트라인 풀업 노드와 상기 프리차아지 노드가 차아지 세어링 동작을 개시하도록 하는 과정을 더 구비함을 특징으로 하는 비트라인 센싱 방법.
6. 제5항에 있어서, 상기 프리차아지 노드는 제1제어 클럭이 인에이블되므로서 전원전압 레벨로 프리차아지되며, 상기 비트라인 풀업 제어 신호가 인에이블되는 시점에서 인에이블되는 제2제어 클럭의 제어의 의해 상기 비트라인 풀업 노드와 전기적으로 접속됨을 특징으로 하는 반도체 메모리 장치의 비트라인 센싱방법.
7. 제6항에 있어서, 상기 제2제어 클럭은 상기 비트라인 풀업 제어 신호에 대응하여 발생됨을 특징으로하는 비트라인 센싱 방법.
8. 제7항에 있어서, 상기 제1제어 클럭은 상기 제2제어 클럭이 소정 시간 홀딩된 후 발생됨을 특징으로하는 비트라인 센싱 방법.