KR20070120655A - 반도체 메모리 장치 및 이에 따른 셀프 리프레쉬 방법 - Google Patents

반도체 메모리 장치 및 이에 따른 셀프 리프레쉬 방법 Download PDF

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Abstract

본 발명은 반도체 메모리 장치 및 이에 따른 셀프 리프레쉬 방법에 관한 것으로, 본 발명에 따른 반도체 메모리 장치는, 복수개의 입출력 포트를 구비하고, 각각의 입출력 포트를 통하여 각각 독립적인 동작을 수행하되, 셀프 리프레쉬 주기는 다른 입출력 포트를 통해 수행되는 동작의 종류에 종속적임을 특징으로 한다. 본 발명에 따르면, 듀얼 포트 반도체 메모리 장치를 포함하는 멀티 포트 반도체 메모리 장치에서의 리프레쉬 특성이 개선되는 효과가 있다.
듀얼포트, 셀프 리프레쉬, 액티브, 주기, 종속

Description

반도체 메모리 장치 및 이에 따른 셀프 리프레쉬 방법{Semiconductor memory device and method for self refresh therefore}
도 1은 종래의 단일포트 반도체 메모리 장치의 액세스 경로도이고,
도 2는 종래의 듀얼포트 반도체 메모리 장치의 액세스 경로도이고,
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 구성하는 리프레쉬 제어회로의 블록도이고,
도 4는 도 3의 액티브 모드 감지부의 구현예를 나타낸 회로도이고,
도 5는 도 3의 리프레쉬 주기 변환신호 발생부의 구현예를 나타낸 회로도이고,
도 6은 도 3의 리프레쉬 주기 제어부의 구현예를 나타낸 회로도이고,
도 7은 도 4 내지 도 6의 신호들의 동작 타이밍도이다.
*도면의 주요 부분에 대한 부호의 설명*
200 : 리프레쉬 주기 제어회로 210 : 액티브 모드 감지부
220 : 리프레쉬 주기 변환신호 발생부
230 : 리프레쉬 주기 제어부 PACT : 제1펄스
PPRE : 제2펄스 POSC_RED : 리프레쉬 주기 변환신호
POSC : 리프레쉬 주기 발생신호
본 발명은 반도체 메모리 장치 및 이에 따른 셀프 리프레쉬 방법에 관한 것으로, 더욱 구체적으로는 멀티포트 반도체 메모리 장치에서 한쪽 입출력 포트에서 수행되는 동작의 종류에 따라 다른 쪽 입출력 포트를 통해 수행되는 셀프 리프레쉬 동작에서 주기를 컨트롤 하는 반도체 메모리 장치 및 이에 따른 셀프 리프레쉬 방법에 관한 것이다.
잘 알려진 바와 같이, 디램(DRAM)의 한 메모리 셀은 하나의 선택 트랜지스터(select transistor)와 하나의 데이터 저장 커패시터(data storing capacitor)로 구성된다. 따라서, 반도체 기판 내에서의 집적 밀도(integration density)를 높이기에 적합한 반도체 메모리 소자로서 디램이 널리 사용되고 있다. 그러나, 이러한 디램에서는 상기 저장 커패시터 및 선택 트랜지스터를 통해 전하가 누설되기 때문에 디램 셀들에 전하를 재충전(recharge)하는 리프레쉬를 주기적으로 수행하는 것이 필요하다. 따라서, 디램과 같은 반도체 메모리 장치의 경우에는 리프레쉬와 관련된 제반동작들을 제어하기 위한 리프레쉬 제어회로 등이 필요하게 된다.
이러한 디램과 같은 반도체 메모리 장치에서의 메모리셀들을 리프레쉬하는데 널리 사용되고 있는 몇 가지 잘 알려진 방법들이 있다.
먼저, 래스 온리 리프레쉬(the RAS Only Refresh) 즉, "ROR" 방법에서는CAS(column address strobe) 신호가 프리차아지 레벨로 유지하고 있는 동안에 RAS(row address strobe) 신호만을 인에이블시킴으로써 셀들에 대한 리프레쉬가 수행된다. 이 ROR 방법에서는 각 리프레쉬 동작들을 위해 외부에서 리프레쉬 어드레스들이 메모리 장치로 제공되어야 하며, 각 리프레쉬 동작들 동안에는 메모리 장치와 연결되어 있는 어드레스 버스들이 다른 목적들을 위해서 사용될 수가 없다.
다른 리프레쉬 방법으로서는 오토 리프레쉬(automatic refresh) 방법이 있다. 오토 리프레쉬 방법(또는, "CBR" 즉, 캐스 비포어 래스(the CAS Before RAS) 리프레쉬 방법)이 있다. 노멀 동작(normal)모드에서 메모리 셀들이 액세스되는 경우에는, 일반적으로, 외부적으로 인가되는 RAS 신호들이 역시 외부적으로 인가되는 CAS 신호들에 앞서 인에이블 된다. 하지만, 이 오토 리프레쉬 방법에서는, 리프레쉬 모드의 인식을 위해서, CAS 신호가 RAS 신호에 앞서 활성화된다. 즉, RAS 신호가 로우 레벨로 되기 전에 CAS 신호가 먼저 로우 레벨이 된다. 이에 따라 리프레쉬 동작들이 수행될 수 있도록 한다. 이 방법에서는 리프레쉬 어드레스들이 디램에 내장된 리프레쉬 어드레스 카운터에 의해서 내부적으로 발생되며, 상기 리프레쉬 어드레스 카운터에 대한 외부적인 제어는 불가하다.
또한, 현재 대부분의 디램은 가능한 한 리프레쉬 동작에서 소모되는 전류의 양을 줄일 수 있도록 하기 위한 셀프 리프레쉬(the Self Refresh) 모드를 제공하고 있다. 이 모드의 시작 사이클은 오토 리프레쉬 방법의 그것과 동일하다. 즉, CAS 및 RAS 신호들이 동시에 소정의 시간 길이(예컨대, 100㎲) 이상 동안 활성 상태(예컨대, 로우 레벨들)로 유지되는 경우에는, 리프레쉬 타이머를 사용해서 주어진 리프레쉬 주기 동안에 전체 메모리 셀들에 저장된 데이터를 읽어내어서 증폭한 뒤 거기에 재저장하는 셀프 리프레쉬 동작이 실행된다. 이 동작 동안에는 일반적인 동작들(예컨대, 리드 및 라이트 동작들)이 인터럽트된다. 이 셀프 리프레쉬 방법에서, DRAM에 내장된 리프레쉬 타이머와 리프레쉬 어드레스 카운터는 외부로부터 제공되는 클럭 신호들의 도움 없이 자동적으로 자신들의 클럭 신호들을 사용해서 요구된 리프레쉬 동작들을 수행한다. 이런 타입의 리프레쉬 기술들은 U.S. Pat. Nos. 제4,809,233호, 제4,939,695호, 제4,943,960호, 그리고 제5,315,557호에 개시되어 있다.
이러한 리프레쉬 동작을 수행하는 반도체 메모리 장치는 단일포트 반도체 메모리 장치와 멀티 포트 반도체 메모리장치로 구분된다. 도 1에 단일 포트 반도체 메모리 장치가 도시되어 있다.
도 1은 종래의 4개의 메모리 뱅크(bank)와 단일 입출력 포트를 가지는 반도체 메모리 장치의 액세스 경로를 나타낸 것이다.
도 1에 도시된 바와 같이, 종래의 반도체 메모리 장치는 4개의 메모리 뱅크(10a,10b,10c,10d)를 구비하는 메모리 어레이(10)와 단일 입출력 포트(20)를 구비한다. 여기서 입출력 포트(20)는 반도체 메모리 장치와 외부 프로세서간의 커맨드(command)신호, 어드레스(address) 신호, 데이터(data) 신호 및 기타신호 등의 입출력 경로를 제공하는 곳이다.
상기 메모리 어레이(10)를 구성하는 모든 메모리 뱅크(10a,10b,10c,10d)가 하나의 입출력포트(20)를 통하여 액세스되도록 구성된다. 도 1에서 화살표는 액세스 경로를 나타낸다.
이러한 종래의 단일 포트 메모리 장치의 경우에는, 상기 메모리 어레이를 구성하는 모든 메모리 뱅크들이 하나의 포트를 통하여 액세스되도록 구성된다. 이에 따른 리프레쉬 동작도 하나의 포트를 통하여 입력되는 커맨드 신호들에 의해 수행되게 된다. 따라서 별도의 문제는 발생되지 않는다. 그러나 액세스 속도 면에서나 액세스 효율 면에서 문제점을 가지고 있어 고속화 및 고효율화가 요구되는 경우에는 적합하지 않은 면이 있다. 따라서 이러한 문제점을 극복하기위하여 듀얼 포트를 포함하는 멀티포트 반도체 메모리 장치가 개발되었다. 이러한 멀티포트 반도체 메모리 장치는, 복수의 프로세서를 통하여 통신을 행하며, 복수의 입출력 포트를 통하여 동시에 복수의 메모리 셀에 액세스할 수 있다는 장점이 있다. 그러나 이러한 멀티포트 반도체 메모리 장치에서 리프레쉬 동작이 문제된다.
도 2는 종래의 멀티포트 반도체 메모리 장치 중 듀얼포트 반도체 메모리 장치의 액세스 경로이다. 도 2에 도시된 바와 같이, 종래의 듀얼포트 반도체 메모리 장치는 메모리 어레이(110), 상기 제1입출력 포트(120a), 및 제2입출력 포트(120b)를 구비한다.
상기 메모리 어레이(100)는 복수개의 서로 다른 메모리 영역들로 분할된다. 여기서는 통상적인 반도체 메모리 장치와 같이 4개의 메모리 뱅크들(110a,110b,110c,110d)을 가진다. 그리고, 상기 메모리 뱅크 들(110a,110b,110c,110d) 중 제1메모리 영역(112)인 A뱅크(110a)와 B뱅크(110b)는 상기 제1입출력 포트(120a)를 통하여 입력되는 신호들에 의해서만 액세스 되고, 상기 메모리 뱅크들(110a,110b,110c,110d) 중 제2메모리 영역(114)인 C뱅크(110c)와 D뱅크(110d)는 제2메모리 영역(114)으로 상기 제2입출력 포트(120b)를 통하여 입력되는 신호들에 의해서만 액세스 되는 것으로 설정한다.
이 경우에 상기 제1메모리 영역(112) 및 상기 제2메모리 영역에 대한 리드 및 라이트 동작, 리프레쉬 동작, 프리차아지 동작 등은 각각의 입출력 포트들(120a,120b)를 통하여 각각 독립적으로 진행된다. 즉 어느 하나의 입출력 포트를 통한 동작은 다른 입출력 포트의 동작에 제한되지 않고 독립적이다.
그러나 이러한 멀티 포트 반도체 메모리 장치의 리프레쉬 동작의 경우에 다음과 같은 문제점이 발생된다. 즉 멀티 포트 반도체 메모리 장치의 경우에 전원(power)을 서로 공유하고 있기 때문에 한쪽 입출력 포트를 통하여 리드 또는 라이트 동작이 진행되고, 다른 쪽 포트를 통하여는 셀프 리프레쉬 동작이 수행되는 경우에 내부 전원이 불안정해지는 경우가 있다. 이에 따라, 한쪽 입출력 포트를 통하여 리드 또는 라이트 동작이 진행되는 경우에는 다른 쪽 입출력 포트의 리프레쉬 특성이 나빠지는 문제점이 발생될 수 있다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 극복할 수 있는 반도체 메모리 장치 및 이에 따른 셀프 리프레쉬 방법을 제공하는 데 있다.
본 발명의 다른 목적은 어느 하나의 입출력 포트를 통해 수행되는 동작의 종류에 따라 다른 입출력 포트를 통해 수행되는 리프레쉬 주기를 다르게 하는 반도체 메모리 장치 및 이에 따른 셀프 리프레쉬 방법을 제공하는데 있다.
본 발명의 또 다른 목적은 입출력 포트를 통한 동작의 종류에 관계없이 리프레쉬 특성을 양호하게 할 수 있는 반도체 메모리 장치 및 이에 따른 셀프 리프레쉬 방법을 제공하는데 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 일 구체화에 따라, 본 발명에 따른 반도체 메모리 장치는, 복수개의 입출력 포트를 구비하고, 각각의 입출력 포트를 통하여 각각 독립적인 동작을 수행하되, 셀프 리프레쉬 주기는 다른 입출력 포트를 통해 수행되는 동작의 종류에 종속적임을 특징으로 한다.
상기 반도체 메모리 장치는 2개의 입출력 포트를 가지는 듀얼포트 반도체 메모리 장치일 수 있다. 그리고, 상기 2개의 입출력 포트들 중 어느 하나의 입출력 포트를 통하여 셀프 리프레쉬 동작이 수행될 때의 셀프 리프레쉬 주기는, 다른 입출력 포트가 액티브 모드에서 동작되는 경우에 이에 종속되어 그 외의 다른 모드에서 동작되는 경우보다 더 짧아지도록 제어될 수 있다. 여기서, 상기 액티브 모드는 리드 또는 라이트 동작이 수행되는 동작 모드일 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 다른 구체화에 따라, 본 발명에 따른 반도체 메모리 장치는, 서로 독립적으로 제1모드 또는 제2모드의 동작을 수행을 위한 커맨드 신호들이 입력되는 제1 및 제2 입출력 포트와; 상기 제2입출력포트를 통하여 셀프 리프레쉬 동작이 수행되는 경우에 셀프 리프레쉬 주 기를 제어하되, 상기 제1입출력 포트의 동작모드의 종류에 따라 상기 셀프 리프레쉬 주기를 다르게 제어함을 특징으로 하는 리프레쉬 주기 제어회로를 구비한다.
상기 셀프 리프레쉬 주기는, 상기 제1입출력 포트가 제1모드에 있을 때보다 제2모드에서 동작할 때 더 짧아지도록 제어될 수 있다. 상기 제1모드는 셀프 리프레쉬 모드 및 프리차아지(대기) 모드를 포함하며, 제2모드는 리드 또는 라이트 동작이 수행되는 액티브 모드를 포함할 수 있다.
상기 리프레쉬 제어회로는, 상기 제1입출력 포트의 액티브 모드 개시를 감지하여 제1펄스를 발생시키고, 액티브 모드의 종료를 감지하여 제2펄스를 발생시키는 액티브 모드 감지부와; 상기 액티브 모드 감지부에서 출력되는 상기 제1펄스에 응답하여 인에이블되고, 상기 제2펄스에 응답하여 디세이블되는 리프레쉬 주기 변환신호를 발생시키는 리프레쉬 주기 변환신호 발생부와; 상기 리프레쉬 주기 변환신호에 응답하여 상기 제2입출력 포트를 통해 수행되는 셀프 리프레쉬 동작에서 셀프 리프레쉬 주기를 컨트롤하는 리프레쉬 주기 제어부를 구비할 수 있다.
상기 액티브 모드 감지부는, 상기 제1입출력 포트의 RASB 신호의 인에이블시점을 감지하여 상기 제1펄스를 발생시키고, 상기 액티브 모드 종료후 프리차아지 개시 시점을 감지하여 제2펄스를 발생시키는 구성일 수 있으며, 상기 리프레쉬 주기 변환신호 발생부는 상기 제1펄스와 상기 제2펄스의 응답하는 래치회로를 구비하여, 상기 제1입출력 포트의 액티브 모드 구간동안만 인에이블 상태를 유지하는 리프레쉬 주기 변환신호를 발생시키는 구성을 가질 수 있다. 그리고, 상기 리프레쉬 주기 제어부는, 상기 리프레쉬 주기 변환신호의 인에이블 구간동안에는 상기 제2입 출력 포트를 통한 셀프 리프레쉬 주기를 상기 리프레쉬 주기 변환신호의 디세이블 구간에서보다 더 짧게 컨트롤하는 구성을 가질 수 있다. 그리고, 상기 셀프리프레쉬 주기의 컨트롤은 셀프 리프레쉬 주기를 결정하는 오실레이터의 딜레이 시간을 컨트롤함에 의해 수행될 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 또 다른 구체화에 따라, 본 발명에 따른 멀티포트 반도체 메모리 장치의 셀프 리프레쉬 방법은, 적어도 하나 이상의 입출력 포트를 통하여 셀프 리프레쉬 동작을 수행하는 경우에, 다른 입출력 포트의 동작 모드상태에 따라 셀프 리프레쉬 주기가 달라지도록 제어하는 것을 특징으로 한다.
상기 반도체 메모리 장치는 2개의 입출력 포트를 가지는 듀얼포트 반도체 메모리 장치일 수 있으며, 상기 2개의 입출력 포트들 중 어느 하나의 입출력 포트를 통하여 셀프 리프레쉬 동작이 수행될 때의 셀프 리프레쉬 주기는, 다른 입출력 포트가 액티브 모드에서 동작되는 경우에 이에 종속되어 다른 모드에서의 동작되는 경우보다 더 짧아지도록 제어될 수 있다. 그리고, 상기 액티브 모드는 리드 또는 라이트 동작이 수행되는 동작 모드일 수 있다.
상기한 구성에 따르면, 듀얼 포트 반도체 메모리 장치를 포함하는 멀티 포트 반도체 메모리 장치에서의 리프레쉬 특성이 개선된다.
이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는 멀티 포트 반도체 메모리 장치이며, 상기 도 3에 도시된 리프레쉬 제어회로를 제외하고는 그 구성이 동일하다. 이하에서는 멀티포트 반도체 메모리 장치의 한 예인 제1입출력 포트 및 제2입출력 포트를 구비하는 듀얼 포트 반도체 메모리 장치를 모델로 하여, 상기 리프레쉬 제어회로가 구비한 듀얼포트 반도체 메모리 장치에 대하여 설명한다.
도 3은 본 발명의 일 실시예에 따른 듀얼 포트 반도체 메모리 장치를 구성하는 리프레쉬 제어회로의 블록도이다. 여기서 상기 듀얼 포트 반도체 메모리 장치는 서로 독립적으로 제1모드 또는 제2모드의 동작을 수행을 위한 커맨드 신호들이 입력되는 제1 및 제2 입출력 포트(미도시)를 구비한다. 여기서 상기 제2모드는 리드 및 라이트 동작이 수행되는 액티브 모드를 포함하며, 상기 제1모드는 상기 액티브 모드를 제외한 셀프 리프레쉬 모드, 프리차아지 모드(대기모드)를 포함한다.
도 3에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치를 구성하는 리프레쉬 제어회로(200)는, 상기 제2입출력포트(제1입출력 포트)를 통하여 셀프 리프레쉬 동작이 수행되는 경우에 셀프 리프레쉬 주기를 제어하되, 상기 제1입출력 포트(제2입출력 포트)의 동작모드의 종류에 따라 상기 셀프 리프레쉬 주기를 다르게 제어하도록 구성될 수 있다. 즉 어느 하나의 입출력 포트를 통하여 셀프 리프레쉬 동작은, 나머지 다른 입출력 포트를 통하여 수행되는 동작의 종류에 종속적일 수 있다.
상기 리프레쉬 제어회로(200)는 액티브 모드 감지부(210), 리프레쉬 주기 변환신호 발생부(220) 및 리프레쉬 주기 제어부(230)를 구비할 수 있다.
상기 액티브 모드 감지부(210)는 상기 제1입출력 포트(제2입출력포트)의 액티브 모드 개시를 감지하여 액티브 모드 개시 신호인 제1펄스(PACT)를 발생시키고, 액티브 모드의 종료 또는 프리차아지 개시를 감지하여 제2펄스(PPRE)를 발생시킨다.
상기 리프레쉬 주기 변환신호 발생부(220)는 상기 액티브 모드 감지부(210)에서 출력되는 상기 제1펄스에 응답하여 인에이블되고, 상기 제2펄스에 응답하여 디세이블되는 리프레쉬 주기 변환신호(POSC_RED)를 발생시킨다. 상기 리프레쉬 주기 변환신호(POSC_RED)는 상기 제2입출력 포트(제1입출력 포트)를 통한 셀프리프레쉬 동작시 셀프 리프레쉬 주기 변환 구간을 알려주는 신호이다.
상기 리프레쉬 주기 제어부(230)는, 상기 리프레쉬 주기변환신호 발생부(220)에서 발생되는 리프레쉬 주기변환신호(POSC_RED)에 응답하여 상기 제2입출력 포트(제1입출력 포트)를 통해 수행되는 셀프 리프레쉬 동작에서 셀프 리프레쉬 주기를 컨트롤하게 된다. 예를 들면, 상기 리프레쉬 주기 제어부(230)에서는 상기 리프레쉬 주기 변환신호(POSC_RED)가 발생(인에이블)되기 전에는 통상적인 주기로 리프레쉬 동작이 수행되도록 리프레쉬 주기를 변화시키지 않는다. 그러나 상기 리프레쉬 주기 변환신호(POSC_RED)가 발생(인에이블)되면, 상기 리프레쉬 주기 변환신호(POSC_RED)에 응답하여 상기 셀프 리프레쉬 주기를 변화시키고 변환된 리프레쉬 주기로 셀프 리프레쉬 동작이 수행되도록 한다. 즉 통상적인 주기보다 짧은 리 프레쉬 주기를 갖도록 컨트롤 한다.
상기 리프레쉬 주기 컨트롤은 내부의 리프레쉬 주기를 발생시키는 오실레이터의 딜레이 타임을 조절하는 방법에 의해 수행될 수 있으며, 기타 당업자에게 용이한 다양한 방법으로 수행될 수 있다.
도 4는 상기 액티브 모드 감지부(210)의 구현예를 나타낸 것이다.
도 4에 도시된 바와 같이, 상기 액티브 모드 감지부(210)는 액티브 모드 개시를 감지하여 제1펄스(PACT)를 발생시키는 제1펄스 발생부(212) 및 액티브 모드 종료 또는 프리차아지 개시 시점을 감지하여 제2펄스(PPRE)를 발생시키는 제2펄스 발생부(214)를 구비한다. 여기서, 상기 제1펄스(PACT) 발생 시점부터 제2펄스(PPRE) 발생시점까지를 액티브 모드라고 정의할 수 있다.
상기 제1펄스 발생부(212)는 로우 어드레스 스트로브(row address strobe) 신호(RASB), 컬럼 어드레스 스트로브(column address strobe)신호(CASB), 및 라이트 인에이블 신호(WEB)를 이용하여 제1펄스(PACT)를 발생시킨다. 상기 제1펄스(PACT)는 로우 어드레스 스트로브 신호(RASB)가 로우(Low) 레벨, 컬럼 어드레스 스트로브 신호(CASB)가 하이(High) 레벨, 및 상기 라이트 인에이블 신호(WEB)가 하이레벨을 가지는 경우에 하이레벨의 단일펄스로써 발생될 수 있다. 상기 제1펄스(PACT)는, 액티브 모드의 개시 명령신호들이 입력되는 경우에 이를 감지하여 발생될 수 있다. 여기서 액티브 모드 개시를 알리는 신호들이 다른 레벨을 가지거나, 다른 신호들의 조합으로 구성되는 경우에는 이들 신호들을 감지하여 제1펄스(PACT)가 발생될 수 있다.
상기 제1펄스 발생부(212)는 입력핀이 3개인 앤드 회로(A212)를 구비하여 구현될 수 있으며, 입력핀이 2개인 앤드회로를 두개 구비하여 구현될 수도 있다. 물론, 액티브 모드 개시를 알리는 신호가 3개 이상인 경우에는 이에 맞는 입력핀을 가지는 앤드 회로나 기타 논리회로를 구비하여 구현될 수 있다.
상기 제2펄스 발생부(214)는 로우 어드레스 스트로브(row address strobe) 신호(RASB), 컬럼 어드레스 스트로브(column address strobe)신호(CASB), 및 라이트 인에이블 신호(WEB)를 이용하여 제2펄스(PPRE)를 발생시킨다. 상기 제2펄스(PPRE)는 로우 어드레스 스트로브 신호(RASB)가 로우(Low) 레벨, 컬럼 어드레스 스트로브 신호(CASB)가 하이(High) 레벨, 및 상기 라이트 인에이블 신호(WEB)가 로우레벨을 가지는 경우에 하이레벨의 단일 펄스로서 발생될 수 있다. 상기 제2펄스(PPRE)는, 상기와 같은 액티브 모드의 종료를 알리는 신호 또는 프리차아지 모드 개시를 알리는 명령신호들이 입력되는 경우에 이를 감지하여 발생될 수 있다. 액티브 모드의 종료란 곧 프리차아지 모드의 개시를 의미할 수 있기 때문이다. 여기서 액티브 모드 종료 또는 프리차아지 동작의 개시를 알리는 신호들이 다른 레벨을 가지거나, 다른 신호들의 조합으로 구성되는 경우에는 이들 신호들을 감지하여 제2펄스(PPRE)가 발생될 수 있다.
상기 제2펄스 발생부(214)는 입력핀이 3개인 앤드 회로(A214)를 구비하여 구현될 수 있으며, 입력핀이 2개인 앤드회로를 두개 구비하여 구현될 수도 있다. 물론, 액티브 모드 종료를 알리는 신호가 3개 이상인 경우에는 이에 맞는 입력핀을 가지는 앤드 회로나 기타 논리회로를 구비하여 구현될 수 있다.
도 5는 상기 리프레쉬 주기 변환신호 발생부(220)의 구현예를 나타낸 회로도이다.
도 5에 도시된 바와 같이, 상기 리프레쉬 주기 변환신호 발생부(220)는 상기 제1펄스(PACT)가 하이레벨로 입력되는 경우에 하이레벨로 변환되어 그 상태를 유지하다가, 상기 제2펄스(PPRE)가 하이레벨로 입력되는 경우에 로우레벨로 변환되어 그 상태를 유지되도록 하는 리프레쉬 주기 변환신호(POSC_RED)를 발생시킨다. 즉 상기 리프레쉬 주기 변환신호(POSC_RED)는 상기 액티브 모드 구간에서만 하이레벨상태를 유지하고 그 외의 구간에서는 로우 레벨 상태를 유지한다. 상기 리프레쉬 주기 변환신호 발생부(220)는 NOR 논리 회로들(NO222,NO224)로 구성된 래치회로와 인버터회로(I222)를 구비할 수 있다.
도 6은 상기 리프레쉬 주기 제어부(230)의 구현예를 나타낸 것이다. 일반적으로 리프레쉬 주기 제어부(230)의 구성은 리프레쉬 주기 컨트롤을 위한 다양한 회로들을 구비하나, 여기서는 주기 컨트롤이 행해지는 부분의 회로만을 설명한다.
도 6은 하나의 예로써 일반적으로 셀프 리프레쉬 모드에서 셀프 리프레쉬 주기를 발생시키는 링 오실레이터의 구성을 도시한 것이다.
도 6에 도시된 바와 같이, 상기 리프레쉬 주기 제어부(230)는 인버터들(I232,I234,I236,I238)과 저항(R1,R2) 및 커패시터(C)를 포함하는 RC딜레이회로(232)를 구비하는 링 오실레이터 회로를 구비한다. 또한, 상기 RC딜레이회로(232)의 딜레이 조절을 위한 트랜지스터(N232)가 구비된다.
상기 리프레쉬 주기 제어부(230)에서는 상기 제2입출력 포트(제1입출력포트) 의 리프레쉬 주기를 변환시키기 위한 신호인 상기 리프레쉬 주기 변환신호(POSC_RED)에 의해 상기 RC딜레이회로(232)의 딜레이를 제어한다. 즉 상기 RC딜레이회로(232)의 저항값을 조절함에 의해 변환된 주기를 갖는 셀프 리프레쉬 주기 신호(POSC)를 발생시킨다.
상기 저항값의 조절은 상기 트랜지스터(N232)에 의해 수행된다. 상기 트랜지스터(N232)는 상기 리프레쉬 주기 변환신호(POSC_RED)가 하이레벨을 유지하는 동안에 턴온되어 상기 RC 딜레이 회로(232)에서의 저항값을 적게 하고, 상기 리프레쉬 주기 변환신호(POSC_RED)가 로우 레벨을 유지하는 상태에서는 턴 오프되어 상기 RC 딜레이 회로(232)의 저항값을 크게 변화시킨다. 상기 저항값이 변화함에 따라 상기 링 오실레이터 회로에서 출력되는 신호의 주기는 변화한다. 즉 저항값이 큰 경우에는 딜레이가 커져서 신호의 주기가 커지고, 저항값이 작은 경우에는 딜레이가 작아져서 신호의 주기가 작아진다.
상기 RC 딜레이 회로(N232)의 저항값 변화에 따라, 상기 리프레쉬 주기 제어부(230)에서는 상술한 바와 같이 변화되는 주기를 가지는 상기 셀프 리프레쉬 주기 신호(POSC)를 발생시킨다. 상기 셀프 리프레쉬 주기 신호(POSC)는 셀프 리프레쉬 동작 수행과정에서 셀프 리프레쉬 주기를 결정하는 신호일 수 있다.
도 7은 본 발명의 일 실시예에 따른 듀얼포트 반도체 메모리 장치의 동작 타이밍도를 나타낸 것으로, 제1입출력 포트는 액티브 동작모드이고, 제2입출력 포트는 셀프리프레쉬 모드일 경우를 가정한 것이다.
도 7에 도시된 바와 같이, 제1입출력 포트(제1포트)를 통하여 액티브 명 령(ACT)이 인가됨에 따라 액티브 동작모드가 개시된다. 이에 따라 상기 제1입출력 포트의 액티브 개시신호를 감지하여 상기 액티브 모드 감지부(210)에서 상기 제1펄스(PACT)가 발생된다.
한편, 상기 제2입출력 포트로는 셀프리프레쉬 명령(SREF)가 인가되어 셀프 리프레쉬 동작이 진행된다. 셀프 리프레쉬 동작이 진행됨에 따라 상기 리프레쉬 주기 제어부(230)에서는 일정주기를 가지는 셀프 리프레쉬 주기 제어신호(POSC)가 발생된다. 상기 셀프 리프레쉬 주기 제어신호(POSC)가 발생되면, 이에 응답하여 일정주기마다 단위펄스인 셀프 리프레쉬 인에이블 신호(PRFH)가 발생된다. 예를 들어 상기 셀프 리프레쉬 주기 제어신호(POSC)의 폴링 에지에 응답하여 상기 셀프 리프레쉬 인에이블 신호(PRFH)가 발생될수 있다. 상기 셀프 리프레쉬 인에이블 신호(PRFH)가 발생되는 주기가 셀프 리프레쉬 주기일 수 있다.
이때 상기 제1펄스(PACT)가 발생되면, 이에 응답하는 상기 셀프 리프레쉬 주기 변환신호발생부(220)에서 셀프 리프레쉬 주기 변환신호(POSC_RED)가 하이 레벨로 발생된다. 상기 셀프 리프레쉬 주기 변환신호(POSC_RED)가 하이 레벨을 가짐에 따라 상기 셀프 리프레쉬 주기 제어신호(POSC)의 주기는 일정시간 만큼 짧아지게 된다. 예를 들어, 상기 셀프 리프레쉬 주기 변환신호(POSC_RED)가 로우레벨 상태였다면, 상기 셀프 리프레쉬 주기 제어신호(POSC)의 로우레벨 구간이 "T1"이 되고 이에 따라 주기도 "2T1"의 시간이 되어야 한다. 그러나, 상기 셀프 리프레쉬 주기 변환신호(POSC_RED)가 하이레벨이 됨에 따라 상기 셀프 리프레쉬 주기 제어신호(POSC)의 로우레벨 구간이 "T2"가 되고 주기도 "2T2"로 되어 짧아지게 된다. 이 에 따라 상기 셀프 리프레쉬 주기 제어신호(POSC)의 폴링에지에 응답하여 발생되는 셀프리프레쉬 인에이블 신호(PRFH)의 주기도 종래의 "T4"(2T1)에서 "T3"(2T2)로 짧아지게 된다. 이에 따라 보다 짧은 주기로 셀프 리프레쉬 동작을 수행함에 따라 리프레쉬 특성이 개선되게 된다.
이후 상기 제1입출력 포트에서 액티브 모드가 종료되고, 프리차아지 모드가 개시되면, 즉 프리차아지 개시 신호(PRE)가 상기 제1입출력 포트를 통하여 입력되면, 상기 액티브 모드 감지부(210)에서는 제2펄스(PPRE)가 발생된다.
상기 제2펄스(PPRE)가 발생되면, 이에 응답하는 상기 셀프 리프레쉬 주기 변환신호 발생부(220)에서 셀프 리프레쉬 주기 변환신호(POSC_RED)가 로우레벨로 발생된다. 상기 셀프 리프레쉬 주기 변환신호(POSC_RED)가 로우 레벨을 가짐에 따라 상기 셀프 리프레쉬 주기 제어신호(POSC)는 원래의 주기를 회복하게 된다. 즉, 상기 셀프 리프레쉬 주기 변환신호(POSC_RED)가 로우 레벨 상태였을 때의 주기로 회복된다. 상술한 바와 같이, 상기 셀프 리프레쉬 주기 변환신호(POSC_RED)가 하이레벨로 인에이블된 구간(T5)에서는 상기 셀프 리프레쉬 주기는 평상시보다 짧아지게 되고 나머지 구간에서는 평상시의 셀프 리프레쉬 주기를 가지게 된다.
상술한 바와 같이, 듀얼포트 반도체 메모리 장치를 포함하는 멀티 포트 반도체 메모리 장치에서, 어느 하나의 입출력 포트를 통하여 액티브 모드 동작이 수행되는 경우와 다른 모드 동작이 수행되는 경우를 구별하여, 다른 입출력 포트에서의 셀프 리프레쉬 동작시 리프레쉬 주기를 달리함에 의해, 다른 입출력 포트의 동작에 따라 리프레쉬 특성 악화를 방지 또는 최소화할 수 있게 된다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다. 예컨대, 사안이 다른 경우에 회로의 내부 구성을 변경하거나, 회로의 내부 구성 소자들을 다른 등가적 소자들로 대치할 수 있음은 명백하다.
이상 설명한 바와 같이, 본 발명에 따르면, 듀얼포트 반도체 메모리 장치를 포함하는 멀티 포트 반도체 메모리 장치에서, 어느 하나의 입출력 포트를 통해 수행되는 동작의 종류에 따라 다른 입출력 포트를 통해 수행되는 리프레쉬 주기를 다르게 하여 리프레쉬 특성을 양호하게 할 수 있게 된다. 즉 다른 입출력 포트에서 수행되는 동작에 따른 영향을 최소화하여 리프레쉬 특성 악화를 방지 또는 최소화할 수 있게 된다.

Claims (16)

  1. 반도체 메모리 장치에 있어서:
    복수개의 입출력 포트를 구비하고, 각각의 입출력 포트를 통하여 각각 독립적인 동작을 수행하되, 셀프 리프레쉬 주기는 다른 입출력 포트를 통해 수행되는 동작의 종류에 종속적임을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 반도체 메모리 장치는 2개의 입출력 포트를 가지는 듀얼포트 반도체 메모리 장치임을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 2개의 입출력 포트들 중 어느 하나의 입출력 포트를 통하여 셀프 리프레쉬 동작이 수행될 때의 셀프 리프레쉬 주기는, 다른 입출력 포트가 액티브 모드에서 동작되는 경우에 이에 종속되어 그 외의 다른 모드에서 동작되는 경우보다 더 짧아지도록 제어됨을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 액티브 모드는 리드 또는 라이트 동작이 수행되는 동작 모드임을 특징으로 하는 반도체 메모리 장치.
  5. 반도체 메모리 장치에 있어서:
    서로 독립적으로 제1모드 또는 제2모드의 동작을 수행을 위한 커맨드 신호들이 입력되는 제1 및 제2 입출력 포트와;
    상기 제2입출력포트를 통하여 셀프 리프레쉬 동작이 수행되는 경우에 셀프 리프레쉬 주기를 제어하되, 상기 제1입출력 포트의 동작모드의 종류에 따라 상기 셀프 리프레쉬 주기를 다르게 제어함을 특징으로 하는 리프레쉬 주기 제어회로를 구비함을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 셀프 리프레쉬 주기는, 상기 제1입출력 포트가 제1모드에 있을 때보다 제2모드에서 동작할 때 더 짧아지도록 제어됨을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 제1모드는 셀프 리프레쉬 모드 및 프리차아지(대기) 모드를 포함하며, 제2모드는 리드 또는 라이트 동작이 수행되는 액티브 모드를 포함함을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 리프레쉬 제어회로는,
    상기 제1입출력 포트의 액티브 모드 개시를 감지하여 제1펄스를 발생시키고, 액티브 모드의 종료를 감지하여 제2펄스를 발생시키는 액티브 모드 감지부와;
    상기 액티브 모드 감지부에서 출력되는 상기 제1펄스에 응답하여 인에이블되고, 상기 제2펄스에 응답하여 디세이블되는 리프레쉬 주기 변환신호를 발생시키는 리프레쉬 주기 변환신호 발생부와;
    상기 리프레쉬 주기 변환신호에 응답하여 상기 제2입출력 포트를 통해 수행되는 셀프 리프레쉬 동작에서 셀프 리프레쉬 주기를 컨트롤하는 리프레쉬 주기 제어부를 구비함을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 액티브 모드 감지부는, 상기 제1입출력 포트의 RASB 신호의 인에이블시점을 감지하여 상기 제1펄스를 발생시키고, 상기 액티브 모드 종료후 프리차아지 개시 시점을 감지하여 제2펄스를 발생시킴을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서,
    상기 리프레쉬 주기 변환신호 발생부는 상기 제1펄스와 상기 제2펄스의 응답하는 래치회로를 구비하여, 상기 제1입출력 포트의 액티브 모드 구간동안만 인에이블 상태를 유지하는 리프레쉬 주기 변환신호를 발생시킴을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서,
    상기 리프레쉬 주기 제어부는, 상기 리프레쉬 주기 변환신호의 인에이블 구간동안에는 상기 제2입출력 포트를 통한 셀프 리프레쉬 주기를 상기 리프레쉬 주기 변환신호의 디세이블 구간에서보다 더 짧게 컨트롤함을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서,
    상기 셀프리프레쉬 주기의 컨트롤은 셀프 리프레쉬 주기를 결정하는 오실레이터의 딜레이 시간을 컨트롤함에 의해 수행됨을 특징으로 하는 반도체 메모리 장 치.
  13. 멀티포트 반도체 메모리 장치의 셀프 리프레쉬 방법에 있어서:
    적어도 하나 이상의 입출력 포트를 통하여 셀프 리프레쉬 동작을 수행하는 경우에, 다른 입출력 포트의 동작 모드상태에 따라 셀프 리프레쉬 주기가 달라지도록 제어하는 것을 특징으로 하는 셀프 리프레쉬 방법.
  14. 제13항에 있어서,
    상기 반도체 메모리 장치는 2개의 입출력 포트를 가지는 듀얼포트 반도체 메모리 장치임을 특징으로 하는 셀프 리프레쉬 방법.
  15. 제14항에 있어서,
    상기 2개의 입출력 포트들 중 어느 하나의 입출력 포트를 통하여 셀프 리프레쉬 동작이 수행될 때의 셀프 리프레쉬 주기는, 다른 입출력 포트가 액티브 모드에서 동작되는 경우에 이에 종속되어 다른 모드에서의 동작되는 경우보다 더 짧아지도록 제어됨을 특징으로 하는 셀프 리프레쉬 방법.
  16. 제15항에 있어서,
    상기 액티브 모드는 리드 또는 라이트 동작이 수행되는 동작 모드임을 특징으로 하는 셀프 리프레쉬 방법.
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