JPS6150287A - ダイナミツクメモリの自動リフレツシユ制御回路 - Google Patents
ダイナミツクメモリの自動リフレツシユ制御回路Info
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- JPS6150287A JPS6150287A JP59172754A JP17275484A JPS6150287A JP S6150287 A JPS6150287 A JP S6150287A JP 59172754 A JP59172754 A JP 59172754A JP 17275484 A JP17275484 A JP 17275484A JP S6150287 A JPS6150287 A JP S6150287A
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- refresh
- control circuit
- inverter
- memory cell
- capacitor
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体記憶装置、特にダイナミックＲＡＭ（ラ
ンダムアクセスメモリ）の自動リフレッシュ制御回路に
関する。
ンダムアクセスメモリ）の自動リフレッシュ制御回路に
関する。
最近のダイナミックメモリには、リフレッシュ動作を自
動的に行なうための自動リフレッシュ回路をメモリチッ
プ上に塔載することによって使い方を簡単化しｆｃもの
がある。即ち、たとえば第７図に示すような発振器１と
リフレッンユアドレスカウンタ２とを有し、メモリが通
常動作を行なっていないとき（スタンバイ時）に自動的
にリフレッシュアドレスを設定してリフレッシュ動作を
行なわせている。
動的に行なうための自動リフレッシュ回路をメモリチッ
プ上に塔載することによって使い方を簡単化しｆｃもの
がある。即ち、たとえば第７図に示すような発振器１と
リフレッンユアドレスカウンタ２とを有し、メモリが通
常動作を行なっていないとき（スタンバイ時）に自動的
にリフレッシュアドレスを設定してリフレッシュ動作を
行なわせている。
ところで、このような発振器１を用いたリフレッシュ回
路の温度特性を考察してみる。発振器１は通常はＭＯＳ
ＦＥＴを使って構成されており、一般的に高温にな
るとＭＯＳ −ＦＥＴの回路動作は遅くなるため、発振
周波数ｆ□は第８図中に示す特性曲線ｆ１のように低く
なる。一方、１２１１１″”′１０８ゝく７６と・ ′
１ゞ′１０も１′ｌｌＩ流はほぼ２倍になるので、短か
い間隔でリフレッシュする必要がち９、必要なリフレッ
シュ周波数ｆ８は第８図中に示す曲線ｆ２のように高く
なる。上記周波数ｆ、、ｆ２の関係は、高温でもｆ、＞
ｆ２を満たす必要がちり、そうすると低ａ！ではｆ、＞
ｆ、となってしまい、必要以上の晶周波でリフレッシュ
を行なうことＫなる。１回のりフレッシュには一定の消
費電力が必要でちり、たとえば２５６にビットのダイナ
ミックＲＡＭではスタンバイ時に数ｍＡの電流を消費す
る。これは、電池電源の場合、かなり大きな電力消費に
相当し、従来のダイナミックＲＡＭは電池電源下で動作
させるのは極めて困難でちった。
路の温度特性を考察してみる。発振器１は通常はＭＯＳ
ＦＥＴを使って構成されており、一般的に高温にな
るとＭＯＳ −ＦＥＴの回路動作は遅くなるため、発振
周波数ｆ□は第８図中に示す特性曲線ｆ１のように低く
なる。一方、１２１１１″”′１０８ゝく７６と・ ′
１ゞ′１０も１′ｌｌＩ流はほぼ２倍になるので、短か
い間隔でリフレッシュする必要がち９、必要なリフレッ
シュ周波数ｆ８は第８図中に示す曲線ｆ２のように高く
なる。上記周波数ｆ、、ｆ２の関係は、高温でもｆ、＞
ｆ２を満たす必要がちり、そうすると低ａ！ではｆ、＞
ｆ、となってしまい、必要以上の晶周波でリフレッシュ
を行なうことＫなる。１回のりフレッシュには一定の消
費電力が必要でちり、たとえば２５６にビットのダイナ
ミックＲＡＭではスタンバイ時に数ｍＡの電流を消費す
る。これは、電池電源の場合、かなり大きな電力消費に
相当し、従来のダイナミックＲＡＭは電池電源下で動作
させるのは極めて困難でちった。
一方、メモリ集績回路のプロセスのばらつきを考慮する
と、前記周波数ｆ＞ −ｆｘの大小関係に関してマー
シンを大きくとる必要がらり、通常、常温ではｆｌはｆ
！の１００倍程度（たとえばｆＺ ＝ １０Ｈｚ ｒ
Ｊ’ １ ＝１ ｋＨｚ ）の値をとっている。このこ
とは、リフレッシュ動作に必要な電力の１００倍もの電
力を消費することになり好ましくない。
と、前記周波数ｆ＞ −ｆｘの大小関係に関してマー
シンを大きくとる必要がらり、通常、常温ではｆｌはｆ
！の１００倍程度（たとえばｆＺ ＝ １０Ｈｚ ｒ
Ｊ’ １ ＝１ ｋＨｚ ）の値をとっている。このこ
とは、リフレッシュ動作に必要な電力の１００倍もの電
力を消費することになり好ましくない。
このような事情に鑑みて、リフレッシュに要する消費電
力を低減化する之めに、リフレッシュ動作を必要最大の
周期で自動的に行なうように制御するＭＯＳ記憶装置が
特開昭５９−５６２９１号公報により提案されている。
力を低減化する之めに、リフレッシュ動作を必要最大の
周期で自動的に行なうように制御するＭＯＳ記憶装置が
特開昭５９−５６２９１号公報により提案されている。
即ち、この記憶装置における自動リフレッシュ制御回路
は、第９図に示すように、メモリセルギヤＡシタと同じ
構成で相異なる容量値を有する２個のキャパシタｃ１
、ｃ、ｔ−それぞれプリチャージ人力パルスφＰの期間
に充電したのち、この両キャ・卆シタＣ□ Ｉｃ、の保
持電圧の大小関係が反転するタイミングを電圧比較回路
ＣＰにより検出し、この検出出力によってリフレッシュ
動作を起動制御している。
は、第９図に示すように、メモリセルギヤＡシタと同じ
構成で相異なる容量値を有する２個のキャパシタｃ１
、ｃ、ｔ−それぞれプリチャージ人力パルスφＰの期間
に充電したのち、この両キャ・卆シタＣ□ Ｉｃ、の保
持電圧の大小関係が反転するタイミングを電圧比較回路
ＣＰにより検出し、この検出出力によってリフレッシュ
動作を起動制御している。
然るに、上記ＭＯＳ記憶装置におけるリフレッシュ周期
制御用の電圧比較回路ＣＰは、差動ＭＯ３−ＦＥＴと、
そのドレインに設けられた能動負荷を構成する電流ミラ
ー形態のＭＯＳ −ＦＥＴと、上記差動Ｍｏ５− ＦＥ
Ｔの共通ソースに設けられた定電流源用ＭＯ８−ＦＥＴ
とにより形成されている。
制御用の電圧比較回路ＣＰは、差動ＭＯ３−ＦＥＴと、
そのドレインに設けられた能動負荷を構成する電流ミラ
ー形態のＭＯＳ −ＦＥＴと、上記差動Ｍｏ５− ＦＥ
Ｔの共通ソースに設けられた定電流源用ＭＯ８−ＦＥＴ
とにより形成されている。
したがって、上記構成の電圧比較回路ＣＰの電流消費が
大きいので、前述したようにリフレッシュ動作を必要最
大の周期に制御してリフレッシュ動作による電力消費を
低減するという効果が一部相殺されてしまうという間四
点がちる。
大きいので、前述したようにリフレッシュ動作を必要最
大の周期に制御してリフレッシュ動作による電力消費を
低減するという効果が一部相殺されてしまうという間四
点がちる。
本発明は上記の事情に鑑みてなされたもので、スタンバ
イ時のリフレッシュに要する消費１力を最小化すると共
にリフレッシュ制御に要する消費電力を低減でき、電池
電源による記憶内容のバックアップを実現し得るダイナ
ミックメモリの自動リフレッシュ制御回路を提供するも
のである。
イ時のリフレッシュに要する消費１力を最小化すると共
にリフレッシュ制御に要する消費電力を低減でき、電池
電源による記憶内容のバックアップを実現し得るダイナ
ミックメモリの自動リフレッシュ制御回路を提供するも
のである。
即ち、本発明のダイナミックメモリの自動リフレッシュ
制御回路は、リークモニタ回路のキャノψシタの保持電
圧が所定値以下になったことをＣＭＯＳインバータまた
はプリチャージ・ディスチャー・ノ型・インバータで検
出し、このインバータの出力によってメモリセルの自動
リフレソシュ動作の開始タイミングあるいは間欠的なリ
フレッシュ動作の間隔あるいはリフレッシュ周波数を制
御するようにしたものである。
制御回路は、リークモニタ回路のキャノψシタの保持電
圧が所定値以下になったことをＣＭＯＳインバータまた
はプリチャージ・ディスチャー・ノ型・インバータで検
出し、このインバータの出力によってメモリセルの自動
リフレソシュ動作の開始タイミングあるいは間欠的なリ
フレッシュ動作の間隔あるいはリフレッシュ周波数を制
御するようにしたものである。
これによって、リフレッシュ動作の周波数を必要最小の
値に制御することができ、しかも前記キャＡツタ保持′
准圧の検出手段の電力消費を抑制することができる。
値に制御することができ、しかも前記キャＡツタ保持′
准圧の検出手段の電力消費を抑制することができる。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。第１図に示す自動リフレッシュ制御回路を含むダイ
ナミックメモリにおいては、メモリセルとしてたとえば
１個の記憶保持用キャパシタと１個のトランスファゲー
トとが直列接続されたものが用いられている。１０はメ
モリセルと同じ構成を有するリークモニタ回路であって
、電源ｖＯＤと所定電位端（本例では接地端）との間に
１個のトランスファゲートＱと１’ ｓｏヤ−ｒ
／４’ ７ ｐ ｏお２＞Ｅ ＠ ＩＩＪ□□−い、。
る。第１図に示す自動リフレッシュ制御回路を含むダイ
ナミックメモリにおいては、メモリセルとしてたとえば
１個の記憶保持用キャパシタと１個のトランスファゲー
トとが直列接続されたものが用いられている。１０はメ
モリセルと同じ構成を有するリークモニタ回路であって
、電源ｖＯＤと所定電位端（本例では接地端）との間に
１個のトランスファゲートＱと１’ ｓｏヤ−ｒ
／４’ ７ ｐ ｏお２＞Ｅ ＠ ＩＩＪ□□−い、。
１ノは上記キヤ・ぐシタＣの保持電圧が入力するＣＭＯ
Ｓインバータであって、ＰチャネルＭＯ３）ランシスタ
Ｑｒの方がＮチャネル＆１０Ｓ ）ランジスクＱＮより
も相互コンダクタンスが大きく形成されることによって
、閾値電圧ＶＴＨが１ｖＤＤ（ＶＤＤは動作′ｌｊ号ｉ
’ｆｆｉ、圧）よりも所定値だけ大きく設定されてい
る。１３は上記ＣＭＯＳインバーター１の出力を波形整
形する第１の制御回路でらり、１４はこの第１の制御回
路１３の出力を受けて発振モードになり発振動作を行な
う自励皿の発振器、１５は前記第１の制御回路１３の出
力を受けてリセットし、前記発振器１４の出力を受けて
カウントし−Ｃリフレッシュアドレスを作り出すリフレ
ッシュアドレスカウンタであり、このリフレッシュアド
レスをメモリセルアレイのワード腺を選択駆動するため
の行デコーダへ送り出す。
Ｓインバータであって、ＰチャネルＭＯ３）ランシスタ
Ｑｒの方がＮチャネル＆１０Ｓ ）ランジスクＱＮより
も相互コンダクタンスが大きく形成されることによって
、閾値電圧ＶＴＨが１ｖＤＤ（ＶＤＤは動作′ｌｊ号ｉ
’ｆｆｉ、圧）よりも所定値だけ大きく設定されてい
る。１３は上記ＣＭＯＳインバーター１の出力を波形整
形する第１の制御回路でらり、１４はこの第１の制御回
路１３の出力を受けて発振モードになり発振動作を行な
う自励皿の発振器、１５は前記第１の制御回路１３の出
力を受けてリセットし、前記発振器１４の出力を受けて
カウントし−Ｃリフレッシュアドレスを作り出すリフレ
ッシュアドレスカウンタであり、このリフレッシュアド
レスをメモリセルアレイのワード腺を選択駆動するため
の行デコーダへ送り出す。
１６は上記カウンター５のオーバーフロー出力を受けて
一定幅のノセルスを発生し、このパルス出力により前記
リークモニタ回路ＩＱのトランスファゲートＱをオンさ
せてキャパシタＣの充電を行なわせるための第２の制御
回路でちる。
一定幅のノセルスを発生し、このパルス出力により前記
リークモニタ回路ＩＱのトランスファゲートＱをオンさ
せてキャパシタＣの充電を行なわせるための第２の制御
回路でちる。
次に、上記自動り７レツ７ユ制御回路の動作について第
２図を参照して説明する。先ず、第２の制御回路１６の
出力によシ時刻ｔ１からｔ２にかけてリークモニタ回路
１０のトランスファゲートＱがオンになり、キャノ９シ
タＣが充電され、トランスファデートＱとキャノやシタ
Ｃとの接続点（記憶ノードＮ）は′１”レベルに書き込
まれる。このノードＮの電位は、メモリセルのリーク状
態を代表的に表わしていると見做せるものでちゃ、メモ
リセルのリーク電流が多ければ上記ノードＮの電位は早
く零（ｖ）になり、リーク電流が少なければノードＮの
′こ位が零（Ｖ）になるまでの時間が長くなる。このノ
ードＮの電位がＣＭＯＳインバータ１ノの閾値電圧ＶＴ
Ｒ以下になった時点ｔ３でインバータ出力電位は′０”
レベルから１”レベルになり、この出力は第１の制御回
路１３により波形整形される。この第１の制御回路１３
の出力はリフレッシュアドレスカウンタ１５をリセット
すると共に発振器１４を発振モードにする。その結果、
発振器１４の出力は振動し、この振動を上記カウンタ１
５がカウントシてリフレッシュアドレスを作り出す。時
刻ｔ４で上記カウンター５のカウント動作が一巡してオ
ーバーフローすると、オーバーフロー出力が第２の制御
回路１６に入り、ここで発生する一定幅のノ４ルス出力
により前記リークモニタ回路１０を再び駆動してキャ・
ぐシタＣを充電し直す。
２図を参照して説明する。先ず、第２の制御回路１６の
出力によシ時刻ｔ１からｔ２にかけてリークモニタ回路
１０のトランスファゲートＱがオンになり、キャノ９シ
タＣが充電され、トランスファデートＱとキャノやシタ
Ｃとの接続点（記憶ノードＮ）は′１”レベルに書き込
まれる。このノードＮの電位は、メモリセルのリーク状
態を代表的に表わしていると見做せるものでちゃ、メモ
リセルのリーク電流が多ければ上記ノードＮの電位は早
く零（ｖ）になり、リーク電流が少なければノードＮの
′こ位が零（Ｖ）になるまでの時間が長くなる。このノ
ードＮの電位がＣＭＯＳインバータ１ノの閾値電圧ＶＴ
Ｒ以下になった時点ｔ３でインバータ出力電位は′０”
レベルから１”レベルになり、この出力は第１の制御回
路１３により波形整形される。この第１の制御回路１３
の出力はリフレッシュアドレスカウンタ１５をリセット
すると共に発振器１４を発振モードにする。その結果、
発振器１４の出力は振動し、この振動を上記カウンタ１
５がカウントシてリフレッシュアドレスを作り出す。時
刻ｔ４で上記カウンター５のカウント動作が一巡してオ
ーバーフローすると、オーバーフロー出力が第２の制御
回路１６に入り、ここで発生する一定幅のノ４ルス出力
により前記リークモニタ回路１０を再び駆動してキャ・
ぐシタＣを充電し直す。
上記動作において、リークモニタ回路１０のノードＮの
電位がプリチャーソ直後がらＣＭＯＳインバーター１の
ｖＴＨまで低下するまでの時間はメモリセルにおけるキ
ャパシタの記憶情報が失なわれるに至るまでの時間よＱ
も短かい必要がちり、このためにＣＭＯＳインｉ４−夕
１ノのＶＴ）ｌを前記したように！ ’／ＤＤより高く
設定している。
電位がプリチャーソ直後がらＣＭＯＳインバーター１の
ｖＴＨまで低下するまでの時間はメモリセルにおけるキ
ャパシタの記憶情報が失なわれるに至るまでの時間よＱ
も短かい必要がちり、このためにＣＭＯＳインｉ４−夕
１ノのＶＴ）ｌを前記したように！ ’／ＤＤより高く
設定している。
上述したようなダイナミックメモリの自動リフレッシュ
１７制御回路によれば、メそリセルのり−クの大きいと
きは短かい間隔でリフレッシュ動作が行なわれ、逆にリ
ークの小さいときは長い間隔でリフレッシュ動作が起こ
る。即ち、常にメモリセルのリーク′！ｉｌ−監視しな
がら間欠的なリフレッシュ動作の周期を必要最大の値、
換言すれはりフレッゾー動作の周波数を必要最小の値に
制御することができる。また、設計上でマーノンをとっ
てリフレッシュ周波数を必要以上に制ぐすることもなく
なシ、第７図に示した従来例に比べて常温では１／１０
０ ａ度にリフレッシュ周波数を落とせる。このような
ことから、スタンバイ時の消費電力を最小化することが
できる。しかも、リーク検出用のＣＭＯＳインバータ１
ノは貫通電流が流れず、その電力消費は極めて小さく、
前記リフレッシュ周波数の最小化によるα力消費の低減
効果を相殺することはない。
１７制御回路によれば、メそリセルのり−クの大きいと
きは短かい間隔でリフレッシュ動作が行なわれ、逆にリ
ークの小さいときは長い間隔でリフレッシュ動作が起こ
る。即ち、常にメモリセルのリーク′！ｉｌ−監視しな
がら間欠的なリフレッシュ動作の周期を必要最大の値、
換言すれはりフレッゾー動作の周波数を必要最小の値に
制御することができる。また、設計上でマーノンをとっ
てリフレッシュ周波数を必要以上に制ぐすることもなく
なシ、第７図に示した従来例に比べて常温では１／１０
０ ａ度にリフレッシュ周波数を落とせる。このような
ことから、スタンバイ時の消費電力を最小化することが
できる。しかも、リーク検出用のＣＭＯＳインバータ１
ノは貫通電流が流れず、その電力消費は極めて小さく、
前記リフレッシュ周波数の最小化によるα力消費の低減
効果を相殺することはない。
したがって、記憶内容ｔ−電池でも十分バックアップ可
能なダイナミックＲＡＭを実現できる。
能なダイナミックＲＡＭを実現できる。
なお、前記発振器１４は、たとえば第３図に示すように
復数個のＣＭＯＳインバータ３０ｆリンｉ ｆ ＆
４ ｆ ’ （！″＃″・ゞ０８”ｔｔ ｆｐ ｏ
ＥＴ Ｍ ｇｂ”°。
復数個のＣＭＯＳインバータ３０ｆリンｉ ｆ ＆
４ ｆ ’ （！″＃″・ゞ０８”ｔｔ ｆｐ ｏ
ＥＴ Ｍ ｇｂ”°。
トランスファゲート３１．３２により制御するように構
成され、このトランスファゲート３１゜３２は第１の制
御回路１３からの相補的な信号Ｐ１９石により制御され
る。
成され、このトランスファゲート３１゜３２は第１の制
御回路１３からの相補的な信号Ｐ１９石により制御され
る。
また、上記実施例は、リーク−ｉニタ回路１０のキャパ
シ２Ｃの保持１′ユ圧の変化全監視してメモリセルの記
ｆ；ｆＸ ｔ／ｒ報が失なわれていく状態全監視し、上
記保持’ｌ！：圧がある基準以下になったら発振器１４
の動作を開始させており、換言すれば間欠的な発振動作
の周期の制御およびリフレッシュ動作の開始の制御を行
なっている。これに対して、たとえば第４図に示すよう
にリークモニタ回路）Ｏの出力をプリチャージ・ディス
チャーノ型のインバータ４０で受け、その出力を遅延回
路４ノを介して上記リークモニタ回路１０のトランスフ
ァグー）Ｑのデート入力とするような閉ループを形成し
て発掘周波数可変型の発振器４３を用いてもよい。この
発振器４３の動作は、第５図に示すように時刻ｔ１から
ｔ２にかけてモニタ用キャパシタＣが充電されると共に
、インバータ４０ＯＮチヤネルトランゾスタＱｓがオン
（ディスチャーノ）になってインパーク出力は“０＃に
なる。上記キャパシタＣのリークにより、その保持電圧
が所定値以下に低下した時点ｔ、でインバータ４０のＰ
チャネルトランソスタＱｐがオン（プリチャージ）にな
ってインバータ出力は″１′″になる。この”１ｎ出力
が遅延回路４１で遅延した後、再び前述したような一連
の動作が行なわれ、このような動作の繰り返しにより発
振が持続する。この場合、キャパシタＣのリークなメモ
リセルキャパシタのリークに対応しており、インバータ
４Ｑの閾値電圧は高く設定されているので、発振周期を
メモリセルに対する必要最大のりフレッシュ周期に対応
させることが可能である。したがって、上記インバータ
４０の出力を制御回路１３により波形整形してり７し、
シュアドレスカウンタ１５でカウントすることにより、
メモリセルのリークに対応して彦小化されたりフレア周
波用波敬を有するリフレッシ−アドレスが得られる。イ
ンバータ４０Ｖｃは通常のＰチャネル、Ｎチャネルトラ
ンノスタによるインバータ以外に付加的なトランジスタ
Ｑ１゜＋Ｑ１□が付加されているが、論理的にインバー
タであることにはかわりはない。これらのトランジスタ
Ｑ、。、Ｑｌ、はインバータ４０の遷移電圧を調節する
ために付加されており、ノードＮの電位が変化してどの
時点で感知するかを決定する。レベル調整回路４５は付
加しても、し■てもよいが、ノードＮへの書き込み電位
を調整するものである。
シ２Ｃの保持１′ユ圧の変化全監視してメモリセルの記
ｆ；ｆＸ ｔ／ｒ報が失なわれていく状態全監視し、上
記保持’ｌ！：圧がある基準以下になったら発振器１４
の動作を開始させており、換言すれば間欠的な発振動作
の周期の制御およびリフレッシュ動作の開始の制御を行
なっている。これに対して、たとえば第４図に示すよう
にリークモニタ回路）Ｏの出力をプリチャージ・ディス
チャーノ型のインバータ４０で受け、その出力を遅延回
路４ノを介して上記リークモニタ回路１０のトランスフ
ァグー）Ｑのデート入力とするような閉ループを形成し
て発掘周波数可変型の発振器４３を用いてもよい。この
発振器４３の動作は、第５図に示すように時刻ｔ１から
ｔ２にかけてモニタ用キャパシタＣが充電されると共に
、インバータ４０ＯＮチヤネルトランゾスタＱｓがオン
（ディスチャーノ）になってインパーク出力は“０＃に
なる。上記キャパシタＣのリークにより、その保持電圧
が所定値以下に低下した時点ｔ、でインバータ４０のＰ
チャネルトランソスタＱｐがオン（プリチャージ）にな
ってインバータ出力は″１′″になる。この”１ｎ出力
が遅延回路４１で遅延した後、再び前述したような一連
の動作が行なわれ、このような動作の繰り返しにより発
振が持続する。この場合、キャパシタＣのリークなメモ
リセルキャパシタのリークに対応しており、インバータ
４Ｑの閾値電圧は高く設定されているので、発振周期を
メモリセルに対する必要最大のりフレッシュ周期に対応
させることが可能である。したがって、上記インバータ
４０の出力を制御回路１３により波形整形してり７し、
シュアドレスカウンタ１５でカウントすることにより、
メモリセルのリークに対応して彦小化されたりフレア周
波用波敬を有するリフレッシ−アドレスが得られる。イ
ンバータ４０Ｖｃは通常のＰチャネル、Ｎチャネルトラ
ンノスタによるインバータ以外に付加的なトランジスタ
Ｑ１゜＋Ｑ１□が付加されているが、論理的にインバー
タであることにはかわりはない。これらのトランジスタ
Ｑ、。、Ｑｌ、はインバータ４０の遷移電圧を調節する
ために付加されており、ノードＮの電位が変化してどの
時点で感知するかを決定する。レベル調整回路４５は付
加しても、し■てもよいが、ノードＮへの書き込み電位
を調整するものである。
なお、上記リークモニタ回路１０のギヤ・々シタＣとし
て、メモリセルキャノぐシタよりもリーク電流が多少条
目になるように形成しておく（たとえばギヤ・ぐシタの
一方の電極となる基板表面反転構部の不純物濃度を制御
するとか、ギヤ／４’ブタの一方の電極となる多結晶シ
リコンの）ぞり一ン形状として一部を櫛形にする）こと
によって、メモリセルキャパシタのリークにより記憶情
報が消失する前に確央にリークモニタ用キャパシタ電圧
の低下をインバータ４０によって検出し、リフレッシュ
動作を行なわせるここが可能になり、リフレッシュ動作
のマーノンを太きくとることができる。
て、メモリセルキャノぐシタよりもリーク電流が多少条
目になるように形成しておく（たとえばギヤ・ぐシタの
一方の電極となる基板表面反転構部の不純物濃度を制御
するとか、ギヤ／４’ブタの一方の電極となる多結晶シ
リコンの）ぞり一ン形状として一部を櫛形にする）こと
によって、メモリセルキャパシタのリークにより記憶情
報が消失する前に確央にリークモニタ用キャパシタ電圧
の低下をインバータ４０によって検出し、リフレッシュ
動作を行なわせるここが可能になり、リフレッシュ動作
のマーノンを太きくとることができる。
また、前記第１図の回路において、リークモニタ回路１
０およびＣＭＯＳインパークＩＩＶＣ代えて第６図に示
すようなリークモニタ回路６ｏおよびプリチャーゾ・デ
ィスチャージ型のインバータ４０全用いてもよい。即ち
、リークモニタ回路６０は、それぞれメモリセルと同じ
構造のトランスファダートＱ、キャノぐ７りＣからなる
たとえば３個分のモニタ用セルを並列接続してなυ、こ
の記憶ノードＮをインバータ４０のＰチャネルトラ／ノ
スタＱｐのダートに接続し、上記インバータ４０ＯＮチ
ヤネルトランソスタＱＮのデートをリークモニタ回路６
ｏの入力端に接続している。なお、インバータ４０は、
リークモニタ回路６０の入力パルスがオンの期間にＮチ
ャネルトランジスタＱＮがオンになり、このトランノス
タＱＮはその後はオフになり、さらに１ キャパシ
タ電圧の低下によりＰチャネルトランジスタＱｐがオン
になるまでの間は出力がオフ（高インピーダンス状態）
になっている。そこで、このオフ期間におけるインバー
タ出力ノードの電位を安定化するために容量Ｃ０が付加
されている。
０およびＣＭＯＳインパークＩＩＶＣ代えて第６図に示
すようなリークモニタ回路６ｏおよびプリチャーゾ・デ
ィスチャージ型のインバータ４０全用いてもよい。即ち
、リークモニタ回路６０は、それぞれメモリセルと同じ
構造のトランスファダートＱ、キャノぐ７りＣからなる
たとえば３個分のモニタ用セルを並列接続してなυ、こ
の記憶ノードＮをインバータ４０のＰチャネルトラ／ノ
スタＱｐのダートに接続し、上記インバータ４０ＯＮチ
ヤネルトランソスタＱＮのデートをリークモニタ回路６
ｏの入力端に接続している。なお、インバータ４０は、
リークモニタ回路６０の入力パルスがオンの期間にＮチ
ャネルトランジスタＱＮがオンになり、このトランノス
タＱＮはその後はオフになり、さらに１ キャパシ
タ電圧の低下によりＰチャネルトランジスタＱｐがオン
になるまでの間は出力がオフ（高インピーダンス状態）
になっている。そこで、このオフ期間におけるインバー
タ出力ノードの電位を安定化するために容量Ｃ０が付加
されている。
なお、本′Ｊｌｊ明が適用されるダイナミックメモリは
、メモリセルとして１キャパゾク、１トランジスタ型の
ものに限らず、２キャノ２シク、２トランノスクからな
る高速動作型のものを用いたものでもよい。
、メモリセルとして１キャパゾク、１トランジスタ型の
ものに限らず、２キャノ２シク、２トランノスクからな
る高速動作型のものを用いたものでもよい。
上述したように本発明のダイナミックメモリの自動リフ
レッシュ制御回路によれば、リークモニタ回路のキヤ・
ぐシタの保持電圧の低下を消費電力の少ないＣＭＯＳイ
ンバータまたはプリチャーゾ・ディスチャーノ型インパ
ークで監視し、このインバータの出力によってリフレッ
シ−動作の開始タイミングちるいは間欠的なリフレッシ
ュ動作の間隔あるいはリフレッシュ周波数を＄り御する
ことによって、す７し、シュ動作に要する消費電力を最
小化すると共にリフレッンユ制御に要する消費電力を低
減できる。したがって、′ＦＬ池による記憶内容のパッ
クアップが可能なダイナミックＲＡＭを実現することが
できる。
レッシュ制御回路によれば、リークモニタ回路のキヤ・
ぐシタの保持電圧の低下を消費電力の少ないＣＭＯＳイ
ンバータまたはプリチャーゾ・ディスチャーノ型インパ
ークで監視し、このインバータの出力によってリフレッ
シ−動作の開始タイミングちるいは間欠的なリフレッシ
ュ動作の間隔あるいはリフレッシュ周波数を＄り御する
ことによって、す７し、シュ動作に要する消費電力を最
小化すると共にリフレッンユ制御に要する消費電力を低
減できる。したがって、′ＦＬ池による記憶内容のパッ
クアップが可能なダイナミックＲＡＭを実現することが
できる。
第１図は本発明に係るダイナミックメモリの自動リフレ
ッシュ制御回路の一実施例を示す回路図、第２図は第１
図の回路動作を説明するために示すタイミング図、第３
図は第１図の発振器の一例を示す回路図、第４図は本発
明の他の実施例を示す回路図、第５図は第４凶の回路動
作を説明するために示すタイミング図、第６図は第１図
のリークモニタ回路およびＣＭＯＳインバータの変形例
を示す回路図、第７図は従来のりフレッシー制御回路を
示す回路図、第８図は第７図の回路特性を説明するため
に示す図、第９図は従来の自動リフレッシュ制御回路に
用いられているキャパシタ回路および電圧比較回路を示
す回路図である。 １０ 、６０ ・・リークモニタ回路、１１− ＣＭＯ
Ｓインパーク、４０・・・プリチャーゾ・プ′イスチャ
ーノ型インパーク、Ｑ・・・トランス７アダート、Ｃ・
・・キャパ／り。 出願人代理人 弁理士 鈴 江 武 彦第２図 １ン イエ】 第３図 第５図
ッシュ制御回路の一実施例を示す回路図、第２図は第１
図の回路動作を説明するために示すタイミング図、第３
図は第１図の発振器の一例を示す回路図、第４図は本発
明の他の実施例を示す回路図、第５図は第４凶の回路動
作を説明するために示すタイミング図、第６図は第１図
のリークモニタ回路およびＣＭＯＳインバータの変形例
を示す回路図、第７図は従来のりフレッシー制御回路を
示す回路図、第８図は第７図の回路特性を説明するため
に示す図、第９図は従来の自動リフレッシュ制御回路に
用いられているキャパシタ回路および電圧比較回路を示
す回路図である。 １０ 、６０ ・・リークモニタ回路、１１− ＣＭＯ
Ｓインパーク、４０・・・プリチャーゾ・プ′イスチャ
ーノ型インパーク、Ｑ・・・トランス７アダート、Ｃ・
・・キャパ／り。 出願人代理人 弁理士 鈴 江 武 彦第２図 １ン イエ】 第３図 第５図
Claims (4)
- （１）リフレッシュ動作を必要とするメモリセルのリー
クをモニタするためにトランスファゲートおよびキャパ
シタを用いて構成され、上記トランスファゲートのゲー
トにパルスが印加されたときにキャパシタが充電される
リークモニタ回路と、このリークモニタ回路のキャパシ
タの保持電圧が所定値以下になったことを検出するＣＭ
ＯＳインバータまたはプリチャージ・ディスチャージ型
インバータと、このインバータの出力によってメモリセ
ルの自動リフレッシユ動作のタイミングを制御する制御
手段とを具備し、メモリセルのリーク電流が大きいとき
はリフレッシュ動作の間隔が短く、メモリセルのリーク
電流が小さいときはリフレッシュ動作の間隔が長くなる
ように制御するようにしてなることを特徴とするダイナ
ミックメモリの自動リフレッシュ制御回路。 - （２）前記制御手段は、リフレッシュアドレスカウンタ
のカウント入力を発生する発振器の動作を間欠的に制御
することを特徴とする前記特許請求の範囲第１項記載の
ダイナミックメモリの自動リフレッシュ制御回路。 - （３）前記制御手段は、リフレッシュアドレスカウンタ
のカウント入力を発生する発振器の発振周波数を制御す
ることを特徴とする前記特許請求の範囲第１項記載のダ
イナミックメモリの自動リフレッシュ制御回路。 - （４）前記制御手段は、自動リフレッシュ動作の開始タ
イミングを制御することを特徴とする前記特許請求の範
囲第１項記載のダイナミックメモリの自動リフレッシュ
制御回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59172754A JPS6150287A (ja) | 1984-08-20 | 1984-08-20 | ダイナミツクメモリの自動リフレツシユ制御回路 |
| DE8585305697T DE3584929D1 (de) | 1984-08-20 | 1985-08-12 | Automatische refreshsteuerungsschaltung fuer eine dynamische halbleiterspeicherschaltung. |
| EP85305697A EP0176203B1 (en) | 1984-08-20 | 1985-08-12 | Self refresh control circuit for dynamic semiconductor memory device |
| KR1019850005945A KR910000384B1 (ko) | 1984-08-20 | 1985-08-17 | 반도체 기억장치 |
| US06/767,602 US4682306A (en) | 1984-08-20 | 1985-08-20 | Self-refresh control circuit for dynamic semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59172754A JPS6150287A (ja) | 1984-08-20 | 1984-08-20 | ダイナミツクメモリの自動リフレツシユ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6150287A true JPS6150287A (ja) | 1986-03-12 |
| JPH0444836B2 JPH0444836B2 (ja) | 1992-07-22 |
Family
ID=15947700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59172754A Granted JPS6150287A (ja) | 1984-08-20 | 1984-08-20 | ダイナミツクメモリの自動リフレツシユ制御回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4682306A (ja) |
| EP (1) | EP0176203B1 (ja) |
| JP (1) | JPS6150287A (ja) |
| DE (1) | DE3584929D1 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS63251996A (ja) * | 1987-04-08 | 1988-10-19 | Mitsubishi Electric Corp | タイマ回路 |
| JPH01302595A (ja) * | 1988-05-30 | 1989-12-06 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
| JPH04344387A (ja) * | 1991-05-16 | 1992-11-30 | Samsung Electron Co Ltd | 素子温度に応じたリフレッシュ動作を実行するためのリフレッシュ要請信号発生装置を用いた半導体メモリー装置 |
| US5410278A (en) * | 1991-12-19 | 1995-04-25 | Sharp Kabushiki Kaisha | Ring oscillator having a variable oscillating frequency |
| US6075739A (en) * | 1997-02-17 | 2000-06-13 | Sharp Kabushiki Kaisha | Semiconductor storage device performing self-refresh operation in an optimal cycle |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63121197A (ja) * | 1986-11-07 | 1988-05-25 | Fujitsu Ltd | 半導体記憶装置 |
| US4870620A (en) * | 1987-01-06 | 1989-09-26 | Mitsubishi Denki Kabushiki Kaisha | Dynamic random access memory device with internal refresh |
| JPS6432489A (en) * | 1987-07-27 | 1989-02-02 | Matsushita Electronics Corp | Memory device |
| JP2534757B2 (ja) * | 1988-07-06 | 1996-09-18 | 株式会社東芝 | リフレッシュ回路 |
| GB8827130D0 (en) * | 1988-11-21 | 1988-12-29 | Krilic G | Self-refreshable dynamic memory cell |
| US5321661A (en) * | 1991-11-20 | 1994-06-14 | Oki Electric Industry Co., Ltd. | Self-refreshing memory with on-chip timer test circuit |
| AU6988494A (en) * | 1993-05-28 | 1994-12-20 | Rambus Inc. | Method and apparatus for implementing refresh in a synchronous dram system |
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| US5847577A (en) * | 1995-02-24 | 1998-12-08 | Xilinx, Inc. | DRAM memory cell for programmable logic devices |
| US5581198A (en) * | 1995-02-24 | 1996-12-03 | Xilinx, Inc. | Shadow DRAM for programmable logic devices |
| KR100198617B1 (ko) * | 1995-12-27 | 1999-06-15 | 구본준 | 모오스 캐패시터의 누설전압감지회로 |
| KR100363105B1 (ko) | 1998-12-23 | 2003-02-19 | 주식회사 하이닉스반도체 | 셀 리키지 커런트 보상용 셀프 리프레쉬 장치 |
| US6628558B2 (en) | 2001-06-20 | 2003-09-30 | Cypress Semiconductor Corp. | Proportional to temperature voltage generator |
| KR100413484B1 (ko) * | 2001-06-28 | 2003-12-31 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 리프레쉬 회로 |
| US6714473B1 (en) | 2001-11-30 | 2004-03-30 | Cypress Semiconductor Corp. | Method and architecture for refreshing a 1T memory proportional to temperature |
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| KR102373544B1 (ko) | 2015-11-06 | 2022-03-11 | 삼성전자주식회사 | 요청 기반의 리프레쉬를 수행하는 메모리 장치, 메모리 시스템 및 메모리 장치의 동작방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS60212896A (ja) * | 1984-04-06 | 1985-10-25 | Hitachi Micro Comput Eng Ltd | ダイナミツク型ｒａｍ |
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| US4491938A (en) * | 1981-12-28 | 1985-01-01 | Texas Instruments Incorporated | Low voltage RAM cell |
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| JPS59227090A (ja) * | 1983-06-06 | 1984-12-20 | Hitachi Ltd | 不揮発性メモリ装置 |
-
1984
- 1984-08-20 JP JP59172754A patent/JPS6150287A/ja active Granted
-
1985
- 1985-08-12 DE DE8585305697T patent/DE3584929D1/de not_active Expired - Lifetime
- 1985-08-12 EP EP85305697A patent/EP0176203B1/en not_active Expired
- 1985-08-20 US US06/767,602 patent/US4682306A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| US4682306A (en) | 1987-07-21 |
| EP0176203A3 (en) | 1988-03-02 |
| EP0176203B1 (en) | 1991-12-18 |
| JPH0444836B2 (ja) | 1992-07-22 |
| DE3584929D1 (de) | 1992-01-30 |
| EP0176203A2 (en) | 1986-04-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |