JPH0453033B2 - - Google Patents
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- JPH0453033B2 JPH0453033B2 JP60056503A JP5650385A JPH0453033B2 JP H0453033 B2 JPH0453033 B2 JP H0453033B2 JP 60056503 A JP60056503 A JP 60056503A JP 5650385 A JP5650385 A JP 5650385A JP H0453033 B2 JPH0453033 B2 JP H0453033B2
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- 238000010586 diagram Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 7
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- 230000004048 modification Effects 0.000 description 5
- 238000001514 detection method Methods 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体記憶装置、特にダイナミツク型
RAM（ランダムアクセスメモリ）のリフレツシ
ユ回路に用いられるリーク電流センス回路に関す
る。
RAM（ランダムアクセスメモリ）のリフレツシ
ユ回路に用いられるリーク電流センス回路に関す
る。
最近のダイナミツク型RAMには、リフレツシ
ユ動作を自動的に行なうための自動リフレツシユ
回路をメモリチツプ上に搭載することにより、使
い方、周辺回路の便宜を図つたものがある。この
自動リフレツシユ回路は、たとえば第８図に示す
ように発振器８１とリフレツシユアドレスカウン
タ８２とを有し、メモリが通常動作を行なつてい
ないとき自動的にリフレツシユアドレスを設定し
てリフレツシユ動作を行なわせている。この場
合、リフレツシユ動作としてメモリセルのリーク
電流を考慮していないと、リフレツシユ回路の消
費電流が必要以上に大きくなる。即ち、上記リー
ク電流は温度の上昇と共に大きくなるので、全温
度領域にわたつて自動リフレツシユ動作を行なわ
せるためには、リーク電流が最も大きくなつた場
合を想定して一定の余裕を持つた短かいリフレツ
シユ周期に設定しなければならないからである。
ユ動作を自動的に行なうための自動リフレツシユ
回路をメモリチツプ上に搭載することにより、使
い方、周辺回路の便宜を図つたものがある。この
自動リフレツシユ回路は、たとえば第８図に示す
ように発振器８１とリフレツシユアドレスカウン
タ８２とを有し、メモリが通常動作を行なつてい
ないとき自動的にリフレツシユアドレスを設定し
てリフレツシユ動作を行なわせている。この場
合、リフレツシユ動作としてメモリセルのリーク
電流を考慮していないと、リフレツシユ回路の消
費電流が必要以上に大きくなる。即ち、上記リー
ク電流は温度の上昇と共に大きくなるので、全温
度領域にわたつて自動リフレツシユ動作を行なわ
せるためには、リーク電流が最も大きくなつた場
合を想定して一定の余裕を持つた短かいリフレツ
シユ周期に設定しなければならないからである。
このような事情に鑑みて、リフレツシユに要す
る消費電力を低減化するために、リフレツシユ動
作を必要最大の周期で自動的に行なうように制御
する完全自動リフレツシユ方式のMOS記憶装置
が特開昭59−56291号公報により提案されている。
また、このMOS記憶装置に比べて、低消費電力
化を図られた自動リフレツシユ制御回路が本件出
願の出願人による特願昭59−172754号の出願によ
り提案されており、その一実施例に係る回路を第
９図に示す。これらの自動リフレツシユ方式にお
ける基本的な動作は、リークモニタ回路中のキヤ
パシタの保持電圧が所定値以下になつたことを検
知し、リフレツシユ動作の始動あるいは間欠的間
隔を制御するものである。なお、第９図中、リー
クモニタ回路９０はメモリセルと同じ構成を有し
ており、１個の記憶保持用キヤパシタＣと１個の
トランスフアゲートＱとが直列に接続されたもの
であり、９１はプリチヤージ・デイスチヤージ型
インバータである。
る消費電力を低減化するために、リフレツシユ動
作を必要最大の周期で自動的に行なうように制御
する完全自動リフレツシユ方式のMOS記憶装置
が特開昭59−56291号公報により提案されている。
また、このMOS記憶装置に比べて、低消費電力
化を図られた自動リフレツシユ制御回路が本件出
願の出願人による特願昭59−172754号の出願によ
り提案されており、その一実施例に係る回路を第
９図に示す。これらの自動リフレツシユ方式にお
ける基本的な動作は、リークモニタ回路中のキヤ
パシタの保持電圧が所定値以下になつたことを検
知し、リフレツシユ動作の始動あるいは間欠的間
隔を制御するものである。なお、第９図中、リー
クモニタ回路９０はメモリセルと同じ構成を有し
ており、１個の記憶保持用キヤパシタＣと１個の
トランスフアゲートＱとが直列に接続されたもの
であり、９１はプリチヤージ・デイスチヤージ型
インバータである。
ところで、上記リークモニタ回路９０のキヤパ
シタＣに充電される電荷が不適切なものであつた
場合、上記キヤパシタＣの保持電圧が所定値以下
になるまでの時間（リーク時間）のモニタはメモ
リセルにおける実際のリーク時間を正確に反映し
ているとは云えなくなる。この点に鑑みて、リー
クモニタ回路のキヤパシタに対する適切な充電を
行なうための具体例が、本件出願の出願人による
特願昭59−262202号「リーク電流センス回路」の
出願により提案されている。このリーク電流セン
ス回路は第１０図に示すようなものであり、リー
クモニタ回路１００と、このリークモニタ回路１
００のモニタ用キヤパシタＣの保持電圧が所定値
以下になつたことを検出するプリチヤージ・デイ
スチヤージ型インバータ１０１と、VDD電源と前
記リークモニタ回路１００のトランスフアゲート
（MOSトランジスタ）Ｑの制御端との間に接続さ
れ、トランスフアゲート１０２，１０３と転送用
キヤパシタ１０４，１０５とからなり、充電用パ
ルスを転送するための電荷転送部１０６と、前記
リークモニタ回路１００のトランスフアゲートＱ
の制御端に接続された所定タイミングで前記転送
用キヤパシタ１０５の電荷を放電するための放電
用トランスフアゲート１０７とからなる。この回
路においては、前記電荷転送部１０６のトランス
フアゲート１０２，１０３および前記放電用トラ
ンスフアゲート１０７の各制御端に印加する駆動
パルスのタイミングにより、リークモニタ回路１
００に与える充電用パルスの電圧および幅を調整
することができるので、センス動作余裕を最適値
に設定できる。この場合、プリチヤージ・デイス
チヤージ型インバータ１０１によるリーク時間の
検出に際して、そのＰチヤネルトランジスタ１０
８とVDD電源との間に挿入されたドレイン・ゲー
ト相互が接続されたＮチヤネルトランジスタ１０
９の閾値電圧VTNと、リークモニタ回路１００の
トランスフアゲート（Ｎチヤネルトランジスタ）
Ｑの閾値電圧VTNとが相殺されるので、プロセス
変化によるＮチヤネルトランジスタの閾値変動に
依存しなくなる。
シタＣに充電される電荷が不適切なものであつた
場合、上記キヤパシタＣの保持電圧が所定値以下
になるまでの時間（リーク時間）のモニタはメモ
リセルにおける実際のリーク時間を正確に反映し
ているとは云えなくなる。この点に鑑みて、リー
クモニタ回路のキヤパシタに対する適切な充電を
行なうための具体例が、本件出願の出願人による
特願昭59−262202号「リーク電流センス回路」の
出願により提案されている。このリーク電流セン
ス回路は第１０図に示すようなものであり、リー
クモニタ回路１００と、このリークモニタ回路１
００のモニタ用キヤパシタＣの保持電圧が所定値
以下になつたことを検出するプリチヤージ・デイ
スチヤージ型インバータ１０１と、VDD電源と前
記リークモニタ回路１００のトランスフアゲート
（MOSトランジスタ）Ｑの制御端との間に接続さ
れ、トランスフアゲート１０２，１０３と転送用
キヤパシタ１０４，１０５とからなり、充電用パ
ルスを転送するための電荷転送部１０６と、前記
リークモニタ回路１００のトランスフアゲートＱ
の制御端に接続された所定タイミングで前記転送
用キヤパシタ１０５の電荷を放電するための放電
用トランスフアゲート１０７とからなる。この回
路においては、前記電荷転送部１０６のトランス
フアゲート１０２，１０３および前記放電用トラ
ンスフアゲート１０７の各制御端に印加する駆動
パルスのタイミングにより、リークモニタ回路１
００に与える充電用パルスの電圧および幅を調整
することができるので、センス動作余裕を最適値
に設定できる。この場合、プリチヤージ・デイス
チヤージ型インバータ１０１によるリーク時間の
検出に際して、そのＰチヤネルトランジスタ１０
８とVDD電源との間に挿入されたドレイン・ゲー
ト相互が接続されたＮチヤネルトランジスタ１０
９の閾値電圧VTNと、リークモニタ回路１００の
トランスフアゲート（Ｎチヤネルトランジスタ）
Ｑの閾値電圧VTNとが相殺されるので、プロセス
変化によるＮチヤネルトランジスタの閾値変動に
依存しなくなる。
しかし、上記リーク電流センス回路において
は、リーク時間検出用のプリチヤージ・デイスチ
ヤージ型インバータ１０１におけるＰチヤネルト
ランジスタ１０８の閾値電圧VTPがプロセス変化
に依存し、リーク時間検出動作が上記VTPの変動
の影響を受けるという問題がある。
は、リーク時間検出用のプリチヤージ・デイスチ
ヤージ型インバータ１０１におけるＰチヤネルト
ランジスタ１０８の閾値電圧VTPがプロセス変化
に依存し、リーク時間検出動作が上記VTPの変動
の影響を受けるという問題がある。
本発明は上記の事情に鑑みてなされたもので、
プロセス変化によるＮチヤネルトランジスタ、Ｐ
チヤネルトランジスタそれぞれの閾値電圧変動に
依存せず、リフレツシユ動作余裕を最適値に設定
し得るリーク電流センス回路を提供するものであ
る。
プロセス変化によるＮチヤネルトランジスタ、Ｐ
チヤネルトランジスタそれぞれの閾値電圧変動に
依存せず、リフレツシユ動作余裕を最適値に設定
し得るリーク電流センス回路を提供するものであ
る。
即ち、本発明のリーク電流センス回路は、リー
クモニタ回路としてトランスフアゲートに第１、
第２のキヤパシタを接続した回路を用い、上記ト
ランスフアゲートの制御端に所定タイミングでパ
ルス電圧を印加し、第１のキヤパシタの一端には
予めある電位Vbを印加しておき所定タイミング
で電位Vpにブートし、第２のキヤパシタの一端
には上記電位Vpを印加しておくものとし、上記
第２のキヤパシタとトランスフアゲートとの接続
点の電圧が所定値以下になつたことをプリチヤー
ジ・デイスチヤージ型インバータにより検出する
ようにしたことを特徴とするものである。
クモニタ回路としてトランスフアゲートに第１、
第２のキヤパシタを接続した回路を用い、上記ト
ランスフアゲートの制御端に所定タイミングでパ
ルス電圧を印加し、第１のキヤパシタの一端には
予めある電位Vbを印加しておき所定タイミング
で電位Vpにブートし、第２のキヤパシタの一端
には上記電位Vpを印加しておくものとし、上記
第２のキヤパシタとトランスフアゲートとの接続
点の電圧が所定値以下になつたことをプリチヤー
ジ・デイスチヤージ型インバータにより検出する
ようにしたことを特徴とするものである。
この構成によつて、２個のキヤパシタと２種の
電位Vb、Vpによつてブート前後における第２の
キヤパシタとトランスフアゲートとの接続点の電
位増加量（リフレツシユ動作余裕）を最適値に設
定でき、しかもこの動作余裕はプロセス変化によ
るＮチヤネルトランジスタ、Ｐチヤネルトランジ
スタの閾値電圧の変動の影響を受けなくなる。
電位Vb、Vpによつてブート前後における第２の
キヤパシタとトランスフアゲートとの接続点の電
位増加量（リフレツシユ動作余裕）を最適値に設
定でき、しかもこの動作余裕はプロセス変化によ
るＮチヤネルトランジスタ、Ｐチヤネルトランジ
スタの閾値電圧の変動の影響を受けなくなる。
以下、図面を参照して本発明の一実施例を詳細
に説明する。第１図に示すリーク電流センス回路
は、ダイナミツク型RAMの自動リフレツシユ制
御部に設けられるものであり、Q1〜Q4はMOS−
FET（絶縁ゲート型電界効果トランジスタ）、C1
およびC2は第１、第２のキヤパシタであり、こ
れらはリークモニタ回路１１およびプリチヤー
ジ・デイスチヤージ型インバータ１２を形成して
いる。即ち、リークモニタ回路１１において、第
１導電型（本例ではＰチヤネル）のトランジスタ
Q1はソースがVDD電源に接続され、ドレイン・ゲ
ート相互が接続されると共に第２の導電型（本例
ではＮチヤネル）のトランジスタQ2のドレイン
に接続され、このトランジスタQ2のソースに前
記キヤパシタC1，C2の各一端が接続されている。
ここで、上記ＮチヤネルトランジスタQ2および
キヤパシタC1，C2はダイナミツク型RAMにおけ
る１トランジスタ、１キヤパシタ構成のメモリセ
ルと同等の特性を有するように構成されており、
充電用のトランジスタ（トランスフアゲート）
Q2のドレインを第１のノードN1、そのゲート
（制御端）を第２のノードN2、そのソースを第３
のノードN3、キヤパシタC1の他端を第４のノー
ドN4、キヤパシタC2の他端を第５のノードN5と
称するものとする。前記インバータ１２は、プリ
チヤージ用のＰチヤネルトランジスタQ3のソー
スがVDD電源に接続され、ドレインがデイスチヤ
ージ用のＮチヤネルトランジスタQ4のドレイン
に接続され、このトランジスタQ4のソースがVSS
電源（接地電位）に接続されている。ここで、上
記ＰチヤネルトランジスタQ3のゲートは前記第
３のノードN3に接続されており、上記トランジ
スタQ3，Q4のドレイン相互接続点（出力ノード）
を第６の出力ノードN6、トランジスタQ4のゲー
トを第７のノードN7と称するものとする。
に説明する。第１図に示すリーク電流センス回路
は、ダイナミツク型RAMの自動リフレツシユ制
御部に設けられるものであり、Q1〜Q4はMOS−
FET（絶縁ゲート型電界効果トランジスタ）、C1
およびC2は第１、第２のキヤパシタであり、こ
れらはリークモニタ回路１１およびプリチヤー
ジ・デイスチヤージ型インバータ１２を形成して
いる。即ち、リークモニタ回路１１において、第
１導電型（本例ではＰチヤネル）のトランジスタ
Q1はソースがVDD電源に接続され、ドレイン・ゲ
ート相互が接続されると共に第２の導電型（本例
ではＮチヤネル）のトランジスタQ2のドレイン
に接続され、このトランジスタQ2のソースに前
記キヤパシタC1，C2の各一端が接続されている。
ここで、上記ＮチヤネルトランジスタQ2および
キヤパシタC1，C2はダイナミツク型RAMにおけ
る１トランジスタ、１キヤパシタ構成のメモリセ
ルと同等の特性を有するように構成されており、
充電用のトランジスタ（トランスフアゲート）
Q2のドレインを第１のノードN1、そのゲート
（制御端）を第２のノードN2、そのソースを第３
のノードN3、キヤパシタC1の他端を第４のノー
ドN4、キヤパシタC2の他端を第５のノードN5と
称するものとする。前記インバータ１２は、プリ
チヤージ用のＰチヤネルトランジスタQ3のソー
スがVDD電源に接続され、ドレインがデイスチヤ
ージ用のＮチヤネルトランジスタQ4のドレイン
に接続され、このトランジスタQ4のソースがVSS
電源（接地電位）に接続されている。ここで、上
記ＰチヤネルトランジスタQ3のゲートは前記第
３のノードN3に接続されており、上記トランジ
スタQ3，Q4のドレイン相互接続点（出力ノード）
を第６の出力ノードN6、トランジスタQ4のゲー
トを第７のノードN7と称するものとする。
次に、上記リーク電流センス回路の動作につい
て第２図、第３図を参照して説明する。第１のノ
ードN1の電位は、トランジスタQ1によつて常に
VDD−VTPになつている。ここで、VTPはＰチヤネ
ルトランジスタの閾値電圧である。予め、第２の
ノードN2には接地電位が与えられており、第４
のノードN4にはVb電位が与えられており、第５
のノードN5にはVp電位（Vp＞Vb）が与えられて
おり、トランジスタQ2はオフ状態になつている。
時刻t1において、第２のノードN2にVa電位が与
えられ、トランジスタQ2はオン状態になる。こ
のとき、第３のノードN3の電位は、上記第２の
ノードN2がVa電位までブートしているので上記
ＮチヤネルのトランジスタQ2の閾値電圧VTNに依
存せず、第１のノードN1と同電位VDD−VTPにな
り、モニタ用キヤパシタC1、C2には各対応して
C1｛（VDD−VTP）−Vb｝、C2｛（VDD−VTP）−Vp｝な
る電荷が蓄積されることになる。時刻t2におい
て、第２のノードN2がVa電位から接地電位にな
り、トランジスタQ2がオフ状態になる。時刻t3に
おいて、第４のノードN4の電位がVbからVpまで
ブートする。このとき、キヤパシタC1，C2中の
電荷は保存されるので、第３のノードN3の電位
が増加する。この増加分をVngoで表わすと、上
記第３のノードN3は上記時刻t3にVDD−VTP＋
Vngoになる。
て第２図、第３図を参照して説明する。第１のノ
ードN1の電位は、トランジスタQ1によつて常に
VDD−VTPになつている。ここで、VTPはＰチヤネ
ルトランジスタの閾値電圧である。予め、第２の
ノードN2には接地電位が与えられており、第４
のノードN4にはVb電位が与えられており、第５
のノードN5にはVp電位（Vp＞Vb）が与えられて
おり、トランジスタQ2はオフ状態になつている。
時刻t1において、第２のノードN2にVa電位が与
えられ、トランジスタQ2はオン状態になる。こ
のとき、第３のノードN3の電位は、上記第２の
ノードN2がVa電位までブートしているので上記
ＮチヤネルのトランジスタQ2の閾値電圧VTNに依
存せず、第１のノードN1と同電位VDD−VTPにな
り、モニタ用キヤパシタC1、C2には各対応して
C1｛（VDD−VTP）−Vb｝、C2｛（VDD−VTP）−Vp｝な
る電荷が蓄積されることになる。時刻t2におい
て、第２のノードN2がVa電位から接地電位にな
り、トランジスタQ2がオフ状態になる。時刻t3に
おいて、第４のノードN4の電位がVbからVpまで
ブートする。このとき、キヤパシタC1，C2中の
電荷は保存されるので、第３のノードN3の電位
が増加する。この増加分をVngoで表わすと、上
記第３のノードN3は上記時刻t3にVDD−VTP＋
Vngoになる。
一方、第７のノードN7には時刻t3までVDD電位
が与えられており、時刻t3に接地電位になる。し
たがつて、インバータ１２のデイスチヤージ用の
トランジスタQ4は時刻t3までの間はオン状態にな
つており、この間に誤つてプリチヤージ用のトラ
ンジスタQ3がオンになつて第６のノード（出力
ノード）N6にリーク時間センスパルスが出力す
ることを避けている。なお、前記時刻t2からt3ま
での時間は非常に短かく設定されており、この間
におけるキヤパシタC1，C2の電荷のリークを無
視することが可能である。
が与えられており、時刻t3に接地電位になる。し
たがつて、インバータ１２のデイスチヤージ用の
トランジスタQ4は時刻t3までの間はオン状態にな
つており、この間に誤つてプリチヤージ用のトラ
ンジスタQ3がオンになつて第６のノード（出力
ノード）N6にリーク時間センスパルスが出力す
ることを避けている。なお、前記時刻t2からt3ま
での時間は非常に短かく設定されており、この間
におけるキヤパシタC1，C2の電荷のリークを無
視することが可能である。
前記時刻t3からキヤパシタC1，C2の電荷のリー
クが開始して第３のノードN3の電位が次第に低
下し、この電位がVDD−VTPになるとインバータ
１２のプリチヤージ用トランジスタQ3がオンに
なり、第６のノード（出力ノード）N6の電位は
それまでの接地電位からVDD電位まで立ち上が
り、リーク時間センス出力が得られる。
クが開始して第３のノードN3の電位が次第に低
下し、この電位がVDD−VTPになるとインバータ
１２のプリチヤージ用トランジスタQ3がオンに
なり、第６のノード（出力ノード）N6の電位は
それまでの接地電位からVDD電位まで立ち上が
り、リーク時間センス出力が得られる。
上記動作において、第６のノードN3のブート
前における電位VDD−VTPとリーク時間センス時
における電位VDD−VTPとは等しいので、第３の
ノードN3のブート前における電位VDD−VTPとブ
ート後における電位VDD−VTP＋Vngoとの差、つ
まりブート前後の電位増加分Vngoがリフレツシ
ユ動作余裕である。
前における電位VDD−VTPとリーク時間センス時
における電位VDD−VTPとは等しいので、第３の
ノードN3のブート前における電位VDD−VTPとブ
ート後における電位VDD−VTP＋Vngoとの差、つ
まりブート前後の電位増加分Vngoがリフレツシ
ユ動作余裕である。
ここで、上記リフレツシユ動作余裕Vngoを第
３図を参照して求めてみる。即ち、ブート前にお
けるモニタ用キヤパシタC1，C2にはそれぞれ前
述した通り C1｛（VDD−VTP）−Vb｝ C2｛（VDD−VTP）−Vp｝ なを電荷が蓄積されている。一方、ブート直後に
は （C1＋C2）｛（VDD−VTP＋Vngo）−Vp｝ なる電荷が蓄積されている。ブート前後でキヤパ
シタC1，C2の電荷が保存されるので次式が成り
立つ。
３図を参照して求めてみる。即ち、ブート前にお
けるモニタ用キヤパシタC1，C2にはそれぞれ前
述した通り C1｛（VDD−VTP）−Vb｝ C2｛（VDD−VTP）−Vp｝ なを電荷が蓄積されている。一方、ブート直後に
は （C1＋C2）｛（VDD−VTP＋Vngo）−Vp｝ なる電荷が蓄積されている。ブート前後でキヤパ
シタC1，C2の電荷が保存されるので次式が成り
立つ。
C1｛（VDD−VTP）−Vb｝＋C2｛（VDD−VTP）
＋Vp｝ ＝（C1＋C2）｛（VDD−VTP＋Vngo）−Vp｝ ∴Vngo＝C1／C1＋C2（Vp−Vb） つまり、上式(1)から明らかなように、リフレツ
シユ動作余裕はプロセス変化によるＮチヤネルト
ランジスタの閾値電圧VTN、Ｐチヤネルトランジ
スタの閾値電圧VTPの変動に依存せず、モニタ用
キヤパシタC1，C2および第４のノードN4、第５
のノードN5の印加電圧Vb、Vpにより最適値に設
定することが可能である。この場合、最適値とは
実際のメモリセルにおけるリーク時間より前にリ
ーク電流センス回路により的確にモニタ時間のセ
ンスができるように、モニタ用キヤパシタC1，
C2を充電するのに必要な値である。
＋Vp｝ ＝（C1＋C2）｛（VDD−VTP＋Vngo）−Vp｝ ∴Vngo＝C1／C1＋C2（Vp−Vb） つまり、上式(1)から明らかなように、リフレツ
シユ動作余裕はプロセス変化によるＮチヤネルト
ランジスタの閾値電圧VTN、Ｐチヤネルトランジ
スタの閾値電圧VTPの変動に依存せず、モニタ用
キヤパシタC1，C2および第４のノードN4、第５
のノードN5の印加電圧Vb、Vpにより最適値に設
定することが可能である。この場合、最適値とは
実際のメモリセルにおけるリーク時間より前にリ
ーク電流センス回路により的確にモニタ時間のセ
ンスができるように、モニタ用キヤパシタC1，
C2を充電するのに必要な値である。
第４図のリーク電流センス回路は、上記第１図
の回路の変形例を示しており、第５のノードN5
にVDD電源電位を印加しておき、第４のノードN4
の電位をVbからVDDまでブートするようにしたも
のであり、第１図中と同一部分には同一符号を付
している。この回路によれば、VDD電源電圧が急
激に変化した場合でも、該動作により、リーク時
間センスを行なうことが防止される。
の回路の変形例を示しており、第５のノードN5
にVDD電源電位を印加しておき、第４のノードN4
の電位をVbからVDDまでブートするようにしたも
のであり、第１図中と同一部分には同一符号を付
している。この回路によれば、VDD電源電圧が急
激に変化した場合でも、該動作により、リーク時
間センスを行なうことが防止される。
また、第５図のリーク電流センス回路は、前記
第１図の回路のさらに別の変形例を示しており、
第１のノードN1とVSS電源との間にゲート・ソー
ス相互が接続されたＮチヤネルトランジスタQ5
を付加接続し、第６のノードN6とVSS電源との間
にＮチヤネルトランジスタQ6を付加接続し、こ
のトランジスタQ6のゲートをVDD電源に接続した
ものであり、第１図中と同一部分には同一符号を
付している。この回路においては、コンダクタン
スの小さいトランジスタQ5，Q6が設けられてい
るので、上記各ノードN1，N6のフローテイング
状態が長い場合にトランジスタQ1，Q3のサブス
レツシユホールドリークによつて上記ノードN1，
N6の電位がVDDまで上昇するのを防ぐことができ
る。なお、上記コンダクタンスの小さいトランジ
スタQ5，Q6に代えて高抵抗を設けてもよい。
第１図の回路のさらに別の変形例を示しており、
第１のノードN1とVSS電源との間にゲート・ソー
ス相互が接続されたＮチヤネルトランジスタQ5
を付加接続し、第６のノードN6とVSS電源との間
にＮチヤネルトランジスタQ6を付加接続し、こ
のトランジスタQ6のゲートをVDD電源に接続した
ものであり、第１図中と同一部分には同一符号を
付している。この回路においては、コンダクタン
スの小さいトランジスタQ5，Q6が設けられてい
るので、上記各ノードN1，N6のフローテイング
状態が長い場合にトランジスタQ1，Q3のサブス
レツシユホールドリークによつて上記ノードN1，
N6の電位がVDDまで上昇するのを防ぐことができ
る。なお、上記コンダクタンスの小さいトランジ
スタQ5，Q6に代えて高抵抗を設けてもよい。
さらに、第６図のリーク電流センス回路は本発
明の他の実施例を示しており、前記実施領の第１
図の回路に比べてリークモニタ回路６１における
モニタ用キヤパシタC1，C2のうちブート用の第
４のノードN4に接続されているキヤパシタC1を
トランスフアゲート用トランジスタQ2のソース
側からドレイン側に接続変更したこと、および上
記トランスフアゲート用トランジスタQ2がオン
状態の間にブート動作を行なわせる、つまり上記
トランジスタQ2のオン期間が異なつており、そ
の他は同じであるので第１図中と同一符号を付し
ている。この回路における各ノードの電圧は第７
図に示すようなものであり、前記実施例に比べて
次の動作が異なる。即ち、トランジスタQ2がオ
ンの期間内で時刻t2に第４のノードN4のブート
が行なわれて第１のノードN1がそれまでの電位
VDD−VTP以上に上がると、トランジスタQ1がオ
フになり、第１のノードN1に対する電荷の補充
はなくなる。このとき、オン状態のトランジスタ
Q2を通じて第３のノードN3の電位がVngoだけ増
加し、時刻t3に上記トランジスタQ2がオフになつ
てからモニタ用キヤパシタC2のリークが開始す
るようになる。なお、前記リークモニタ回路６１
においては、トランスフアゲートQ2とキヤパシ
タC2とがメモリセルと同等の構成である。
明の他の実施例を示しており、前記実施領の第１
図の回路に比べてリークモニタ回路６１における
モニタ用キヤパシタC1，C2のうちブート用の第
４のノードN4に接続されているキヤパシタC1を
トランスフアゲート用トランジスタQ2のソース
側からドレイン側に接続変更したこと、および上
記トランスフアゲート用トランジスタQ2がオン
状態の間にブート動作を行なわせる、つまり上記
トランジスタQ2のオン期間が異なつており、そ
の他は同じであるので第１図中と同一符号を付し
ている。この回路における各ノードの電圧は第７
図に示すようなものであり、前記実施例に比べて
次の動作が異なる。即ち、トランジスタQ2がオ
ンの期間内で時刻t2に第４のノードN4のブート
が行なわれて第１のノードN1がそれまでの電位
VDD−VTP以上に上がると、トランジスタQ1がオ
フになり、第１のノードN1に対する電荷の補充
はなくなる。このとき、オン状態のトランジスタ
Q2を通じて第３のノードN3の電位がVngoだけ増
加し、時刻t3に上記トランジスタQ2がオフになつ
てからモニタ用キヤパシタC2のリークが開始す
るようになる。なお、前記リークモニタ回路６１
においては、トランスフアゲートQ2とキヤパシ
タC2とがメモリセルと同等の構成である。
したがつて、この回路においても前記実施例に
おけると同様に、Ｎチヤネルトランジスタ、Ｐチ
ヤネルトランジスタの閾値電圧の変動の影響を受
けずに動作余裕を最適値に設定することができ
る。
おけると同様に、Ｎチヤネルトランジスタ、Ｐチ
ヤネルトランジスタの閾値電圧の変動の影響を受
けずに動作余裕を最適値に設定することができ
る。
また、上記第６図の回路に対しても、前記第１
図の回路に対する各変形例と同様に第５のノード
N5にVDD電源電位を印加するとか、第１のノード
N1および第６のノードN6にそれぞれMOSトラン
ジスタを付加接続するように変形実施が可能であ
る。
図の回路に対する各変形例と同様に第５のノード
N5にVDD電源電位を印加するとか、第１のノード
N1および第６のノードN6にそれぞれMOSトラン
ジスタを付加接続するように変形実施が可能であ
る。
上述したように本発明のリーク電流センス回路
によれば、リークモニタ回路に２個のキヤパシタ
を用い、一方のキヤパシタの一端の電位を所定タ
イミングでブートすることによつて、プロセス変
化によりＮチヤネルトランジスタ、Ｐチヤネルト
ランジスタそれぞれの閾値電圧変動が生じた場合
にもその影響を受けず、自動リフレツシユ回路に
おけるセンス動作余裕を最適値に設定することが
できる。また、上記２個のキヤパシタのうちの他
方のキヤパシタの一端電位として電源電位を与え
ておくことによつて、電源電圧が急激に変化した
場合に誤つたセンス動作が生じることを防止でき
る。
によれば、リークモニタ回路に２個のキヤパシタ
を用い、一方のキヤパシタの一端の電位を所定タ
イミングでブートすることによつて、プロセス変
化によりＮチヤネルトランジスタ、Ｐチヤネルト
ランジスタそれぞれの閾値電圧変動が生じた場合
にもその影響を受けず、自動リフレツシユ回路に
おけるセンス動作余裕を最適値に設定することが
できる。また、上記２個のキヤパシタのうちの他
方のキヤパシタの一端電位として電源電位を与え
ておくことによつて、電源電圧が急激に変化した
場合に誤つたセンス動作が生じることを防止でき
る。
第１図は本発明に係るリーク電流センス回路の
一実施例を示す回路図、第２図は第１図の回路の
各部電圧を示す波形図、第３図は第１図中のモニ
タ用キヤパシタ部におけるブート前、後の電位状
態を説明するために示す図、第４図および第５図
はそれぞれ第１図の回路の変形例を示す回路図、
第６図は本発明の他の実施例を示す回路図、第７
図は第６図の回路の各部電圧を示す波形図、第８
図はダイナミツクRAMにおける自動リフレツシ
ユ回路の構成説明図、第９図は従来提案されてい
る自動リフレツシユ制御回路を示す構成説明図、
第１０図は従来提案されているリーク電流センス
回路を示す回路図である。 １１，６１……リークモニタ回路、１２……プ
リチヤージ・デイスチヤージ型インバータ、Q1
〜Q6……MOSトランジスタ、C1，C2……キヤパ
シタ、N1〜N7……ノード。
一実施例を示す回路図、第２図は第１図の回路の
各部電圧を示す波形図、第３図は第１図中のモニ
タ用キヤパシタ部におけるブート前、後の電位状
態を説明するために示す図、第４図および第５図
はそれぞれ第１図の回路の変形例を示す回路図、
第６図は本発明の他の実施例を示す回路図、第７
図は第６図の回路の各部電圧を示す波形図、第８
図はダイナミツクRAMにおける自動リフレツシ
ユ回路の構成説明図、第９図は従来提案されてい
る自動リフレツシユ制御回路を示す構成説明図、
第１０図は従来提案されているリーク電流センス
回路を示す回路図である。 １１，６１……リークモニタ回路、１２……プ
リチヤージ・デイスチヤージ型インバータ、Q1
〜Q6……MOSトランジスタ、C1，C2……キヤパ
シタ、N1〜N7……ノード。
Claims (1)
- 【特許請求の範囲】 １ リフレツシユ動作を必要とするメモリセルの
リークをモニタするためにトランスフアゲートと
２個のキヤパシタとを用いて構成され、上記２個
のキヤパシタのうちの第１のキヤパシタの一端の
電位が所定タイミングでブートされるリークモニ
タ回路と、このリークモニタ回路におけるトラン
スフアゲートと前記２個のキヤパシタのうちの第
２のキヤパシタとの接続点の電圧が所定値以下に
なつたことを検出するプリチヤージ・デイスチヤ
ージ型インバータとからなることを特徴とするリ
ーク電流センス回路。 ２ 前記リークモニタ回路は、VDD電源にソース
が接続されドレイン・ゲート相互が接続された第
１導電型の第１のMOSトランジスタと、この第
１のMOSトランジスタとドレイン相互が接続さ
れゲートに所定タイミングでパルス電圧が印加さ
れる第２導電型の第２のMOSトランジスタと、
この第２のMOSトランジスタのソースにそれぞ
れの一端が接続された第１のキヤパシタおよび第
２のキヤパシタとを具備し、上記第２のキヤパシ
タの他端には電位Vpが印加され、第１のキヤパ
シタの他端は予め電位Vbが印加されていて、前
記第２のMOSトランジスタのゲートに対する前
記パルス電圧の印加終了後に前記VD電位からVp
電位への電位増加が与えられることを特徴とする
前記特許請求の範囲第１項記載のリーク電流セン
ス回路。 ３ 前記Vp電位としてVDD電源電位が用いられる
ことを特徴とする前記特許請求の範囲第２項記載
のリーク電流センス回路。 ４ 前記リークモニタ回路は、VDD電源にソース
が接続されドレイン・ゲート相互が接続された第
１導電型の第１のMOSトランジスタと、この第
１のMOSトランジスタとドレイン相互が接続さ
れゲートに所定タイミングでパルス電圧が印加さ
れる第２導電型の第２のMOSトランジスタと、
この第２のMOSトランジスタのドレインに一端
が接続された第１のキヤパシタと、上記第２の
MOSトランジスタのソースに一端が接続された
第２のキヤパシタとを具備し、上記第２のキヤパ
シタの他端には電位Vpが印加され、第１のキヤ
パシタの他端には予め電位Vbが印加されていて、
前記第２のMOSトランジスタのゲートに対する
前記パルス電圧の印加期間中に前記Vb電位から
Vp電位への電位増加が与えられることを特徴と
する前記特許請求の範囲第１項記載のリーク電流
センス回路。 ５ 前記Vp電位としてVDD電源電位が用いられる
ことを特徴とする前記特許請求の範囲第４項記載
のリーク電流センス回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60056503A JPS61214297A (ja) | 1985-03-20 | 1985-03-20 | リ−ク電流センス回路 |
| KR1019850005945A KR910000384B1 (ko) | 1984-08-20 | 1985-08-17 | 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60056503A JPS61214297A (ja) | 1985-03-20 | 1985-03-20 | リ−ク電流センス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61214297A JPS61214297A (ja) | 1986-09-24 |
| JPH0453033B2 true JPH0453033B2 (ja) | 1992-08-25 |
Family
ID=13028916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60056503A Granted JPS61214297A (ja) | 1984-08-20 | 1985-03-20 | リ−ク電流センス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61214297A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5157634A (en) * | 1990-10-23 | 1992-10-20 | International Business Machines Corporation | Dram having extended refresh time |
| JP3535963B2 (ja) * | 1997-02-17 | 2004-06-07 | シャープ株式会社 | 半導体記憶装置 |
-
1985
- 1985-03-20 JP JP60056503A patent/JPS61214297A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61214297A (ja) | 1986-09-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |