JPH0349157B2 - - Google Patents
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- JPH0349157B2 JPH0349157B2 JP59262202A JP26220284A JPH0349157B2 JP H0349157 B2 JPH0349157 B2 JP H0349157B2 JP 59262202 A JP59262202 A JP 59262202A JP 26220284 A JP26220284 A JP 26220284A JP H0349157 B2 JPH0349157 B2 JP H0349157B2
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- circuit
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- 239000003990 capacitor Substances 0.000 claims description 33
- 230000015654 memory Effects 0.000 claims description 16
- 238000007599 discharging Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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- 239000004065 semiconductor Substances 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体記憶装置の例えばリフレツシ
ユ回路に用いられるリーク電流センス回路に関す
る。
ユ回路に用いられるリーク電流センス回路に関す
る。
最近のダイナミツクメモリには、リフレツシユ
動作を自動的に行なうための自動リフレツシユ回
路を、メモリチツプ上に塔載することにより、使
い方、周辺回路の便宜を図つたものがある。自動
リフレツシユ回路としては、第３図に示すようリ
ング発振回路１１、リフレツシユアドレスカウン
タ１２により構成され、メモリが通常動作を行な
つていないときに自動的にリフレツシユアドレス
を発生し、リフレツシユ動作を行なう。しかし、
この自動リフレツシユ動作は、リーク電流を考慮
しているわけではないので、その消費電流が必要
以上に大きくなる。すなわち、リーク電流は、温
度の上昇とともに大きくなるので、全温度領域に
わたつて自動リフレツシユ動作を行なわせるため
には、リーク電流が最も大きくなつた場合を想定
して、リフレツシユ周期を短い期間で設定しなけ
ればならないからである。
動作を自動的に行なうための自動リフレツシユ回
路を、メモリチツプ上に塔載することにより、使
い方、周辺回路の便宜を図つたものがある。自動
リフレツシユ回路としては、第３図に示すようリ
ング発振回路１１、リフレツシユアドレスカウン
タ１２により構成され、メモリが通常動作を行な
つていないときに自動的にリフレツシユアドレス
を発生し、リフレツシユ動作を行なう。しかし、
この自動リフレツシユ動作は、リーク電流を考慮
しているわけではないので、その消費電流が必要
以上に大きくなる。すなわち、リーク電流は、温
度の上昇とともに大きくなるので、全温度領域に
わたつて自動リフレツシユ動作を行なわせるため
には、リーク電流が最も大きくなつた場合を想定
して、リフレツシユ周期を短い期間で設定しなけ
ればならないからである。
このような事情に鑑みて、リフレツシユに要す
る消費電力を低減化するために、リフレツシユ動
作を必要最大の周期で自動的に行なうように制御
する完全自動リフレツシユ方式のMOS記憶装置
が特開昭59−56291号公報により提案されている。
る消費電力を低減化するために、リフレツシユ動
作を必要最大の周期で自動的に行なうように制御
する完全自動リフレツシユ方式のMOS記憶装置
が特開昭59−56291号公報により提案されている。
この自動リフレツシユ方式は、リークモニタ回
路中のキヤパシタの保持電圧が、所定値以下にな
つたことを検出し、リフレツシユ動作の始動およ
び間欠的間隔を制御するものである。
路中のキヤパシタの保持電圧が、所定値以下にな
つたことを検出し、リフレツシユ動作の始動およ
び間欠的間隔を制御するものである。
従来の自動リフレツシユ方式によると、リーク
モニタ回路を新たに設け、そのモニタ用のキヤパ
シタに電荷を充電し、そのリーク状態を監視する
のであるが、リークモニタ用のキヤパシタに対し
てどのように適切な電荷を充電するか具体的な対
策が図られていない。つまり、リークモニタ用の
キヤパシタ自体に充電される電荷が不適切なもの
であつた場合、リークモニタ用のキヤパシタ自身
のリーク電流時間は、メモリセルのリーク電流の
時間を正確にモニタしているとは言えなくなる。
モニタ回路を新たに設け、そのモニタ用のキヤパ
シタに電荷を充電し、そのリーク状態を監視する
のであるが、リークモニタ用のキヤパシタに対し
てどのように適切な電荷を充電するか具体的な対
策が図られていない。つまり、リークモニタ用の
キヤパシタ自体に充電される電荷が不適切なもの
であつた場合、リークモニタ用のキヤパシタ自身
のリーク電流時間は、メモリセルのリーク電流の
時間を正確にモニタしているとは言えなくなる。
この発明は上記の事情に対処すべくなされたも
ので、その目的とするところは、リフレツシユ動
作のくりかえし期間の間隔及びリフレツシユ動作
の開始に無駄がなく安全性が高く、モニタ精度が
高く、リフレツシユ周期の変化、温度の変化にも
強いリーク電流センス回路を提供することにあ
る。
ので、その目的とするところは、リフレツシユ動
作のくりかえし期間の間隔及びリフレツシユ動作
の開始に無駄がなく安全性が高く、モニタ精度が
高く、リフレツシユ周期の変化、温度の変化にも
強いリーク電流センス回路を提供することにあ
る。
この発明では、上記の目的を達成するために、
第１図に示すように、リークモニタ回路２８、及
びこのリークモニタ回路２８のモニタキヤパシタ
Ｃの保持電圧が所定値以下になつたことを検出す
るプリチヤージ・デイスチヤージ型インバータか
らなる回路（トランジスタＱ５，Ｅ６，Ｑ７）を
有し、特に、モニタキヤパシタＣに充電を得るた
めに、リークモニタ回路２８のノードＮ２に印加
される充電用のパルスを作るのに、トランジスタ
Ｑ１，Ｑ２，Ｑ３、転送用キヤパシタＣ１，Ｃ２
による回路を設けるものである。これによつて、
充電用のパルスの電圧、幅を調整できるように
し、モニタキヤパシタＣのモニタ電圧が精度よく
充電されるようにするものである。
第１図に示すように、リークモニタ回路２８、及
びこのリークモニタ回路２８のモニタキヤパシタ
Ｃの保持電圧が所定値以下になつたことを検出す
るプリチヤージ・デイスチヤージ型インバータか
らなる回路（トランジスタＱ５，Ｅ６，Ｑ７）を
有し、特に、モニタキヤパシタＣに充電を得るた
めに、リークモニタ回路２８のノードＮ２に印加
される充電用のパルスを作るのに、トランジスタ
Ｑ１，Ｑ２，Ｑ３、転送用キヤパシタＣ１，Ｃ２
による回路を設けるものである。これによつて、
充電用のパルスの電圧、幅を調整できるように
し、モニタキヤパシタＣのモニタ電圧が精度よく
充電されるようにするものである。
以下この発明の実施例を図面を参照して説明す
る。
る。
第１図はこの発明の一実施例であり、制御回路
２１からの出力があつたとき、発振器２２は発振
動作を開始し、またリフレツシユアドレスカウン
タ２３はクリアされる。発振器２２の出力は、リ
フレツシユアドレスカウンタ２３に入力されるか
ら、リフレツシユアドレスカウンタ２３は、リフ
レツシユアドレスデータを発生するようになる。
このリフレツシユアドレスデータは、メモリセル
アレイのワード線を選択駆動するための行デコー
タに入力される。リフレツシユアドレスカウンタ
２３のオーバーフロー出力は、タイミング調整回
路２４に入力される。このときは、メモリセルア
レイのリフレツシユが終了したときである。オー
バーフロー出力がタイミング調整回路２４に入力
すると、このタイミング調整回路２４は、ロジツ
ク回路２５を駆動し、第１，第２，第３のモニタ
回路駆動パルス，，を出力する。
２１からの出力があつたとき、発振器２２は発振
動作を開始し、またリフレツシユアドレスカウン
タ２３はクリアされる。発振器２２の出力は、リ
フレツシユアドレスカウンタ２３に入力されるか
ら、リフレツシユアドレスカウンタ２３は、リフ
レツシユアドレスデータを発生するようになる。
このリフレツシユアドレスデータは、メモリセル
アレイのワード線を選択駆動するための行デコー
タに入力される。リフレツシユアドレスカウンタ
２３のオーバーフロー出力は、タイミング調整回
路２４に入力される。このときは、メモリセルア
レイのリフレツシユが終了したときである。オー
バーフロー出力がタイミング調整回路２４に入力
すると、このタイミング調整回路２４は、ロジツ
ク回路２５を駆動し、第１，第２，第３のモニタ
回路駆動パルス，，を出力する。
モニタ部２６は、トランジスタＱ１〜Ｑ７転送
用キヤパシタＣ１，Ｃ２を有する。トランジスタ
Ｑ１の一方のノードは、電源端子２７に接続さ
れ、他方のノードはトランジスタＱ２の一方のノ
ードに接続されるとともに、キヤパシタＣ１を介
して接地電位側に接続される。トランジスタＱ２
の他方のノードは、キヤパシタＣ１を介して接地
電位側に接続されるとともに、トランジスタＱ３
の一方のノード及びトランジスタＱ４のゲートに
接続される。トランジスタＱ３の他方のノードは
接地電位側に接続される。トランスフアーゲート
トランジスタＱ４、キヤパシタＣは、リークモニ
タ回路２８を構成しており、トランジスタＱ４の
一方のノードは、電源端子２７に接続され、他方
のノードはモニタキヤパシタＣを介して接地電位
側に接続される。このリークモニタ回路２８は、
メモリセルのトランスフアーゲートとメモリセル
に対応する。トランジスタＱ５，Ｑ６，Ｑ７は、
プリチヤート・デイスチヤージ型インバータ２９
を構成し、モニタキヤパシタＣの電圧がリーク電
流のために変化し、所定の値となつたときに、制
御回路２１にリフレツシユ開始信号を与える。
用キヤパシタＣ１，Ｃ２を有する。トランジスタ
Ｑ１の一方のノードは、電源端子２７に接続さ
れ、他方のノードはトランジスタＱ２の一方のノ
ードに接続されるとともに、キヤパシタＣ１を介
して接地電位側に接続される。トランジスタＱ２
の他方のノードは、キヤパシタＣ１を介して接地
電位側に接続されるとともに、トランジスタＱ３
の一方のノード及びトランジスタＱ４のゲートに
接続される。トランジスタＱ３の他方のノードは
接地電位側に接続される。トランスフアーゲート
トランジスタＱ４、キヤパシタＣは、リークモニ
タ回路２８を構成しており、トランジスタＱ４の
一方のノードは、電源端子２７に接続され、他方
のノードはモニタキヤパシタＣを介して接地電位
側に接続される。このリークモニタ回路２８は、
メモリセルのトランスフアーゲートとメモリセル
に対応する。トランジスタＱ５，Ｑ６，Ｑ７は、
プリチヤート・デイスチヤージ型インバータ２９
を構成し、モニタキヤパシタＣの電圧がリーク電
流のために変化し、所定の値となつたときに、制
御回路２１にリフレツシユ開始信号を与える。
この発明の一実施例は上記の如く構成される。
次に第２図を参照して動作を説明する。トランジ
スタＱ１，Ｑ２，Ｑ３のゲートには、制御信号
，，がそれぞれ印加される。第２図の時刻
ｔ１までは、トランジスタＱ１がオン、トランジ
スタＱ２及びＱ３がオフである。よつて、キヤパ
シタＣ１に電源からの充電がなされ、電荷Ｃ１、
VDDが蓄積され、ノードＮ１の電位はVDDになつ
ている。そして、時刻ｔ１になると、トランジス
タＱ１が制御信号によつてオフにされ、キヤパ
シタＣ１には、電源からの電荷が供給されなくな
る。次に、時刻ｔ２〜ｔ３では、制御信号によ
り、トランジスタＱ３がオンされる。これによつ
て、ノードＮ２に蓄積されている電荷が取り除か
れ、ノードＮ２の電位が零にされる。その後、時
刻ｔ４では、トランジスタＱ２が制御信号によ
つてオンされ、これによつて、ノードＮ１からノ
ードＮ２に向つて電荷が移動される。よつて、ノ
ードＮ１の電位はVDDからＣ１／Ｃ１＋Ｃ２VDDに下が り、ノードＮ２の電位は、０からＣ１／Ｃ１＋Ｃ２ VDDに上がる。このノードＮ２の電位変化にとも
なつて、セルモニタキヤパシタ充電用のトランジ
スタＱ４がオンする。
次に第２図を参照して動作を説明する。トランジ
スタＱ１，Ｑ２，Ｑ３のゲートには、制御信号
，，がそれぞれ印加される。第２図の時刻
ｔ１までは、トランジスタＱ１がオン、トランジ
スタＱ２及びＱ３がオフである。よつて、キヤパ
シタＣ１に電源からの充電がなされ、電荷Ｃ１、
VDDが蓄積され、ノードＮ１の電位はVDDになつ
ている。そして、時刻ｔ１になると、トランジス
タＱ１が制御信号によつてオフにされ、キヤパ
シタＣ１には、電源からの電荷が供給されなくな
る。次に、時刻ｔ２〜ｔ３では、制御信号によ
り、トランジスタＱ３がオンされる。これによつ
て、ノードＮ２に蓄積されている電荷が取り除か
れ、ノードＮ２の電位が零にされる。その後、時
刻ｔ４では、トランジスタＱ２が制御信号によ
つてオンされ、これによつて、ノードＮ１からノ
ードＮ２に向つて電荷が移動される。よつて、ノ
ードＮ１の電位はVDDからＣ１／Ｃ１＋Ｃ２VDDに下が り、ノードＮ２の電位は、０からＣ１／Ｃ１＋Ｃ２ VDDに上がる。このノードＮ２の電位変化にとも
なつて、セルモニタキヤパシタ充電用のトランジ
スタＱ４がオンする。
従つて、ノードNCの電位は、Ｎチヤンネルト
ランジスタＱ４のしきい値電圧をVTNとすれば、
Ｃ１／Ｃ１＋Ｃ２VDD−VTNとあらわされる。これによ つて、モニタキヤパシタＣには、Ｃ・
（Ｃ１／Ｃ１＋Ｃ２VDD−VTN）の電荷が、時刻ｔ６ま でに蓄積されることになる。そして、時刻ｔ６〜
ｔ７において、トランジスタＱ３が再び制御信号
によつてオンされ、ノードＮ２の電荷がデイス
チヤージされて電位０とされる。よつて、セルモ
ニタキヤパシタ充電用のトランジスタＱ４はオフ
し、モニタキヤパシタＣへの電荷は供給されなく
なる。この結果、ノードNCの電荷は、時刻ｔ６
からリークが開始され、ノードNCの電位は下降
しはじめる。
ランジスタＱ４のしきい値電圧をVTNとすれば、
Ｃ１／Ｃ１＋Ｃ２VDD−VTNとあらわされる。これによ つて、モニタキヤパシタＣには、Ｃ・
（Ｃ１／Ｃ１＋Ｃ２VDD−VTN）の電荷が、時刻ｔ６ま でに蓄積されることになる。そして、時刻ｔ６〜
ｔ７において、トランジスタＱ３が再び制御信号
によつてオンされ、ノードＮ２の電荷がデイス
チヤージされて電位０とされる。よつて、セルモ
ニタキヤパシタ充電用のトランジスタＱ４はオフ
し、モニタキヤパシタＣへの電荷は供給されなく
なる。この結果、ノードNCの電荷は、時刻ｔ６
からリークが開始され、ノードNCの電位は下降
しはじめる。
次の時刻ｔ８では、今までオフであつたトラン
ジスタＱ１が再度オンされ、ノードＮ１の電位が
VDDとなり、電荷Ｃ１・VDDの蓄積が始まる。
ジスタＱ１が再度オンされ、ノードＮ１の電位が
VDDとなり、電荷Ｃ１・VDDの蓄積が始まる。
次に時刻ｔ９においては、ノードＮ４の電位
VDD−VTNと、ノードNCの電位の差電圧が、トラ
ンジスタＱ６のしきい値をこえ、トランジスタＱ
６がオンとなりリークセンス動作を行なつてい
る。なお、実際には、リークの時間は、これら制
御系の動作時間よりも長いのであるが、図面上
は、図示の便宜上短く示している。
VDD−VTNと、ノードNCの電位の差電圧が、トラ
ンジスタＱ６のしきい値をこえ、トランジスタＱ
６がオンとなりリークセンス動作を行なつてい
る。なお、実際には、リークの時間は、これら制
御系の動作時間よりも長いのであるが、図面上
は、図示の便宜上短く示している。
ここで、この回路における重要な点は、時刻ｔ
６〜ｔ７におけるノードＮ２，NCの電位、ひい
ては、モニタキヤパシタＣに蓄積される電荷量で
ある。即ち、トランジスタＱ４は、通常のメモリ
セルにおけるトランスフアーゲートに対応するわ
けであり、通常のメモリセルではそのゲート電圧
としてVDD以上が用いられている。しかし本回路
によると、トランジスタＱ４のゲートには、
Ｃ１／Ｃ１＋Ｃ２・VDDのゲート電圧が印加される構 成となつている。例えば、VDD＝5V、Ｃ１：Ｃ２
＝９：１とすれば、１／９＋１×５＝4.5Vがセルモ ニタキヤパシタ充電用のトランジスタＱ４のゲー
トに印加される。このため、ノードNCの電位は
Ｃ１／Ｃ１＋Ｃ２・VDD−VTN、蓄積電荷は、Ｃ （Ｃ１／Ｃ１＋Ｃ２・VDD−VTN）となり、通常のメモ リセルにおける電荷よりも小さくなる。
６〜ｔ７におけるノードＮ２，NCの電位、ひい
ては、モニタキヤパシタＣに蓄積される電荷量で
ある。即ち、トランジスタＱ４は、通常のメモリ
セルにおけるトランスフアーゲートに対応するわ
けであり、通常のメモリセルではそのゲート電圧
としてVDD以上が用いられている。しかし本回路
によると、トランジスタＱ４のゲートには、
Ｃ１／Ｃ１＋Ｃ２・VDDのゲート電圧が印加される構 成となつている。例えば、VDD＝5V、Ｃ１：Ｃ２
＝９：１とすれば、１／９＋１×５＝4.5Vがセルモ ニタキヤパシタ充電用のトランジスタＱ４のゲー
トに印加される。このため、ノードNCの電位は
Ｃ１／Ｃ１＋Ｃ２・VDD−VTN、蓄積電荷は、Ｃ （Ｃ１／Ｃ１＋Ｃ２・VDD−VTN）となり、通常のメモ リセルにおける電荷よりも小さくなる。
このことは、通常のメモリセルよりも、モニタ
キヤパシタＣの電荷を小さくし、リークセンス時
刻が、メモリセルのリーク限界によるデータ破損
時刻よりも、確実に先行することを意味する。さ
らに、この回路は、キヤパシタＣ１，Ｃ２の適切
な選定によつて、モニタキヤパシタＣに対する電
荷量を調整でき、安定性が高い（メモリセルのデ
ータ破損のない時点でのリフレシユ開始を得る）
モニタ回路である。さらにまた、リークセンス開
始の条件は、トランジスタＱ６のしきい値をVTP
とすると、 （VDD−VTN）−（Ｃ１／Ｃ１＋Ｃ２・VDD−VTN）＝ Ｃ２／Ｃ１＋Ｃ２VDD＞VTP である。このことは、Ｎチヤンネルトランジスタ
のしきい値変動には関係しないという利点があ
る。つまり、ノードＮ４の電位とノードNCの電
位との差がトランジスタＱ６のしきい値VTPを越
えたときに、トランジスタＱ６がオンし、プリチ
ヤージとなるのであるが、Ｎチヤンネルトランジ
スタＱ５があることによつて、モニタキヤパシタ
Ｃの電荷に含まれていたしきい値成分VTNが相殺
される。よつて、このことも、リークセンス時刻
を所望の時刻ｔ９に設定するのに有効である。な
お、トランジスタＱ５のゲートには、制御信号
と同様な信号が加えられる。また、タイミング調
整回路２４は、先の時刻ｔ１〜Ｔ８を設定するも
ので、リフレツシユ対称となるメモリ、あるい
は、回路特性に応じて調整される。この場合、リ
フレツシユアドレスを作るための発振周波数、メ
モリの大きさに応じて、時間的に最初にリフレツ
シユされるメモリセルの内容が破損しないよう
に、モニタ開始時刻ｔ６を定めることが好まし
く、このような場合も、本回路によると、融通性
があり有効である。
キヤパシタＣの電荷を小さくし、リークセンス時
刻が、メモリセルのリーク限界によるデータ破損
時刻よりも、確実に先行することを意味する。さ
らに、この回路は、キヤパシタＣ１，Ｃ２の適切
な選定によつて、モニタキヤパシタＣに対する電
荷量を調整でき、安定性が高い（メモリセルのデ
ータ破損のない時点でのリフレシユ開始を得る）
モニタ回路である。さらにまた、リークセンス開
始の条件は、トランジスタＱ６のしきい値をVTP
とすると、 （VDD−VTN）−（Ｃ１／Ｃ１＋Ｃ２・VDD−VTN）＝ Ｃ２／Ｃ１＋Ｃ２VDD＞VTP である。このことは、Ｎチヤンネルトランジスタ
のしきい値変動には関係しないという利点があ
る。つまり、ノードＮ４の電位とノードNCの電
位との差がトランジスタＱ６のしきい値VTPを越
えたときに、トランジスタＱ６がオンし、プリチ
ヤージとなるのであるが、Ｎチヤンネルトランジ
スタＱ５があることによつて、モニタキヤパシタ
Ｃの電荷に含まれていたしきい値成分VTNが相殺
される。よつて、このことも、リークセンス時刻
を所望の時刻ｔ９に設定するのに有効である。な
お、トランジスタＱ５のゲートには、制御信号
と同様な信号が加えられる。また、タイミング調
整回路２４は、先の時刻ｔ１〜Ｔ８を設定するも
ので、リフレツシユ対称となるメモリ、あるい
は、回路特性に応じて調整される。この場合、リ
フレツシユアドレスを作るための発振周波数、メ
モリの大きさに応じて、時間的に最初にリフレツ
シユされるメモリセルの内容が破損しないよう
に、モニタ開始時刻ｔ６を定めることが好まし
く、このような場合も、本回路によると、融通性
があり有効である。
なお、本件出願の先願として出願人は、特願昭
59−172754号に出願したが、この件のリークモニ
タ回路にあつては、モニタキヤパシタ電圧の具体
的な入力回路については、示されておらず、した
がつて本発明のようなモニタ精度の向上について
の開示が不足である。
59−172754号に出願したが、この件のリークモニ
タ回路にあつては、モニタキヤパシタ電圧の具体
的な入力回路については、示されておらず、した
がつて本発明のようなモニタ精度の向上について
の開示が不足である。
以上説明した本発明のリーク電流センス回路に
よれば、自動リフレツシユ回路における、モニタ
キヤパシタのモニタ精度を向上し、リフレツシユ
動作の開始に無駄がなく信頼性が高く、しかも、
Ｎチヤンネルトランジスタのしきい値が変動した
場合にも、これが動作に影響しない安定した動作
を得ることができる。
よれば、自動リフレツシユ回路における、モニタ
キヤパシタのモニタ精度を向上し、リフレツシユ
動作の開始に無駄がなく信頼性が高く、しかも、
Ｎチヤンネルトランジスタのしきい値が変動した
場合にも、これが動作に影響しない安定した動作
を得ることができる。
第１図はこの発明の一実施例を示す回路図、第
２図は第１図の回路の各部信号波形図、第３図
は、自動リフレツシユ回路の構成説明図である。 ２２…発振器、２３…リフレツシユアドレスカ
ウンタ、２５…タイミング調整回路、２６…モニ
タ回路、Ｑ１〜Ｑ７…トランジスタ、Ｃ１，Ｃ
２，Ｃ…キヤパシタ。
２図は第１図の回路の各部信号波形図、第３図
は、自動リフレツシユ回路の構成説明図である。 ２２…発振器、２３…リフレツシユアドレスカ
ウンタ、２５…タイミング調整回路、２６…モニ
タ回路、Ｑ１〜Ｑ７…トランジスタ、Ｃ１，Ｃ
２，Ｃ…キヤパシタ。
Claims (1)
- 【特許請求の範囲】 １ リフレツシユ動作を必要とするメモリセルの
リークをモニタするために第１のトランスフアー
ゲート及びモニタキヤパシタを用いて構成され、
前記第１のトランスフアーゲートの制御端に充電
用のパルスが印加されたときに前記モニタキヤパ
シタが充電されるリークモニタ回路と、 前記リークモニタ回路に接続され、前記モニタ
キヤパシタの保持電圧が所定値以下になつたこと
を検出するプリチヤージ・デイスチヤージ型イン
バータからなる回路と、 前記充電用のパルスを作るために、前記第１の
トランスフアーゲートの制御端に接続され、少な
くとも１組の第２のトランスフアーゲートと転送
用キヤパシタからなる転送部と、前記転送用キヤ
パシタの電荷を放電する第３のトランスフアーゲ
ートを有し、前記第２のトランスフアーゲート及
び第３のトランスフアーゲートの制御端に印加さ
れる駆動パルスのタイミングにより、前記充電用
のパルスの電圧および幅を調整できる回路とを具
備したことを特徴とするリーク電流センス回路。 ２ 前記プリチヤージ・デイスチヤージ型インバ
ータからなる回路において、前記モニタキヤパシ
タに制御端を接続されたプリチヤージトランジス
タと電源との間に、前記第１のトランスフアーゲ
ートを構成するトランジスタと同種のＮ型MOS
トランジスタを接続し、そのゲート電圧も電源電
圧と等しく設定したことを特徴とする特許請求の
範囲第１項記載のリーク電流センス回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59262202A JPS61139995A (ja) | 1984-12-12 | 1984-12-12 | リ−ク電流センス回路 |
| KR1019850005945A KR910000384B1 (ko) | 1984-08-20 | 1985-08-17 | 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59262202A JPS61139995A (ja) | 1984-12-12 | 1984-12-12 | リ−ク電流センス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61139995A JPS61139995A (ja) | 1986-06-27 |
| JPH0349157B2 true JPH0349157B2 (ja) | 1991-07-26 |
Family
ID=17372495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59262202A Granted JPS61139995A (ja) | 1984-08-20 | 1984-12-12 | リ−ク電流センス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61139995A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6486236A (en) * | 1987-09-28 | 1989-03-30 | Nec Corp | Single chip microcomputer |
| JPH07141865A (ja) * | 1993-06-28 | 1995-06-02 | Mitsubishi Electric Corp | 発振回路および半導体記憶装置 |
| JP3535963B2 (ja) * | 1997-02-17 | 2004-06-07 | シャープ株式会社 | 半導体記憶装置 |
-
1984
- 1984-12-12 JP JP59262202A patent/JPS61139995A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61139995A (ja) | 1986-06-27 |
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