KR100244837B1 - 기판 전압의 크기를 모드에 따라서 설정할 수 있는 반도체 기억 장치 - Google Patents

기판 전압의 크기를 모드에 따라서 설정할 수 있는 반도체 기억 장치 Download PDF

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Abstract

DRAM은 제 1 노드(N1)로 인가되는 네가티브 값을 갖는 기판 전압(Vbb)을 발생시키기 위한 기판 전압 발생 유닛(35)을 포함한다. 기판 전압 발생 유닛(35)은 검출 회로(53)를 포함한다. 검출 회로(53)는 접지 전위를 갖는 제 2 노드와 제 3노드(A) 사이에 직렬로 마련된 제 1 PMOS 트랜지스터(197) 및 제 2 PMOS 트랜지스터(61)를 포함하며, 제 1 PMOS 트랜지스터(197)에 병렬로 마련된 제 3 PMOS 트랜지스터(199)를 더 포함한다. 제 1 및 제 2 PMOS 트랜지스터(197,61)의 게이트에는 제 3 노드(A)가 접속되며, 제 3 PMOS 트랜지스터(199)의 게이트에는 신호(ZBBU)가 입력된다. 검출회로(53)는 접지 전압을 갖는 제 2 노드와 제 1 노드(N1)사이에 마련되며, 게이트에 제 3 노드(A)가 접속되는 NMOS 트랜지스터(71)를 더 포함한다. 제 3 PMOS 트랜지스터(199)는 셀프 리프레시 모드에서 ＆quot; 레벨의 신호(ZBBU)를 수신하며, 통상 모드에서 ＆quot;H＆quot; 레벨의 신호(ZBBU)를 수신한다. 그 결과, 기판 전압(Vbb)의 클램프 레벨(clamp level)은 통상 모드에서보다 셀프 리프레시 모드에서 더 크다. 특히, NMOS트랜지스터(71)는 통상 모드에서 보다 셀프 리프레시 모드에서 더 큰 기판 전압(Vbb)으로 턴 온되어서, 기판 전압(Vbb)은 증가하며, 포즈 리프레시(pause refresh)의 능력은 향상된다. 따라서, 내부 /RAS의 간격은 증가되며, 전력 소비는 셀프 리프레시 모드에서 감소될 수 있다.

Description

기판 전압의 크기를 모드에 따라서 설정할 수 있는 반도체 기억 장치
본 발명은 기판 전압 발생 회로(역바이어스(backbias) 전압 발생 회로)를 갖는 반도체 기억 장치에 관한 것으로서, 보다 구체적으로는 셀프 리프레시 모드(self refresh mode)에서의 기판 전압이 통상 모드에서의 기판 전압보다 크게 설정될 수 있는 기판 전압 발생 유닛을 가져서 저소비 전력화를 실현할 수 있는 반도체기억 장치에 관한 것이다.
일반적으로, 반도체 기억 장치로서 다이나믹 랜덤 액세스 메모리(LDynamic Random Access Memory)(이하, ＆quot;DRAM＆quot;이라 칭함)는 셀프 리프레시 모드를 갖는다.
통상의 메모리 사이클이 종료된 후, 로우 어드레스 스트로브 신호(row address strobe signal) /RAS 및 컬럼(column) 어드레스 스트로브 신호 /CAS는 CBR(/CAS before /RAS) 타이밍을 취하여, 신호 /MS의 펄스 폭 tRAS또는 신호 /CAS의 펄스 폭tCAS이 70㎲보다 크게 설정된다. 펄스 폭이 이 시간주기를 초과할 경우, 내부적으로 리프레시 동작은 초기화되며, 신호 /RAS 및 /CAS가 모두 ＆quot;(로우(low)) 레벨에 있는 한 셀프 리프레시가 계속된다. 이러한 상태를 셀프 리프레시 모드라 한다. 이러한 셀프 리프레시 모드에서, 내부 카운터는 순차적으로 로우 어드레스를 카운트 업(counts up)하며, 메모리 셀 어레이에 포함된 모든 메모리 셀은 리프레시 된다.
이러한 경우, 내부 /RAS가 ＆quot;L＆quot; 레벨일 때, 내부 카운터로부터의 로우 어드레스에 따라, 대응하는 워드 라인(word line) 상의 모든 메모리 셀에 대해, 신호 판독, 증폭 및 재기록이 수행된다.
리프레시 동작은 이하의 이유로 인해 수행된다. 캐패시터에 전하(electric charges)를 축적함으로써 저장 정보는 메모리 셀 내에 유지된다. 그러나, 누설전류(leakage current)가 존재하기 때문에, 처음에 캐패시터에 인가된 충분한 양의 전하는 누설 전류에 의해 감소되며, 이로 인해 저장 정보가 소실된다.
따라서, 메모리 셀로부터 ＆quot;H＆quot; 레벨의 데이터(정전하(positive charge))가 소실될 때, ＆quot;H＆quot; 레벨 데이터가 기록될 때(정전하가 축적될 때)부터 메모리 셀이 ＆quot;H＆quot;레벨 데이터를 유지하는 것으로 결정되지 않을 때까지의 주기는 일반적으로 포즈(pause) 리프레시의 능력(capability)이라 일컬어진다. 따라서, 포즈 리프레시의 능력의 범위 내에 있는 경우, 리프레시를 하지 않는 경우에도, ＆quot;H＆quot; 레벨 데이터는 ＆quot;L＆quot; 레벨 데이터로 변화되지 않는다.
따라서, 셀프 리프레시 모드의 주기는 포즈 리프레시의 능력 내에 있어야 한다. 따라서, 내부 /RAS가 ＆quot;L＆quot; 레벨로 유지되는 간격은 포즈 리프레시의 능력에 의해 결정된다.
전술한 바와 같이, 단위 시간당 소비되는 전류는 셀프 리프레시 모드에서 ＆quot;L＆quot; 레벨로 유지되는 내부 /RA의 간격에 의해서 결정된다. 특히, 내부 /RAS가 단위 시간당 ＆quot;L＆quot; 레벨로 되는 횟수가 많아질수록, 단위 시간당 더 많은 전류(전력)가 소비된다. 즉, 주어진 시간 동안 소비된 전류(소비된 전력)는 포즈 리프레시의 능력을 연장하거나 향상시킴으로써 감소되며, 이로 인해 주어진 시간 동안 내부 /RAS가 ＆quot;L＆quot; 레벨로 되는 횟수가 감소된다.
포즈 리프레시의 능력은 P 형 반도체 기판에 인가된 네가티브 값의 기판 전압을 증가시킴으로써 향상될 수 있다. 따라서, 셀프 리프레시 모드에서 포즈 리프레시의 능력을 향상시켜 단위 시간당 소비되는 전류를 감소시키기 위해, 셀프 리프레시 모드에서의 기판 전압은 통상 모드에서의 기판 전압보다 커야 한다.
본 발명의 목적은 통상 모드에서의 기판 전압보다 큰 셀프 리프레시 모드에서의 기판 전압을 발생시키기 위한 기판 전압 발생 유닛을 가지며, 전력 소비를 감소시킬 수 있는 반도체 기억 장치를 제공하는데 있다.
본 발명에 따른 반도체 기억 장치는 통상 모드 및 특정 모드를 갖는다. 본발명에 따른 반도체 기억 장치는 출력 노드로 인가되는 네가티브 값을 갖는 기판 전압을 발생하기 위한 기판 전압 발생 유닛을 포함한다.
기판 전압 발생 유닛은 검출 회로 및 전압 발생 회로를 포함한다. 검출 회로는 출력 노드의 전위 레벨을 검출한다. 전압 발생 유닛은 기판 전압을 발생한다.
검출 회로는, 출력 노드의 전위가 소정의 전위보다 작을 때, 출력 노드로부터 전자를 방전한다. 검출 수단은, 특정 모드로 되는 것을 나타내는 신호에 따라, 통상 모드일 때보다 더 크게 소정의 전위를 설정한다.
전술한 바와 같이, 본 발명에 따른 반도체 기억 장치에서, 출력 노드의 전위 레벨을 검출하기 위한 기준으로서 사용되는 사전설정된 전위는 통상 모드에서보다 특정 모드에서 더 크게 설정된다. 따라서, 특정 모드에서의 기판 전압은 통상 모드에서의 기판 전압보다 크다.
그 결과, 본 발명에 따른 반도체 기억 장치에서, 포즈 리프레시의 능력은 특정 모드에서 향상될 수 있으며, 이로 인해 이하의 효과를 제공하게 된다. 포즈 리프레시의 능력의 범위 내에서 사전설정된 횟수의 동작을 필요로 할 때, 포즈 리프레시의 능력이 증가하면, 주어진 시간 주기 동안 수행되는 동작의 횟수가 감소되어, 주어진 시간 주기 동안 소비되는 전력이 감소될 수 있다.
본 발명의 전술한 목적, 특징, 견해 및 장점은 첨부된 도면과 관련하여 취해진 이하의 본 발명의 상세한 설명으로부터 더욱 명백해질 것이다.
제1도는 본 발명의 제 1 실시예에 따른 DRAM의 전체 구조를 도시하는 개략 블럭도,
제2도는 제1도에 도시된 기판 전압 발생 유닛을 상세히 도시하는 개략 블럭도,
제3도는 제2도에 도시된 일반적인 검출 회로를 상세히 도시하는 회로도,
제4도는 제2도에 도시된 일반적인 링 발진기 제어 회로를 상세히 도시하는 회로도
제5도는 제2도에 도시된 노드 N4에 접속되는 일반적인 링 발진기를 상세히 도시하는 회로도,
제6도는 제2도에 도시된 펌프 회로를 상세히 도시하는 회로도,
제7도는 제2도에 도시된 노드 N5에 접속되는 일반적인 링 발진기를 상세히 도시하는 회로도,
제8도는 제2도에 도시된 노드 N6에 접속되는 일반적인 링 발진기를 상세히 도시하는 회로도,
제9도는 본 발명의 제 1 실시예에 따른 DRAM에서 사용하기 위한, 도 2에 도시된 검출 회로를 상세히 도시하는 회로도,
제10도는 본 발명의 제 1 실시예에 따른 DRAM에서 클램프 레벨과 동작 모드사이의 관계를 나타내는 도면,
제11도는 제9도에 도시된 신호 ZBBU의 발생 타이밍을 도시하는 타이밍도,
제12도는 본 발명의 제 2 실시예에 따른 DRAM에서 사용하기 위한, 제2도의 검출 회로를 상세히 도시하는 회로도,
제13도는 본 발명의 제 3 실시예에 따른 DRAM에서 사용하기 위한, 제2도의 노드 접속되는 링 발진기를 상세히 도시하는 회로도,
제14도는 본 발명의 제 4 실시예에 따른 DRAM에서 사용하기 위한, 노드 N6에 접속되는 링 발진기를 상세히 도시하는 회로도.
* 도면의 주요 부분에 대한 부호의 설명
1-7 : 제어 신호 입력 단자 9 : 어드레스 신호 입력 단자 그룹
11 : 데이터 신호 입/출력 단자 그룹 13 : 접지 단자
15 : 전원 단자 17 : 클럭 발생 회로
19 : 로우 및 컬럼 어드레스 버퍼 21 : 로우 디코더
23 : 컬럼 디코더 25 : 메모리 셀 어레이
27 : 센스 증폭기 그룹 29 : 입/출력 회로
31 : 입력 버퍼 33 : 출력 버퍼
35 : 기판 전압 발생 유닛
본 발명에 따른 반도체 기억 장치로서 DRAM은 도면을 참조하여 이하 상세히 기술될 것이다.
[제 1실시예]
도 1은 본 발명의 제 1 실시예에 따른 반도체 기억 장치로서 DRAM을 도시하는 개략 블럭도이다.
도 1을 참조하면, 제 1 실시예에 따른 DRAM은 제어 신호 입력 단자(1-7), 어드레스 신호 입력 단자 그룹(9), 데이터 신호 입/출력 단자 그룹(11), 접지 단자(13) 및 전원 단자(15)를 포함한다. DRAM은 클럭 발생 회로(17), 로우 및 컬럼 어드레스 버퍼(19), 로우 디코더(21), 컬럼 디코더(23), 메모리 셀 어레이(25), 센 증폭기 그룹(27), 입/출력 회로(29), 입력 버퍼(31), 출력 버퍼(33) 및 기판 전압 발생 유닛(35)을 더 포함한다.
제어 신호 입력 단자(1,3)를 통해 외부로부터 인가된 컬럼 어드레스 스트로브 신호 /CAS 및 로우 어드레스 스트로브 신호 /RAS에 따라, 클력 발생 회로(17)는 사전설정된 동작 모드를 선택하여 전체 DRAM을 제어한다.
판독 및 기록 동작시, 로우 및 컬럼 어드레스 버퍼(19)는 어드레스 신호 입력 단자 그룹(9)을 통해 외부로부터 인가된 어드레스 신호 A0-A11을 로우 디코더(21) 및 컬럼 디코더(23)로 선택적으로 인가한다.
메모리 셀 어레이(25)에 있어서, 다수의 워드 라인(도시되지 않음)은 로우방향으로 배열되고, 다수의 비트 라인 쌍(도시되지 않음)은 컬럼 방향으로 배열되며, 다수의 메모리 셀(도시되지 않음)은 이들의 교점에 배열된다.
로우 디코더(21)는 로우 및 컬럼 어드레스 버퍼(19)로부터 공급되는 로우 어드레스 신호에 응답하며, 다수의 워드 라인 중 하나를 선택하여 구동한다. 컬럼디코더(23)는 로우 및 컬럼 어드레스 버퍼(19)로부터 공급된 컬럼 어드레스 신호에 응답하여 다수의 비트 라인 쌍 중 하나를 선택한다.
센스 증폭기 그룹(27)은 다수의 센스 증폭기를 포함한다. 다수의 비트 라인 쌍에 대응하는 다수의 센스 증폭기가 제공된다. 각 센스 증폭기는 대응하는 비트 라인 간의 전위차(potential difference)를 증폭한다.
입/출력 회로(29)는 컬럼 디코더(23)에 의해 선택된 비트 라인 쌍의 전위를 출력 버퍼(33)에 공급한다. 출력 버퍼(33)는 제어 신호 입력 단자(7)로부터 인가된 출력 인에이블 신호 /OE예 응답하여, 공급된 전위를 증폭하여 출력 데이터 DQ1-DQ4로서 외부로 출력한다.
제어 신호 입력 단자(5)로부터 인가된 기록 인에이블 신호 /W에 응답하여, 입력 버퍼(31)는 외부로부터 인가된 입력 데이터 DQ1-DQ4를 증폭한다. 입/출력 회로(29)는 입력 버퍼(31)에서 증폭된 입력 데이터를 컬럼 디코더(23)에 의해 선택된 비트 라인 쌍으로 제공한다.
기판 전압 발생 유닛(35)은 P 형 반도체 기판(37)으로 네가티브 값을 갖는 기판 전압(역바이어스 전압)을 인가한다. 본 발명에 따른 DRAM은 이 기판 전압 발생 유닛(35)으로 특징지워진다. 따라서, 이하 기판 전압 발생 유닛(35)을 중심으로 설명하기로 한다.
도 2는 도 1에 도시된 기판 전압 발생 유닛(35)을 상세히 나타내는 개략 블럭도이다.
도 2를 참조하면, 기판 전압 발생 유닛은 링 발진기(ring oscillator) 제어회로(39), 링 발진기(41-45), 펌프(pump) 회로(47-51) 및 검출 회로(53)를 포함한다.
링 발진기(41) 및 펌프 회로(47)에 의해 형성되는 제 1 기판 전압 발생 회로는 출력 노드 N1로 인가되는 제 1 기판 전압을 발생한다. 링 발진기(43) 및 핌프회로(49)에 의해 형성되는 제 2 기판 전압 발생 회로는 출력 노드 N1로 인가되는 제 2 기판 전압을 발생한다. 링 발진기(45) 및 폄프 회로(51)에 의해 형성되는 제 3 기판 전압 발생 회로는 출력 노드 N1로 인가되는 제 3 기판 전압을 발생한다.
따라서, 기판 전압 발생 유닛에 의해 발생된 기판 전압 Vbb는 3 개의 펌프회로(47,49,51)로부터 발생되는 3 개의 기판 전압에 의해 결정된다. 편리를 위해, 펌프 회로(47)로부터 발생되는 제 1 기판 전압, 펌프 회로(49)로부터 발생되는 제 2 기판 전압 및 펌프 회로(51)로부터 발생되는 제 3 기판 전압은 모두 기판 전압 Vbb로 일컬어진다.
대용량을 갖는 캐패시터를 포함하는 펌프 회로(47)는 링 발진기(41)로부터의 펄스 신호에 따라 기판 전압 Vbb를 발생한다. 출력 노드 N1의 전위가 제 1 사전설정된 전위(이하, ＆quot;서스테인먼트 레벨(sustainmemt level)＆quot;이라 칭함)를 초과함을 검출 회로(53)가 판단할 때, 링 발진기 제어 회로(39) 및 링 발진기(41)가 동작됨을 주지해야 한다. 즉, 서스테인먼트 레벨은 네가티브 값을 갖는 기판 전압 Vbb가 이 레벨 이상으로 증가하는 것을 방지하기 위해 제공된다.
반면에, 출력 노드 N1의 전위가 제 2 사전설정된 전위(이하, ＆quot;클램프 레벨(clamp level)이라 칭함)보다 낮음을 검출 회로(53)가 판단할 때, 출력 노드 N1에서의 전자(electron)는 접지 전위를 갖는 노드로 방전된다. 즉, 클램프 레벨은 네가티브 값의 기판 전압 Vbb가 과도하게 감소되는 것을 방지하기 위해 제공된다. 링 발진기(41)는 단주기(short period)를 갖는 펄스 신호를 발생한다.
소용량의 캐패시터를 갖는 폄프 회로(49)는 장주기(long period)를 갖는 펄스신호를 발생하는 링 발진기(43)로부터의 펄스 신호에 따라 동작한다. 링 발진기(43)는 계속해서 동작된다.
폄프 회로(47)에서의 캐패시터의 용량보다 더 큰 용량을 갖는 캐패시터를 포함하는 펌프 회로(51)는 링 발진기(45)로부터의 펄스 신호에 따라 동작한다. 링발진기(45)는 신호 ZRASE의 ＆quot;H＆quot; 레벨로부터 ＆quot;L＆quot; 레벨로의 전이, 또는 ＆quot;L＆quot; 레벨로부터 ＆quot;H＆quot; 레벨로의 전이시, 펄스를 발생한다. 신호 ZRASE는 신호 /RAS가 ＆quot;L＆quot; 레벨로 되는 것에 따라 ＆quot;L＆quot; 레벨로 되며, 신호 /RAS가 ＆quot;H＆quot; 레벨로 되는 것에 따라 ＆quot;H＆quot;레벨로 된다.
이하, DRAM이 스탠바이 상태(standby state)에 있을 때의 내부 전압 발생 유닛의 동작을 설명하기로 한다.
파워-온(power-on)시, 펌프 회로(47,49)가 동작하여, 서스테인먼트 레벨까지 기판 전압 Vbb를 발생시킨다. 전술한 바와 같이, 기판 전압 Vbb가 서스테인먼트 레벨에 도달될 때 핌프 회로(47)는 동작을 중단하지만, 폄프 회로(49)는 계속해서 동작된다.
이하, DRAM이 활성 상태일 때의 내부 전압 발생 유닛의 동작을 설명하기로 한다.
신호 /RAS가 ＆quot;L＆quot; 레벨로 될 때, 즉 신호 ZRASE가 ＆quot;L＆quot; 레벨로 될 때, 링 발진기(45)는 펄스를 발생하며, 이로 인해 폄프 회로(51)가 동작하게 된다. 따라서, 활성 상태에서 소비된 기판 전압 Vbb가 보충된다. 펌프 회로(47)는 서스테인먼트레벨에 따라 동작한다. 펌프 회로(49)는 항상 동작된다.
도 3은 도 2에 도시된 일반적인 검출 회로(53)를 상세히 도시한 회로도이다.
도 2의 부분과 유사한 부분은 등일 참조 부호로 표시하며, 이에 대한 설명은 생략하기로 한다.
도 3을 참조하면, PMOS 트랜지스터(61)는 클램프 레벨을 결정하며, PMOS 트랜지스터(63)는 서스테인먼트 레벨을 결정한다. 서스테인먼트 레벨은 클램프 레벨보다 커야 되기 때문에, PMOS 트랜지스터(63)의 저항은 PMOS 트랜지스터(61)의 저항보다 작도록 설정되어야 한다.
이하, 클램프 레벨에 대해 설명하기로 한다. 노드 A의 전위를 A로 나타내고, NMOS 트랜지스터(71)의 임계 전압(threshold voltage)을 Vth로 나타내기로 한다. 노드 N1의 전압은 기판 전압 Vbb 이다. 그 결과, NMOS 트랜지스터(71)를 턴온시키는 조건은 이하와 같다.
[수학식 1]
A - VthVbb
따라서, PMOS 트랜지스터(61)가 더 작은 저항을 가질수록, 클램프 레벨은 더커지며, 기판 전위 Vbb가 큰 값을 가질 때, NMOS 트랜지스터(71)가 턴 온된다.
따라서, 턴 온된 NMOS 트랜지스터(71)는 전자를 접지 전위를 갖는 노드로 방전한다. PMOS 트랜지스터(61)의 저항이 증가될 때, 클램프 레벨은 감소되며, NMOS 트랜지스터(71)는 더 작은 기판 전압으로 턴 온된다.
이하, 서스테인먼트 레벨에 대해 설명하기로 한다. PMOS 트랜지스터(63)의 저항이 감소될 때, 서스테인먼트 레벨은 증가되며, PMOS 트랜지스터(63)는 큰 기판전압 Vbb로 턴 온된다. 이에 따라, 도 2에 도시된 링 발진기 제어 회로(39)는 링 발진기(41)의 동작을 정지시킨다. PMOS 트랜지스터(63)의 저항이 증가될 때, 서스테인먼트 레벨은 감소되며, PMOS 트랜지스터(63)는 더 작은 기판 전압 Vbb로 턴온된다.
도 4는 도 2에 도시된 일반적인 링 발진기 제어 회로(39)를 상세히 도시한 회로도이다. 도 2의 부분과 유사한 부분은 동일 참조 부호로 나타내며, 이에 대한 설명은 생략하기로 한다.
도 4를 참조하면, 링 발진기 제어 회로(39)는 PMOS 트랜지스터(77-83), NMOS 트랜지스터(85-99), 인버터(101-107), NAND 회로(109) 및 NAND 회로(부논리 )(111, 113)를 포함한다.
기판 전압 Vbb가 서스테인먼트 레벨보다 작게 될 때, 링 발진기 제어 회로는 도 3에 도시된 PMOS 트랜지스터(63)의 턴-온에 따라, ＆quot;H＆quot; 레벨의 신호를 노드 N3으로 인가하며, 도 2에 도시된 링 발진기(41)의 동작을 정지시킨다. 기판 전압 Vbb가 서스테인먼트 레벨보다 클 때, 도 3의 PMOS 트랜지스터는 턴 오프되고, PMOS 트랜지스터(63)의 이러한 턴 오프에 따라, 링 발진기 제어 회로는 ＆quot;L＆quot; 레벨의 신호를 노드 N3으로 인가하며, 도 2의 링 발진기(41)가 동작된다.
NAND 회로(부논리)(113)로 인가된 신호 ZPORI는, 전원이 입력된 때로부터 사전설정된 시간 주기가 경과된 후, 링 발진기 제어 회로가 동작가능한 상태로 되도록 제어하는 신호이다. 특히, 사전설정된 시간 주기가 경과된 후 신호 ZPORI가＆quot;L＆quot; 레벨로 될 때, 링 발진기 제어 회로는 도 2에 도시된 검출 회로(53)의 서스테인먼트 레벨에 따라, 노드 N3으로 ＆quot;L＆quot; 레벨의 신호를 출력하며, 도 2에 도시된 링 발진기(41)를 동작시킨다.
도 5는 도 2에 도시된 일반적인 링 발진기(41)를 상세히 도시하는 회로도이다. 도 2의 부분과 유사한 부분은 동일 참조 부호로 나타내며, 이에 대한 설명은 생략하기로 한다.
도 5를 참조하면, 도 2의 링 발진기(41)는 PMOS 트랜지스터(115-127), NMOS트랜지스터(129-141), 저항(143) 및 인버터(145,147)를 포함한다. PMOS 트랜지스터(119,121) 및 NMOS 트랜지스터(133,135)는 인버터를 형성한다. 이 인버터를 형성하는 PMOS 트랜지스터(121) 및 NMOS 트랜지스터(133)는 관통 전류(through current)를 제거하기 위해 제공된다.
PMOS 트랜지스터(115,117), 저항(143) 및 NMOS 트랜지스터(129,131)로 구성되는 회로는 PMOS 트랜지스터(121) 및 NMOS 트랜지스터(133)를 제어하기 위한 회로이다. 도 5에 도시된 링 발진기는 ＆quot;L＆quot; 레벨의 신호가 노드 N3에서 수신될 때 동작하며, 단주기를 갖는 펄스 신호를 노드 N4로 인가한다.
도 6은 도 2에 도시된 일반적인 펌프 회로(47)를 상세히 도시하는 회로도이다. 도 2의 부분과 유사한 부분은 동일 참조 부호로 나타내며, 이에 대한 설명은 생략하기로 한다.
도 6을 참조하면, 도 2의 일반적인 펌프 회로(47)는 PMOS 트랜지스터(149-161), NMOS트랜지스터(163) 및 인버터(165)를 포함한다. 도6에 도시된 일반적인 폄프 회로는 도 2에 도시된 링 발진기(41)로부터 노드 N4에 인가된 펄스 신호에 따라 노드 N1에 인가될 기판 전압 Vbb를 발생한다. 도 2의 일반적인 펌프회로(49,51)의 구조는 도 6에 도시된 일반적인 펌프 회로의 구조와 유사하다.
도 7은 도 2의 일반적인 링 발진기(43)를 상세히 도시하는 회로도이다. 도 2의 부분과 유사한 부분은 동일 참조 부호로 나타내며, 이에 대한 설명은 생략하기로 한다.
도 7을 참조하면, 도 2의 일반적인 링 발진기(43)는 PMOS 트랜지스터(167-177), NMOS 트랜지스터(179-185)를 포함한다. PMOS 트랜지스터(175,177) 및 NMOS 트랜지스터(185,183)는 인버터를 형성한다. 이 인버터를 형성하는 PMOS트랜지스터(177) 및 NMOS 트랜지스터(185)는 관통 전류를 제거하기 위해 제공된다. PMOS 트랜지스터(167-177) 및 NMOS 트랜지스터(179,181)에 의해 형성되는 회로는 PMOS 트랜지스터(177) 및 NMOS 트랜지스터(185)를 제어하기 위해 제공된다.
도 7에 도시된 링 발진기(43)는 장주기를 갖는 펄스 신호를 노드 N5로 계속해서 인가한다. 신호 ZPORI는 도 4에 도시된 신호 ZPORI와 유사하다. 신호 ZRASE 또는 신호 /RAS 또는 내부 /RAS가 ＆quot;H＆quot; 레벨로부터 ＆quot;L＆quot; 레벨로 변화됨에 따라, ＆quot;H＆quot; 레벨로부터 ＆quot;L＆quot; 레벨로 변화하는 신호이며, ＆quot;L＆quot; 레벨로부터 ＆quot;H＆quot; 레벨로 변화됨에 따라, ＆quot; 레벨로부터 ＆quot;H＆quot; 레벨로 변화하는 신호이다.
도 8은 도 2의 일반적인 링 발진기(45)를 상세히 도시하는 회로도이다. 도2의 부분과 유사한 부분은 동일 참조 부호로 나타내며, 이에 대한 설명은 생략하기로 한다.
도 8을 참조하면, 도 2의 링 발진기(45)는 인버터(187-193) 및 NAND 회로(195)를 포함한다. 도 8에 도시된 일반적인 링 발진기는 신호 ZRASE의 전이에 따 16라 노드 N6으로 펄스 신호를 인가한다. 신호 ZRASE는 도 7의 신호 ZRASE와 유사하다.
본 발명의 제 1 실시예에 따른 DRAM의 기판 전압 발생 유닛은 검출 회로(53)(도 2)에 의해 특징지워진다. 따라서, 링 발진기 제어 회로(39), 링 발진기(41-45) 및 펌프 회로(47-51)는 도 4-8의 링 발진기 제어 회로, 링 발진기 및 폄프회로와 각각 유사하다.
도 9는 본 발명의 제 1 실시예에 따른 DRAM의 기판 전압 발생 유닛에 사용하기 위한 검출 회로(53)를 상세히 도시하는 회로도이다. 도 3의 부분과 유사한 부분은 동일 참조 부호로 나타내며, 이에 대한 설명은 생략하기로 한다.
도 9를 참조하면, 제 1 실시예에 사용된 검출 회로는 PMOS 트랜지스터(55,57,59,61,63,197,199), NMOS 트랜지스터(65,66,67,69,71,73) 및 저항(75)을 포함한다.
PMOS 트랜지스터(59) 및 NMOS 트랜지스터(67)는 전원 전위 Vcc를 갖는 노드와 노드 N1 사이에 직렬로 접속된다. NMOS 트랜지스터(69)는 노드 N2와 N1 사이에 접속된다. NMOS 트랜지스터(73)는 노드 A와 N1 사이에 접속된다. NMOS 트랜지스터(67)는 NMOS 트랜지스터(67,69,73)의 게이트에 접속되는 드레인(drain)을 갖는다.
PMOS 트랜지스터(197,61)는 접지 전위를 갖는 노드와 노드 A 사이에 직렬로접속된다. PMOS 트랜지스터(197,61)의 게이트는 노드 A에 접속된다. PMOS 트랜지스터(199)는 PMOS 트랜지스터(197)에 병렬로 접속된다. PMOS 트랜지스터(199)의 게이트에는 신호 ZBBU가 입력된다. NMOS 트랜지스터(71)는 접지 전위를 갖는 노드와 노드 N1 사이에 접속되며, NMOS 트랜지스터(71)의 게이트에는 노드 A가 접속된다. PMOS 트랜지스터(63)는 접지 전위를 갖는 노드와 노드 N2 사이에 접속되며, PMOS 트랜지스터(63)의 게이트에는 노드 N2가 접속된다. 노드 N2는 도2의 노드 N2와 접속된다. 노드 N1은 도 2의 노드 N1과 접속된다.
DRAM의 통상 모드에서, ＆quot;H＆quot; 레벨의 신호 ZBBU가 PMOS 트랜지스터(199)로 인가된다. 그 결과, 클램프 레벨은 PMOS 트랜지스터(197,61)에 의해 결정된다. 반면에, DRAM의 특정 모드(이하, 셀프 리프레시 모드에 관하여 설명한다)에서는, ＆quot;L＆quot; 레벨의 신호 ZBBU가 PMOS 트랜지스터(199)로 인가된다. 그 결과, PMOS 트랜지스터(199)가 턴 온된다. 결과적으로, 클램프 레벨은 PMOS 트랜지스터(61)에 의해서만 결정된다. 클램프 레벨은 도 3에 도시된 검출 회로와 연관하여 기술된 클램프 레벨과 또한 유사하다.
전술한 설명으로부터, 셀프 리프레시 모드에서의 클램프 레벨은 통상 모드에서의 클램프 레벨보다 크다. 따라서, 셀프 리프레시 모드에서의 기판 전압 Vbb의 최소값은 통상 모드에서의 기판 전압 Vbb의 최소값보다 크다. 그 결과, 셀프 리프레시 모드에서의 포즈 리프레시 능력은 통상 모드에서의 포즈 리프레시 능력보다 크다(길다).
포즈 리프레시의 능력이 크면, 내부 /RAS가 ＆quot; 레벨로 되는 간격을 증가시킬 수 있다. 내부 /RAS가 셀프 리프레시 모드에서 ＆quot;L＆quot; 레벨로 되면, 하나의 워드라인이 선택되어 이에 접속된 다수의 메모리 셀에 대해 판독/기록 동작이 수행된다. 따라서, 포즈리프레시의능력을향상시키고,내부/RAS가셀프리프레시모드에서 ＆quot; 레벨로 되는 간격을 연장함으로써, 규정된 시간 주기 동안의 전력 소비는 감소된다. 도 3에 도시된 일반적인 검출 회로가 사용될 때, 클램프 레벨은 통상 모드에서나 셀프 리프레시 모드에서나 동일하기 때문에, 셀프 리프레시 모드에서의 전력 소비는 감소될 수 없음을 주지해야 한다.
도 1O은 클램프 레벨과 DRAW의 동작 모드 간의 관계를 설명하기 위해 사용되는 도면이다.
DRAM의 통상 모드에서, 신호 ZBBU는 ＆quot;H＆quot; 레벨로 되어, 도 9에 도시된 PMOS트랜지스터(199)는 오프된다. 따라서, 접지 전위가 GND이고, PMOS 트랜지스터(197,61)의 임계 전압이 Vth라 하면, 노드 A의 전위는 GND-2Vth가 된다.
DRAM의 셀프 리프레시 모드에서, 신호 ZBBU는 ＆quot;L＆quot; 레벨로 되어, PMOS 트랜지스터(199)는 온(on)된다. 따라서, 노드 A의 전위는 GND-Vth가 된다.
따라서, 셀프 리프레시 모드에서 노드 A의 전위(GND-Vth)는 통상 모드에서 노드 A의 전위(GND-2Vth)보다 크며, 이로 인해 셀프 리프레시 모드에서의 클램프레벨은 통상 모드에서의 클램프 레벨보다 크게 된다.
도 11은 도 9에 도시된 신호 ZBBU의 발생 타이밍을 설명하기 위해 사용되는 도면이다. 신호 /CAS가 ＆quot;∵ 레벨로 된 후 신호 /RAS가 ＆quot; 레벨로 되는 타이밍으로(CBR 타이밍으로), 셀프 리프레시 모드는, 신호 /RAS 또는 신호 /CAS가 ＆quot;L＆quot; 레벨로 된 때로부터 70 ㎲ 후에 시작된다. 따라서, 펄스 폭 tRAS및 tCAS는 약 70㎲이상으로 설정된다.
신호 ZBBU는 셀프 리프레시 모드로 됨에 따라 ＆quot;L＆quot; 레벨로 되는 신호이다.
이하, 포즈 리프레시 및 셀프 리프레시 사이의 관계에 대해 설명하기로 한다. 도 11을 참조하면, 신호 ZBBU가 ＆quot; 레벨일 때, 내부 /RAS는 간격 IR을 가진 ＆quot;∵ 레벨로 된다. 포즈 리프레시의 능력 P(ms)와, 셀프 리프레시 모드에서 모든 메모리 셀이 리프레시되는데 필요한 시간 R(ms)의 관계는 이하에 바람직하게 확립된다.
[수학식 2]
P(ms)R(ms)
여기서, 예를 들어 2K(2048) 리프레시로, 모든 메모리 셀이 리프레시되는데 요한 시간 R은 이하와 같이 표현된다.
[수학식 3]
R = IR 2K(2048)
P(ms)R(ms) 관계가 될 경우, 특정 DRAM은 셀프 리프레시 모드를 갖는 DRAM으로서 만족하게 동작되지 않는다. 따라서, 간격 IR은 모든 메모리 셀이 포 리프레시의 능력 P(ms)의 범위 내에서 리프레시되도록 설정되어야 한다.
그러나, ＆quot;∵ 레벨로 되는 내부 /RAS의 간격 IR이 감소하면, 셀프 리프레시모드에서 소비되는 전류가 증가하게 되며, 이로 인해 셀프 리프레시 모드에서의 전력 소비를 감소시킬 수 없게 된다. 이러한 문제를 극복하기 위해, 셀프 리프레시모드에서의 클램프 레벨은 통상 모드에서의 클램프 레벨보다 크게 설정하며, 즉 셀프 리프레시 모드에서의 기판 전압 Vbb는 통상 모드에서의 기판 전압 Vbb보다 크게 설정하여, 포즈 리프레시의 능력을 향상(연장)시키게 된다. 그 결과, ＆quot;L＆quot; 레벨로 되는 내부 /MS의 간격 IR은 연장되어서, 단위 시간당 셀프 리프레시 모드에서 소비되는 전류를 감소시킬 수 있게 된다.
기판 전압 Vbb가 커지면, 포즈 리프레시의 능력이 더 커지는 이유에 대해 이하 설명하기로 한다. ＆quot;H＆quot; 레벨의 데이터, 즉 정전하가 메모리 셀에 축적된다고 가정하면, 정전하는 기판 전압 Vbb가 입력되고 있는 기판으로 누설된다. 결론적으로, 네가티브 값을 갖는 기판 전압 Vbb가 작을수록, 메모리 셀과 기판 사이의 전위차는 더 커지며, 따라서 정전하는 메모리 셀로부터 더욱 누설되기 쉽다. 반면에, 네가티브 값을 갖는 기판 전압 Vbb가 커질수록, 메모리 셀과 기판 사이의 전위차는 작아지며, 정전하는 메모리 셀로부터 누설되기 어렵다.
예를 들면, 메모리 셀의 전위를 5V, 셀프 리프레시 모드에서의 기판 전압Vbb를 -2V, 통상 모드에서의 기판 전압 Vbb를 -4V라 하면, 메모리 셀과 기판 사이의 전위차는 셀프 리프레시 모드에서는 7V가 되며, 통상 모드에서는 9V가 된다.
따라서, 정전하는 더 큰 전위차를 갖는 통상 모드에서 더 누설되기 쉬우며, 더 작은 전위차를 갖는 셀프 리프레시 모드에서 누설되기 어렵다.
포즈 리프레시의 능력은 네가티브 값을 갖는 기판 전압 Vbb가 커질수록 향상됨을 이상의 설명에서 알 수 있다.
전술한 바와 같이, 본 발명의 제 1 실시예에 따른 DRAM의 기판 전압 발생 유닛에 있어서는, 검출 회로의 클램프 레벨을 셀프 리프레시 모드에서는 크게, 통상모드에서는 작게 설정한다. 결론적으로, 셀프 리프레시 모드에서의 기판 전압 Vbb는 통상 모드에서의 기판 전압 Vbb보다 크다.
따라서, 포즈 리프레시의 능력은 셀프 리프레시 모드에서 향상될 수 있으며, ＆quot;L＆quot;레벨로 되는 내부 /RAS의 간격 IR은 연장될 수 있다.
그 결과, 본 발명의 제 1 실시예에 따른 DRAM에 있어서, 셀프 리프레시 모드에서의 단위 시간당 전력 소비(전류 소비)는 감소될 수 있다.
클램프 레벨은 도 9에서의 노드 A와 접지 전위를 갖는 노드 사이에 직렬로 접속된 PMOS 트랜지스터의 수에 의해 결정됨을 주지해야 한다. 클램프 레벨은, 노드 A와 접지 전위를 갖는 노드 사이의 PMOS 트랜지스터의 수가 증가할수록 감소하며, 노드 A와 접지 전위를 갖는 노드 사이의 PMOS 트랜지스터의 수가 감소할수록 증가한다.
[제 2 실시예]
본 발명의 제 2 실시예에 따른 DRAM의 전체 구조는 도 1의 구조와 유사하다.
제 2 실시예에 따른 DRAM의 기판 전압 발생 유닛은 도 2의 기판 전압 발생 유닛과또한 유사하다. 그러나, 도 2를 참조하면, 제 2 실시예에 따른 DRAM은 제 1 실시예에 따른 DRAM에 있어서 검출 회로(53)의 구조가 상이하다. 그 외 나머지 부분은유사한 구조를 갖는다.
도 12는 본 발명의 제 2 실시예에 따른 DRAM의 내부 전압 발생 유닛에서 사용하기 위한 검출 회로(53)(도 2)를 상세히 도시하는 회로도이다. 도 3 및 도 9의 부분과 유사한 부분은 등일 참조 부호로 나타내며, 이에 대한 설명은 생략하기로 한다.
도 12를 참조하면, 제 2 실시예에 사용된 검출 회로는 PMOS 트랜지스터(55,57,59,61,63,201,203)와, NMOS 트랜지스터(65,67,69,71,73)와, 저항(75)을 포함한다.
PMOS 트랜지스터(61)는 접지 전위를 갖는 노드와 노드 A 사이에 접속되며, PMOS 트랜지스터(61)의 게이트에는 노드 A가 접속된다. PMOS 트랜지스터(201, 63)는 접지 전위를 갖는 노드와 노드 N2 사이에 직렬로 접속되며, PMOS 트랜지스터(201,63)의 게이트에는 노드 N2가 접속된다. PMOS 트랜지스터(203)는 PMOS 트랜지스터(201)에 병렬로 점속되며, PMOS 트랜지스터(203)의 게이트에는 신호 ZBBU가입력된다. 신호 ZBBU는 도 9에서의 신호 ZBBU와 유사하다.
DRAM 통상 모드에 있을 때, ＆quot;H＆quot; 레벨을 갖는 신호 ZBBU는 PMOS 트랜지스터(203)에 인가된다. 결과적으로, 서스테인먼트 레벨은 PMOS 트랜지스터(201,63)에 의해 결정되어서, 도 2에서의 펌프 회로(47)는 네가티브 값을 갖는 기판 전압Vbb가 작을 때 동작을 정지한다. 따라서, 통상 모드에서의 기판 전압 Vbb는 크기가 작다.
반면에, 셀프 리프레시 모드에서, PMOS 트랜지스터(203)는 ＆quot;L＆quot; 레벨의 신호ZBBU를 수신한다. 따라서, 서스테인먼트 레벨은 PMOS 트랜지스터(63)에 의해서만결정되어서, 도 2의 핌프 회로(47)는 네가티브 값을 갖는 기판 전압 Vbb가 클 때동작을 정지한다. 즉, 기판 전압 Vbb는 셀프 리프레시 모드에서 크기가 크다.서스테인먼트 레벨은 도 3의 검출 회로와 관련하여 기술된 사항과 유사하다.
전술한 바와 같이, 본 발명의 제 2 실시예에 따른 DRAM의 내부 전압 발생 유닛에서 사용된 검출 회로에 있어서, 셀프 리프레시 모드에서의 서스테인먼트 레벨은 통상 모드에서의 서스테인먼트 레벨보다 크다. 따라서, 셀프 리프레시 모드에서 발생된 기판 전압 Vbb는 통상 모드에서 발생된 기판 전압 Vbb보다 크다. 이는 포즈 리프레시의 능력은 셀프 리프레시 모드에서 향상됨을 의미한다. 포즈 리프레시의 능력이 커질수록, ＆quot;L＆quot; 레벨로 되는 내부 /RAS의 간격은 보다 길게 설정될수 있다.
결론적으로, 본 발명의 제 2 실시예에 따른 DRAM에 있어서, 셀프 리프레시모드에서 주어진 시간 주기 등안에 소비되는 전력은 감소될 수 있다.
서스테인먼트 레벨은 접지 전위를 갖는 노드와 노드 N2 사이에 접속된 PMOS트랜지스터의 수에 의해 설정된다. 서스테인먼트 례벨은, 접지 전위를 갖는 노드와 노드 N2 사이의 PMOS 트랜지스터의 수가 증가함에 따라 감소하며, 접지 전위를갖는 노드와 노드 N1 사이의 PMOS 트랜지스터의 수가 감소함에 따라 증가한다.
[제 3 실시예]
본 발명의 제 3 실시예에 따른 DRAM의 구조는 도 1에서의 DRAM의 구조와 전반적으로 유사하다. 제 3 실시예에 따른 DRAM의 내부 전압 발생 유닛은 도 2의내부 전압 발생 유닛과 유사하다. 그러나, 도 2를 참조하면, 제 3 실시예에 따른DRAM은 제 1 실시예에 따른 DRAM에 있어서 링 발진기(43)가 상이하다. 그 외 나머지 부분은 서로 유사하다.
도 13은 본 발명의 제 3 실시예에 따른 DRAM의 내부 전압 발생 유닛에 사용된 링 발진기(43)(도 2)를 상세히 도시하는 회로도이다. 도 2의 부분과 유사한 부분은 동일 참조 부호로 나타내며, 이에 대한 설명은 생략하기로 한다.
도 13을 참조하면, 제 3 실시예에 사용된 링 발진기(43)(도 2)는 PMOS 트랜지스터(205,207,209), NMOS 트랜지스터(301) 및 인버터(303,305,307)를 포함한다. NMOS 트랜지스터(301)는 고저항을 갖는다.
PMOS 트랜지스터(205,209)는 전원 전압 Vcc를 갖는 노드와 노드 B 사이에직렬로 접속된다. PMOS 트랜지스터(205,209)의 게이트에는 노드 B가 접속된다.PMOS 트랜지스터(207)는 PMOS 트랜지스터(205)와 병렬로 접속된다.
PMOS 트랜지스터(207)의 게이트에는 신호 BBU가 입력된다. MOS 트랜지스터(301)는 접지 전위를 갖는 노드와 노드 B 사이에 접속되며, MOS 트랜지스터(301)의 게이트에는 전원 전압 Vcc를 갖는 노드가 접속된다. 노드 B와 노드 N5사이에는 3 개의 인버터(303-307)가 접속된다. 노드 N5와 노드 B는 서로 접속되어 있다.
도 13을 참조하면, 셀프 리프레시 모드에서 PMOS 트랜지스터(207)는 ＆quot;H＆quot; 레벨의 신호 BBU를 수신한다. 그 결과, PMOS 트랜지스터(205,209)가 임계 전압Vth를 가지면, 노드 B의 전압은 Vcc-2Vth가 된다.
통상 모드에서, PMOS 트랜지스터(207)는 ＆quot; 레벨의 신흐 BBU를 수신하여,턴 온된다. 따라서, 노드 B의 전위는 Vcc-Vth가 된다.
전술한 바와 같이, 셀프 리프레시 모드에서 노드 B의 전위는 통상 모드에서 노드 B의 전위보다 더 작다. 따라서, 셀프 리프레시 모드에서 노드 N5에 인가된 펄스 신호의 주기는 통상 모드에서 노드 N5에 인가된 펄스 신호의 주기보다 길다.
따라서, 셀프 리프레시 모드에서 도 2의 펌프 회로의 기판 전압 Vbb를 발생시키는 능력은 통상 모드에서의 경우보다 낮다. 즉, 셀프 리프레시 모드에서 네가티브값을 갖는 기판 전압 Vbb는 통상 모드에서 네가티브 값을 갖는 기판 전압 Vbb보다 크다. 신호 BBU는 도 9의 신호 ZBBU가 반전된 버전(version)이다.
전술한 바와 같이, 제 3 실시예에 따른 DRAM의 내부 전압 발생 유닛에 사용하기 위한, 계속적으로 동작하고 있는 링 발진기(도 2의 링 발진기(43))의 기판 전압 Vbb의 발생 능력은, 셀프 리프레시 모드에서 약하고, 통상 모드에서 강하다.
그 결과, 포즈 리프레시의 능력은 셀프 리프레시 모드에서 향상될 수 있다. 포즈 리프레시의 능력이 커짐에 따라, ＆quot;L＆quot; 레벨로 되는 내부 /RAS의 간격은 연장될 수 있다.
따라서, 본 발명의 제 3 실시예에 따른 DRAM에서, 단위 시간당 전력 소비는 셀프 리프레시 모드에서 감소될 수 있다.
[제 4 실시예]
본 발명의 제 4 실시예에 따른 DRAM의 구조는 도 1의 DRAM의 구조와 전반적으로 유사하다. 제 4 실시예에 따른 DRAM의 내부 전압 발생 유닛은 도 2의 내부전압 발생 유닛과 유사하다. 그러나, 도 2를 참조하면, 제 4 실시예에 따른 DRAM은 제 1 실시예에 따른 DRAM에 있어서 링 발진기(45)가 상이하다. 나머지 부분은 서로 유사하다.
도 14는 본 발명의 제 4 실시예에 따른 DRAM의 내부 전압 발생 유닛에서 사용하기 위한 링 발진기(45)(도 2)를 상세히 도시하는 회로도이다. 도 2 및 도 8의 부분과 유사한 부분은 동일 참조 부호로 나타내었으며, 이에 대한 설명은 생략 하기로 한다.
도 14를 참조하면, 제 4 실시예에 사용된 링 발진기(45)(도 2)는 인버터(187,189,191,193) 및 NAND 회로(302,303)를 포함한다.
인버터(193)는 신호 ZRASE를 수신하며, 인버터(193)의 출력 노드에는 인버터(191)의 입력 노드 및 NAND 회로(302)의 한쪽 입력 노드가 접속된다. 인버터(191)의 출력 노드에는 인버터(189)의 입력 노드가 접속된다. 인버터(189)의 출력 노드에는 인버터(187)의 입력 노드가 접속된다. 인버터(187)의 출력 노드에는 NAND 회로(302)의 다른 쪽 입력 노드가 접속된다. NAND 회로(302)의 출력 노드에는 NAND 회로(303)의 한 쪽 입력 노드가 접속된다. NAND 회로(303)의 다른 쪽 입력 노드에는 신호 ZBBU가 입력된다.
DRAM이 통상 모드에 있을 때, NAND 회로(303)는 ＆quot;H＆quot; 레벨의 신호 ZBBU를 수신한다. 따라서, 통상 모드에서, 신호 ZRASE가 ＆quot;H＆quot; 레벨로부터 ＆quot;L＆quot; 레벨로 또는 ＆quot;L＆quot; 레벨로부터 ＆quot;H＆quot; 레벨로 변화할 때, 이러한 변화에 따라 노드 N6으로부터 펄스가 인가된다. 신호 ZRASE는, 신호 /RAS 또는 내부 /RAS가 ＆quot;H＆quot; 레벨로부터 ＆quot;L＆quot; 레벨로 변화하는 것에 따라 ＆quot;H＆quot; 레벨로부터 ＆quot;L＆quot; 레벨로 번화하며, 신호 /RAS 또는 내부 /RAS가 ＆quot;L＆quot; 레벨로부터 ＆quot;H＆quot; 레벨로 변화하는 것에 따라 ＆quot;L＆quot; 레벨로부터 ＆quot;H＆quot; 레벨로 변화한다.
셀프 리프레시 모드에서, NAND 회로(303)는 ＆quot; 레벨의 신호 ZBBU를 수신한다. 그 결과, NAND 회로(303)로부터의 출력은 ＆quot; 레벨로 고정된다. 따라서, 도 2의 펌프 회로(51)는 셀프 리프레시 모드에서 동작하지 않게 된다. 도 2의 펌프 회로(51)는 셀프 리프레시 모드에서 동작하지 않기 때문에, 기판 전압 Vbb를 발생시키기 위한 전체 내부 전압 발생 유닛의 능력은 약해진다.
기판 전압 Vbb통상 모드에서보다 셀프 리프레시 모드에서 더 크다.
전술한 바와 같이, 본 발명의 제 4 실시예에 따른 DRAM의 내부 전압 발생 유닛의 링 발진기(45)(도 2)는 셀프 리프레시 모드에서 동작을 중단한다. 그 결과, 셀프 리프레시 모드에서의 기판 전압 Vbb는 통상 모드에서의 기판 전압 Vbb보다 크다. 따라서, 셀프 리프레시 모드에서의 포즈 리프레시의 능력은 통상 모드에서의 경우보다 크다. 포즈 리프레시의 능력이 커짐에 따라, ＆quot; 레벨로 되는 내부/RAS의 간격은 연장될 수 있다.
그 결과, 본 발명의 제 4 실시예에 따른 DRAM에서, 단위 시간당 전력 소비는 셀프 리프레시 모드에서 감소될 수 있다.
또한, 본 발명의 제 4 실시예에 따른 DRAM에서 링 발진기(45) 및 펌프 회로(51)(도 2)는 셀프 리프례시 모드에서 동작을 중단하기 때문에, 전력 소비는 셀프리프레시 모드에서 더 감소될 수 있다.
신호 ZBBU는 도 9의 신호 ZBBU와 유사하다.
본 발명이 상세히 기술되고 예시되었지만, 이는 본 발명의 제한을 의미하는 것이 아니라 단지 예시로서만 기술되었으며, 본 발명의 정신 및 범주는 첨부된 특허 청구의 범위에 의해서만 제한됨을 명백히 알아야 한다.
본 발명은 셀프 리프레시 모드에서의 기판 전압이 통상 모드에서의 기판 전압보다 크게 설정될 수 있는 기판 전압 발생 유닛을 가져서 저소비 전력화를 실현할 수 있는 효과가 있다.

Claims (14)

  1. 통상 모드(normal mode) 및 특정 모드(special mode)를 갖는 반도체기억 장치(semiconductor memory device)에 있어서, 출력 노드(N1)로 인가되는 네가티브 값(negative value)을 갖는 기판 전압(substrate voltage)을 발생하는 기판 전압 발생 수단(35)을 포함하며, 상기 기판 전압 발생 수단(35)은, 상기 출력 노드(N1)의 전위 레벨을 검출하는 검출 수단(53)과, 상기 검출 수단(53)에 의해 검출되는 전위 레벨에 따라 상기 기판 전압을 발생시키는 전압 발생 수단(47)을 포함하며,
    상기 검출 수단(53)은 상기 출력 노드(N1)의 전위가 사전설정된 전위보다 높을 때, 상기 전압 발생 수단(47)을 동작시키며,
    상기 검출 수단(53)은 상기 특정 모드가 입력된 것을 나타내는 신호(ZBBU)에따라, 통상 모드에서의 레벨보다 상기 사전설정된 전위의 례벨을 더 높게 설정하는반도체 기억 장치.
  2. 제 1 항에 있어서,
    상기 검출 수단(53)은 제 1 노드와 제 2 노드(N2) 사이에 직렬로 접속된 다수의 제 1 트랜지스터(201,63)를 포함하고,
    상기 다수의 제 1 트랜지스터(201,63)의 제어 전극은 상기 제 2 노드(N2)에접속되고,
    상기 제 2 노드(N2)는 상기 출력 노드(N1)의 전위에 따른 전위를 가지고,
    상기 제 2 노드(N2)의 전위는 상기 제 1 노드의 전위보다 더 낮고,
    상기 검출 수단(53)은 상기 다수의 제 1 트랜지스터(201,63) 중 적어도 하나의 트랜지스터(201)에 병렬로 접속되는 제 2 트랜지스터(203)를 더 포함하고,
    상기 제 2 트랜지스터(203)는, 제어 전극에 상기 특정 모드가 인가된 것을 나타내는 신호(ZBBU)를 수신함으로써 턴 온되며, 이로 인해 상기 사전설정된 전위
    상기 통상 모드에서보다 상기 특정 모드에서 례벨이 더 높게 설정되며,
    상기 특정 모드에서의 상기 사전설정된 전위 및 상기 통상 모드에서의 상기사전설정된 전위는 상기 제 1 트랜지스터(201,63)의 수에 의해 결정되는 크기를 갖는 반도체 기억 장치.
  3. 통상 모드 및 특정 모드를 갖는 반도체 기억 장치에 있어서,
    출력 노드(N1)로 인가되는 네가티브 값을 갖는 기판 전압을 발생하는 기판전압 발생 수단(35)을 포함하며,
    상기 기판 전압 발생 수단(35)은,
    상기 출력 노드(Nl)의 전위 레벨을 검출하는 검출 수단(53)과,
    상기 기판 전압을 발생시키는 전압 발생 수단(47)을 포함하며,
    상기 검출 수단(53)은 상기 출력 노드(N1)의 전위가 사전설정된 전위보다 낮을 때, 상기 출력 노드(N1)로부터 전자(electron)를 방전하며,
    상기 검출 수단(53)은 상기 특정 모드가 입력된 것을 나타내는 신호(ZBBU)에 따라, 통상 모드에서의 레벨보다 상기 사전설정된 전위의 레벨을 더 높게 설정하는 반도체 기억 장치.
  4. 제 3 항에 있어서,
    상기 검출 수단(53)은 제 1 노드와 제 2 노드(A) 사이에 직렬로 접속된 다수의 제 1 트랜지스터(197,61)를 포함하고,
    상기 다수의 제 1 트랜지스터(197,61)의 제어 전극은 상기 제 2 노드(A)에 접속되고,
    상기 제 2 노드(A)는 상기 출력 노드(N1)의 전위에 따른 전위를 가지고,상기 제 2 노드(A)의 전위는 상기 제 1 노드의 전위보다 더 낮고,
    상기 검출 수단(53)은 상기 다수의 제 1 트랜지스터(197,61) 중 적어도 하나의 트랜지스터(197)에 병렬로 접속되는 제 2 트랜지스터(199)를 더 포함하고,
    상기 제 2 트랜지스터(199)는, 제어 전극에 상기 특정 모드가 인가된 것을나타내는 신호(ZBBU)를 수신함으로써 턴 온되며, 이로 인해 상기 사전설정된 전위
    상기 퉁상 모드에서보다 상기 특정 모드에서 레벨이 더 높게 설정되며,
    상기 특정 모드에서의 상기 사전설정된 전위 및 상기 통상 모드에서의 상기 사전설정된 전위는 상기 제 1 트랜지스터(197,61)의 수에 의해 결정되는 크기를 갖는 반도체 기억 장치.
  5. 통상 모드 및 특정 모드를 갖는 반도체 기억 장치에 있어서,
    출력 노드(N1)로 인가되는 네가티브 값을 갖는 기판 전압을 발생하는 기판 전압 발생 수단(35)을 포함하며,
    상기 기판 전압 발생 수단(35)은,
    상기 기판 전압을 발생시키는 펌프 수단(pump means)(49)과,
    상기 펌프 수단(49)을 동작시키는 펄스 신호를 발생시키는 링(ring) 수단(43(303 ,305,307 ) ) 과 ,
    상기 링 수단으로부터 상기 펄스 신호의 주파수를 제어하기 위한 링 제어 수단(43(205,207,209))을 포함하며,
    상기 링 제어 수단은 상기 특정 모드가 입력된 것을 나타내는 신흐(BBU)에따라, 상기 링 수단의 입력 노드로 통상 모드에서의 젼위보다 더 낮은 전위를 인가 하는 반도체 기억 장치.
  6. 장정/제 5 항에 있어서,
    상기 링 제어 수단은 상기 링 수단의 상기 입력 노드(B)와 상기 입력 노드
    (B)보다 더 큰 전위를 갖는 고전위(Vcc) 노드 사이에 직렬로 접속되는 다수의 제 1 트랜지스터(205,209)를 포함하고,
    상기 다수의 제 1 트랜지스터(205,209)의 제어 전극은 상기 입력 노드(B)에 접속되고,
    상기 링 제어 수단은 상기 다수의 제 1 트랜지스더(205,209) 중 적어도 하나의 트랜지스터(205)에 병렬로 접속되는 제 2 트랜지스터(207)를 더 포함하고,
    상기 제 2 트랜지스터(207)는, 그 제어 전극에서 상기 특정 모드가 인가된 것을 나타내는 신호(BBU)를 수신함으로써 턴 오프(turned off)되며, 이로 인해 상기 특정 모드에서, 상기 통상 모드에서의 전위보다 더 낮은 전위를 상기 입력 노드(B)로 인가하며,
    상기 특정 모드에서 상기 입력 노드(B)로 인가된 전위 및 상기 통상 모드에서 상기 입력 모드(B)로 인가된 전위는 상기 제 1 트랜지스터(205,209)의 수에 의해 결정되는 크기를 갖는 반도체 기억 장치.
  7. 통상 모드 및 특정 모드를 갖는 반도체 기억 장치에 있어서,
    출력 노드(N1)로 인가되는 네가티브 값을 갖는 제 1 기판 전압을 발생시키는 제 1 기판 전압 발생 수단(39,41,47)과,
    상기 출력 노드(N1)로 인가되는 네가티브 값을 갖는 제 2 기판 전압을 발생시키기 위해 계속해서 동작하고 있는 제 2 기판 전압 발생 수단(43,49)과,
    상기 반도체 기억 장치의 내부 등작을 제어하는 제어 신호에 따라, 상기 출력 노드(N1)로 인가되는 네가티브 값을 갖는 제 3 기판 전압을 발생하는 제 3 기판 전압 발생 수단(45,51)을 포함하되,
    상기 제 1 기판 전압 발생 수단(39,41,47)은 상기 출력 노드(N1)의 전위 레벨에 따라 동작하며,
    상기 제 3 기판 전압 발생 수단(45,51)은 상기 특정 모드에서 동작을 중지 하는 반도체 기억 장치.
  8. 제1항에 있어서,
    상기 특정 모드는 셀프 리프레시 모드(self refresh mode)인 반도체 기억 장치.
  9. 제 2 항에 있어서,
    상기 특정 모드는 셀프 리프레시 모드인 반도체 기역 장치.
  10. 제 3 항에 있어서,
    상기 특정 모드는 셀프 리프레시 모드인 반도체 기억 장치.
  11. 제 4 항에 있어서,
    상기 특정 모드는 셀프 리프레시 모드인 반도체 기억 장치.
  12. 제 5 항에 있어서,
    상기 특정 모드는 셀프 리프레시 모드인 반도체 기억 장치.
  13. 제 6 항에 있어서,
    상기 특정 모드는 셀프 리프레시 모드인 반도체 기억 장치.
  14. 제 7 항에 있어서,
    상기 특정 모드는 셀프 리프레시 모드인 반도체 기억 장치.
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