JP3430050B2 - 半導体記憶装置およびその駆動方法 - Google Patents
半導体記憶装置およびその駆動方法Info
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置、
特に内部に昇圧回路を有する半導体記憶装置およびその
駆動方法に関する。
特に内部に昇圧回路を有する半導体記憶装置およびその
駆動方法に関する。
【０００２】
【従来の技術】近年の半導体記憶装置などの半導体集積
回路装置では、外部から供給される外部電源電圧ＶCCを
そのまま用いるのではなく、降圧または昇圧して所定の
内部電圧を生成し、生成した内部電圧を必要とする内部
回路に供給することにより、低消費電力化や素子の信頼
性向上を図っている。
回路装置では、外部から供給される外部電源電圧ＶCCを
そのまま用いるのではなく、降圧または昇圧して所定の
内部電圧を生成し、生成した内部電圧を必要とする内部
回路に供給することにより、低消費電力化や素子の信頼
性向上を図っている。
【０００３】例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａ
ｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などのメモリ
セルは、図５に示すように、記憶用のキャパシタ１０と
スイッチ用のトランジスタ１１とを有し、スイッチ用の
トランジスタ１１としてＮチャネルＭＯＳトランジスタ
を用いる場合、トランジスタのドレインＤはビット線１
２に接続され、ゲートＧはワード線１３に接続され、さ
らにソースＳは記憶用キャパシタ１０を介して接地され
る。ここで、メモリセルに内部電源電圧Ｖddなど所定電
位に充電する場合、スイッチ用のトランジスタ１１はし
きい値電圧ＶTを有しているため、ゲートＧにソース電
位よりも約ＶT だけ高い電圧を印加しないと十分にオン
させることはできない。
ｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などのメモリ
セルは、図５に示すように、記憶用のキャパシタ１０と
スイッチ用のトランジスタ１１とを有し、スイッチ用の
トランジスタ１１としてＮチャネルＭＯＳトランジスタ
を用いる場合、トランジスタのドレインＤはビット線１
２に接続され、ゲートＧはワード線１３に接続され、さ
らにソースＳは記憶用キャパシタ１０を介して接地され
る。ここで、メモリセルに内部電源電圧Ｖddなど所定電
位に充電する場合、スイッチ用のトランジスタ１１はし
きい値電圧ＶTを有しているため、ゲートＧにソース電
位よりも約ＶT だけ高い電圧を印加しないと十分にオン
させることはできない。
【０００４】また、外部からアドレス信号が入力される
と、このアドレス信号に該当するワード線１３と、ビッ
ト線１２が選択される。ワード線１３が選択されてＨｉ
ｇｈレベルになると、トランジスタ１１がオンして、記
憶用キャパシタ１０に蓄積された電荷がビット線１２に
読み出されるとともに、ビット線１２に接続されたセン
スアンプ（図示せず）から記憶データに応じた電荷が再
書き込みされる。記憶容量の大規模化に伴い、記憶用キ
ャパシタ１０は小さくなるのに対して、ビット線１２の
長さが長くなり、ビット線１２の寄生容量は大きくなっ
てきた。さらに、前述のように内部電源電圧が低くなっ
ているため、記憶データ“０”と“１”との読み出し電
圧の差が小さくなってきている。
と、このアドレス信号に該当するワード線１３と、ビッ
ト線１２が選択される。ワード線１３が選択されてＨｉ
ｇｈレベルになると、トランジスタ１１がオンして、記
憶用キャパシタ１０に蓄積された電荷がビット線１２に
読み出されるとともに、ビット線１２に接続されたセン
スアンプ（図示せず）から記憶データに応じた電荷が再
書き込みされる。記憶容量の大規模化に伴い、記憶用キ
ャパシタ１０は小さくなるのに対して、ビット線１２の
長さが長くなり、ビット線１２の寄生容量は大きくなっ
てきた。さらに、前述のように内部電源電圧が低くなっ
ているため、記憶データ“０”と“１”との読み出し電
圧の差が小さくなってきている。
【０００５】いま、ビット線１２とワード線１３にＶdd
（内部電圧）を供給すると、トランジスタ１１のソース
電位はＶdd−ＶTになる。また、この電圧を読み出す
と、ビット線１２の電圧は、Ｖdd−２ＶTとなる。この
ため、読み出し電圧が一層小さくなり、センスアンプで
これを判定するとき、記憶データ“１”を“０”と判定
するなどの誤判定を生じる可能性が大きくなる。
（内部電圧）を供給すると、トランジスタ１１のソース
電位はＶdd−ＶTになる。また、この電圧を読み出す
と、ビット線１２の電圧は、Ｖdd−２ＶTとなる。この
ため、読み出し電圧が一層小さくなり、センスアンプで
これを判定するとき、記憶データ“１”を“０”と判定
するなどの誤判定を生じる可能性が大きくなる。
【０００６】これを防止するため、ワード線１３の電位
をビット線１２の電位よりもしきい値電圧ＶT 分高くす
ることで、トランジスタ１１による電圧降下をなくして
いる。これにより、ビット線１２とワード線１３にＶdd
（内部電圧）、Ｖdd＋ＶT をそれぞれ供給すると、トラ
ンジスタ１１のソース電位はＶddになる。また、この電
圧を読み出すと、ビット線１２の電圧は、Ｖddとなる。
このため、トランジスタ１１による電圧降下が小さくな
り、センスアンプでこれを判定するとき、誤判定する可
能性が低減できる。
をビット線１２の電位よりもしきい値電圧ＶT 分高くす
ることで、トランジスタ１１による電圧降下をなくして
いる。これにより、ビット線１２とワード線１３にＶdd
（内部電圧）、Ｖdd＋ＶT をそれぞれ供給すると、トラ
ンジスタ１１のソース電位はＶddになる。また、この電
圧を読み出すと、ビット線１２の電圧は、Ｖddとなる。
このため、トランジスタ１１による電圧降下が小さくな
り、センスアンプでこれを判定するとき、誤判定する可
能性が低減できる。
【０００７】このようにメモリセルのスイッチ用のトラ
ンジスタのゲートＧ（ワード線１３）に印加する電圧Ｖ
BOOTを生成するために昇圧回路が用いられる。例えば、
ＶCCが３．３Ｖの場合、昇圧電圧ＶBOOTは、５．１Ｖで
ある。
ンジスタのゲートＧ（ワード線１３）に印加する電圧Ｖ
BOOTを生成するために昇圧回路が用いられる。例えば、
ＶCCが３．３Ｖの場合、昇圧電圧ＶBOOTは、５．１Ｖで
ある。
【０００８】また、ＤＲＡＭのデータ出力回路におい
て、通常、データ出力回路は、ＰチャネルＭＯＳトラン
ジスタとＮチャネルＭＯＳトランジスタを組み合わせた
インバータで構成されている。ＰチャネルＭＯＳトラン
ジスタは、電圧降下することなく、出力端子ＤＡＴＡＯ
ＵＴを電源電圧ＶCCまで持ち上げることができるが、電
流駆動能力が小さいため、出力信号が０ＶからＶddへ立
ち上がる速度が遅くなるという問題がある。これを防止
するため、インバータのＰチャネルＭＯＳトランジスタ
に代えてＮチャネルＭＯＳトランジスタを用いることが
知られている。しかし、前述のように、ＮチャネルＭＯ
Ｓトランジスタは、出力信号がしきい値Ｖ T分低下する
ので、このトランジスタのゲートにＶdd＋ＶTの電圧を
印加する必要がある。すなわち、図６に示すように、デ
ータをより高速で出力するために、出力端子ＤＡＴＡＯ
ＵＴに接続され、相補のＯＵＴ信号が入力される２個の
ＮチャネルＭＯＳトランジスタ１４，１６のＶCC側のト
ランジスタ１４のゲートに、昇圧された電圧ＶBOOTQ を
供給することが要求される。例えば、ＶCCが３．３Ｖの
場合、昇圧電圧ＶBOOTQ は４．５Ｖである。
て、通常、データ出力回路は、ＰチャネルＭＯＳトラン
ジスタとＮチャネルＭＯＳトランジスタを組み合わせた
インバータで構成されている。ＰチャネルＭＯＳトラン
ジスタは、電圧降下することなく、出力端子ＤＡＴＡＯ
ＵＴを電源電圧ＶCCまで持ち上げることができるが、電
流駆動能力が小さいため、出力信号が０ＶからＶddへ立
ち上がる速度が遅くなるという問題がある。これを防止
するため、インバータのＰチャネルＭＯＳトランジスタ
に代えてＮチャネルＭＯＳトランジスタを用いることが
知られている。しかし、前述のように、ＮチャネルＭＯ
Ｓトランジスタは、出力信号がしきい値Ｖ T分低下する
ので、このトランジスタのゲートにＶdd＋ＶTの電圧を
印加する必要がある。すなわち、図６に示すように、デ
ータをより高速で出力するために、出力端子ＤＡＴＡＯ
ＵＴに接続され、相補のＯＵＴ信号が入力される２個の
ＮチャネルＭＯＳトランジスタ１４，１６のＶCC側のト
ランジスタ１４のゲートに、昇圧された電圧ＶBOOTQ を
供給することが要求される。例えば、ＶCCが３．３Ｖの
場合、昇圧電圧ＶBOOTQ は４．５Ｖである。
【０００９】このように、ＤＲＡＭには、ワード線電圧
用の昇圧回路と、データ出力回路用の昇圧回路とが内蔵
されている。
用の昇圧回路と、データ出力回路用の昇圧回路とが内蔵
されている。
【００１０】
【発明が解決しようとする課題】ところで、半導体装置
の製造後には、初期不良を除くためにバーンインテスト
が実施される。バーンインテストは通常の外部電源電圧
ＶCCよりも高い電圧を被試験対象である半導体装置に印
加して、トランジスタなどに過大なストレスを与えて加
速試験するものである。例えば通常動作時の外部電源電
圧ＶCCが３．３Ｖである場合に、バーンインテスト時に
は５．２Ｖの外部電源電圧が印加される。
の製造後には、初期不良を除くためにバーンインテスト
が実施される。バーンインテストは通常の外部電源電圧
ＶCCよりも高い電圧を被試験対象である半導体装置に印
加して、トランジスタなどに過大なストレスを与えて加
速試験するものである。例えば通常動作時の外部電源電
圧ＶCCが３．３Ｖである場合に、バーンインテスト時に
は５．２Ｖの外部電源電圧が印加される。
【００１１】したがって、ワード線電圧用の昇圧回路お
よびデータ出力回路用の昇圧回路を内蔵するＤＲＡＭで
は、バーンインテスト時に、これら昇圧回路が５．２Ｖ
の印加電圧を昇圧して、例えば７．５Ｖといった電圧を
出力することになる。このとき、昇圧電圧ＶBOOTは７Ｖ
程度であるが、昇圧回路を構成するトランジスタのソー
スやドレインは瞬間的に１０Ｖ以上になることがある。
よびデータ出力回路用の昇圧回路を内蔵するＤＲＡＭで
は、バーンインテスト時に、これら昇圧回路が５．２Ｖ
の印加電圧を昇圧して、例えば７．５Ｖといった電圧を
出力することになる。このとき、昇圧電圧ＶBOOTは７Ｖ
程度であるが、昇圧回路を構成するトランジスタのソー
スやドレインは瞬間的に１０Ｖ以上になることがある。
【００１２】一方、近年の半導体装置で用いられるトラ
ンジスタの耐圧は微細化に伴って低下する傾向にある。
このため、バーンインテスト時に、内蔵する昇圧回路に
よって昇圧された電圧が、トランジスタ等を破壊するお
それがある。
ンジスタの耐圧は微細化に伴って低下する傾向にある。
このため、バーンインテスト時に、内蔵する昇圧回路に
よって昇圧された電圧が、トランジスタ等を破壊するお
それがある。
【００１３】また、昇圧回路は、チャージポンプ回路，
判定回路，クロック発生回路で構成されるが、このよう
な昇圧回路が、ワード線あるいは出力回路が接続される
昇圧電圧ラインに対し１箇所に集中して、例えば昇圧電
圧ラインの一方の端に接続されているような場合、昇圧
電圧ラインの前記一方の端より遠くなるにしたがって、
遠い部分では所要の昇圧電圧が得られないという問題が
ある。特に、記憶容量の大規模化にともない、昇圧電圧
ラインは長くなり、配線抵抗が大きくなる傾向にあるの
で、一層問題を大きくしている。
判定回路，クロック発生回路で構成されるが、このよう
な昇圧回路が、ワード線あるいは出力回路が接続される
昇圧電圧ラインに対し１箇所に集中して、例えば昇圧電
圧ラインの一方の端に接続されているような場合、昇圧
電圧ラインの前記一方の端より遠くなるにしたがって、
遠い部分では所要の昇圧電圧が得られないという問題が
ある。特に、記憶容量の大規模化にともない、昇圧電圧
ラインは長くなり、配線抵抗が大きくなる傾向にあるの
で、一層問題を大きくしている。
【００１４】所要の昇圧電圧が得られないと、メモリセ
ルの読み出しにおいて誤判定したり、あるいは出力回路
で立ち上がり時間が長くなるといった問題を生じる。
ルの読み出しにおいて誤判定したり、あるいは出力回路
で立ち上がり時間が長くなるといった問題を生じる。
【００１５】そこで、本発明の目的は、バーンインテス
ト時に昇圧回路によって昇圧された電圧によりトランジ
スタ等の破壊を生じることのない半導体記憶装置を提供
することにある。
ト時に昇圧回路によって昇圧された電圧によりトランジ
スタ等の破壊を生じることのない半導体記憶装置を提供
することにある。
【００１６】本発明の他の目的は、ワード線用の昇圧電
圧ラインおよび出力回路用の昇圧電圧ラインにおいて、
昇圧電圧ラインに沿ったどの位置においても、所要の昇
圧電圧を得ることのできる半導体記憶装置を提供するこ
とにある。
圧ラインおよび出力回路用の昇圧電圧ラインにおいて、
昇圧電圧ラインに沿ったどの位置においても、所要の昇
圧電圧を得ることのできる半導体記憶装置を提供するこ
とにある。
【００１７】本発明のさらに他の目的は、このような半
導体記憶装置の駆動方法を提供することにある。
導体記憶装置の駆動方法を提供することにある。
【００１８】
【課題を解決するための手段】本発明の一態様では、複
数台のチャージポンプ回路を有する昇圧回路を内蔵した
半導体記憶装置において、前記複数台のチャージポンプ
回路を、そのポンピング能力を異ならせて、分散配置
し、前記複数台のチャージポンプ回路の出力端子を共通
に接続し、前記半導体記憶装置のバーンインテスト時
に、前記複数台のチャージポンプ回路の一部のチャージ
ポンプ回路の作動を、バーンインモード信号により停止
させるよう構成する。
数台のチャージポンプ回路を有する昇圧回路を内蔵した
半導体記憶装置において、前記複数台のチャージポンプ
回路を、そのポンピング能力を異ならせて、分散配置
し、前記複数台のチャージポンプ回路の出力端子を共通
に接続し、前記半導体記憶装置のバーンインテスト時
に、前記複数台のチャージポンプ回路の一部のチャージ
ポンプ回路の作動を、バーンインモード信号により停止
させるよう構成する。
【００１９】また本発明の他の態様では、複数台のチャ
ージポンプ回路を有する昇圧回路を内蔵した半導体記憶
装置の駆動方法において、前記複数台のチャージポンプ
回路を、そのポンピング能力を異ならせて、分散配置
し、前記半導体記憶装置のバーンインテスト時に、前記
複数台のチャージポンプ回路の一部のチャージポンプ回
路の作動を、バーンインモード信号により停止させ、通
常モード時よりも高い昇圧電圧を出力するように駆動す
る。
ージポンプ回路を有する昇圧回路を内蔵した半導体記憶
装置の駆動方法において、前記複数台のチャージポンプ
回路を、そのポンピング能力を異ならせて、分散配置
し、前記半導体記憶装置のバーンインテスト時に、前記
複数台のチャージポンプ回路の一部のチャージポンプ回
路の作動を、バーンインモード信号により停止させ、通
常モード時よりも高い昇圧電圧を出力するように駆動す
る。
【００２０】以上のような本発明の態様において、前記
複数台のチャージポンプ回路は、昇圧電圧ラインの少な
くとも、両端部および中央部に分散配置される。また前
記作動を停止させるチャージポンプ回路は、ポンピング
能力の大きいチャージポンプ回路とするのが好適であ
る。
複数台のチャージポンプ回路は、昇圧電圧ラインの少な
くとも、両端部および中央部に分散配置される。また前
記作動を停止させるチャージポンプ回路は、ポンピング
能力の大きいチャージポンプ回路とするのが好適であ
る。
【００２１】
【発明の実施の形態】図１は、メモリチップに内蔵され
るワード線用の昇圧回路を構成するチャージポンプ回
路，判定回路，クロック発生回路を分散配置したレイア
ウトを示す図である。
るワード線用の昇圧回路を構成するチャージポンプ回
路，判定回路，クロック発生回路を分散配置したレイア
ウトを示す図である。
【００２２】図１において、上下にセルアレイ部２０
ａ，２０ｂが配置されており、上下のセルアレイ部のワ
ード線２２ａ，２２ｂはループ状の昇圧電圧ライン２４
に接続されている。ループ状の昇圧電圧ライン２４に
は、図示のように８個のチャージポンプ回路１〜８が分
散配置されて接続されている。すなわち、図１において
昇圧電圧ライン２４の左側部分にチャージポンプ回路１
〜３が配置され、右側部分にチャージポンプ回路４〜８
が配置されている。これら８個のチャージポンプ回路１
〜８は、すべて同じポンピング能力にするのではなく、
ポンピング能力に差をつけている。例えば、チャージポ
ンプ回路１，４は、ポンピング能力を小さくし、それ以
外のチャージポンプ回路２，３，５，６，７，８は、ポ
ンピング能力を大きくする。ここで、ポンピング能力と
は、チャージポンプ回路１〜８に入力される１つのクロ
ックで、チャージポンプ回路１〜８が昇圧できる電圧を
いう。
ａ，２０ｂが配置されており、上下のセルアレイ部のワ
ード線２２ａ，２２ｂはループ状の昇圧電圧ライン２４
に接続されている。ループ状の昇圧電圧ライン２４に
は、図示のように８個のチャージポンプ回路１〜８が分
散配置されて接続されている。すなわち、図１において
昇圧電圧ライン２４の左側部分にチャージポンプ回路１
〜３が配置され、右側部分にチャージポンプ回路４〜８
が配置されている。これら８個のチャージポンプ回路１
〜８は、すべて同じポンピング能力にするのではなく、
ポンピング能力に差をつけている。例えば、チャージポ
ンプ回路１，４は、ポンピング能力を小さくし、それ以
外のチャージポンプ回路２，３，５，６，７，８は、ポ
ンピング能力を大きくする。ここで、ポンピング能力と
は、チャージポンプ回路１〜８に入力される１つのクロ
ックで、チャージポンプ回路１〜８が昇圧できる電圧を
いう。
【００２３】クロック発生回路２６および判定回路２８
は、昇圧電圧ライン２４のほぼ中央部に配置している。
判定回路２８を設ける位置は、チャージポンプ回路から
離れた所で、最も電圧レベルが低くなる場所を選ぶこと
が望ましい。
は、昇圧電圧ライン２４のほぼ中央部に配置している。
判定回路２８を設ける位置は、チャージポンプ回路から
離れた所で、最も電圧レベルが低くなる場所を選ぶこと
が望ましい。
【００２４】クロック発生回路２６からのクロック信号
ＶＢＯＳは、クロック信号ライン３０を経て、すべての
チャージポンプ回路１〜８に供給される。
ＶＢＯＳは、クロック信号ライン３０を経て、すべての
チャージポンプ回路１〜８に供給される。
【００２５】判定回路２８は、昇圧電圧ライン２４の昇
圧電圧を検出し、基準電圧と比較し、昇圧電圧が基準電
圧より低いとＶＢＵＰ信号を出力する。このＶＢＵＰ信
号は、ＶＢＵＰ信号ライン３２を経てクロック発生回路
２６とすべてのチャージポンプ回路１〜８に供給され
る。
圧電圧を検出し、基準電圧と比較し、昇圧電圧が基準電
圧より低いとＶＢＵＰ信号を出力する。このＶＢＵＰ信
号は、ＶＢＵＰ信号ライン３２を経てクロック発生回路
２６とすべてのチャージポンプ回路１〜８に供給され
る。
【００２６】ポンピング能力の大きいチャージポンプ回
路２，３，５，６，７，８には、バーンインモードにあ
ることを示すＢＩＭＤ信号が入力される。ＢＩＭＤ信号
は、例えば基準電圧と外部電源電圧または外部電源電圧
を抵抗分圧した電圧とを比較し、外部電源電圧がバーン
インテストのときの電圧であることを検出する電圧検出
回路（図示せず）によって発生することができる。ある
いはまた、ＢＩＭＤ信号を、外部入力信号のＨｉｇｈ／
Ｌｏｗの組合せで設定することもできる。
路２，３，５，６，７，８には、バーンインモードにあ
ることを示すＢＩＭＤ信号が入力される。ＢＩＭＤ信号
は、例えば基準電圧と外部電源電圧または外部電源電圧
を抵抗分圧した電圧とを比較し、外部電源電圧がバーン
インテストのときの電圧であることを検出する電圧検出
回路（図示せず）によって発生することができる。ある
いはまた、ＢＩＭＤ信号を、外部入力信号のＨｉｇｈ／
Ｌｏｗの組合せで設定することもできる。
【００２７】次に、図１に示す回路の動作を説明する。
【００２８】まず、通常動作モード時、昇圧電圧ライン
２４が所定の電圧より低い場合を説明する。このとき、
ＢＩＭＤはＬｏｗレベルであり、判定回路２８はＶＢＵ
Ｐ信号を活性化（Ｈｉｇｈレベルを出力）するので、ク
ロック発生回路２６はクロック信号ＶＢＯＳを出力す
る。チャージポンプ回路１〜８は、クロック信号ＶＢＯ
Ｓが入力されると、電源電圧ＶCCをもとに昇圧動作を行
い、昇圧電圧ＶBOOTをワード線２２ａ，２２ｂに供給す
る。
２４が所定の電圧より低い場合を説明する。このとき、
ＢＩＭＤはＬｏｗレベルであり、判定回路２８はＶＢＵ
Ｐ信号を活性化（Ｈｉｇｈレベルを出力）するので、ク
ロック発生回路２６はクロック信号ＶＢＯＳを出力す
る。チャージポンプ回路１〜８は、クロック信号ＶＢＯ
Ｓが入力されると、電源電圧ＶCCをもとに昇圧動作を行
い、昇圧電圧ＶBOOTをワード線２２ａ，２２ｂに供給す
る。
【００２９】昇圧電圧ライン２４が所定の電圧より高く
なると、判定回路２８はＶＢＵＰ信号を非活性化（Ｌｏ
ｗレベルを出力）するので、クロック発生回路２６から
出力されたクロック信号ＶＢＯＳは、チャージポンプ回
路１〜８内のチャージポンプ部に供給されなくなる。す
ると、昇圧電圧ＶBOOTは徐々に低下する。
なると、判定回路２８はＶＢＵＰ信号を非活性化（Ｌｏ
ｗレベルを出力）するので、クロック発生回路２６から
出力されたクロック信号ＶＢＯＳは、チャージポンプ回
路１〜８内のチャージポンプ部に供給されなくなる。す
ると、昇圧電圧ＶBOOTは徐々に低下する。
【００３０】以上の動作を繰り返すことにより、ワード
線２２ａ，２２ｂの電位は所定の電位に維持される。
線２２ａ，２２ｂの電位は所定の電位に維持される。
【００３１】バーンインテストを行う時には、電源電圧
ＶCCが５．２Ｖになるので、ＢＩＭＤ信号がＨｉｇｈレ
ベルになる。このＢＩＭＤ信号はチャージポンプ回路
２，３，６，７，８に供給され、チャージポンプ回路
２，３，６，７，８は昇圧動作を停止する。チャージポ
ンプ回路１，４にはＢＩＭＤ信号が供給されていないの
で、通常動作モード時と同様な昇圧動作を継続する。た
だし、ＢＩＭＤ信号がＨｉｇｈレベルのとき、判定回路
２８の基準電圧を高くするので、チャージポンプ回路
１，４は通常動作モード時より高い昇圧電圧を出力す
る。
ＶCCが５．２Ｖになるので、ＢＩＭＤ信号がＨｉｇｈレ
ベルになる。このＢＩＭＤ信号はチャージポンプ回路
２，３，６，７，８に供給され、チャージポンプ回路
２，３，６，７，８は昇圧動作を停止する。チャージポ
ンプ回路１，４にはＢＩＭＤ信号が供給されていないの
で、通常動作モード時と同様な昇圧動作を継続する。た
だし、ＢＩＭＤ信号がＨｉｇｈレベルのとき、判定回路
２８の基準電圧を高くするので、チャージポンプ回路
１，４は通常動作モード時より高い昇圧電圧を出力す
る。
【００３２】図２は、ポンピング能力の大きいチャージ
ポンプ回路２，３，５，６，７，８の一例を示す図であ
る。一方、図３は、ポンピング能力の小さいチャージポ
ンプ回路１，４の一例を示す図である。
ポンプ回路２，３，５，６，７，８の一例を示す図であ
る。一方、図３は、ポンピング能力の小さいチャージポ
ンプ回路１，４の一例を示す図である。
【００３３】図２に示すチャージポンプ回路は、昇圧電
圧を発生するチャージポンプ部５０と、チャージポンプ
部５０へクロック信号を供給しまたは供給を停止させる
ことによりチャージポンプ回路の作動／不作動を切換え
るスイッチ部４０とから構成される。
圧を発生するチャージポンプ部５０と、チャージポンプ
部５０へクロック信号を供給しまたは供給を停止させる
ことによりチャージポンプ回路の作動／不作動を切換え
るスイッチ部４０とから構成される。
【００３４】スイッチ部４０は、インバータ４２と、Ｎ
ＡＮＤゲート４４と、ＰチャンネルＭＯＳトランジスタ
４６とを備えている。インバータ４２にはＢＩＭＤ信号
が入力され、インバータの出力はＮＡＮＤゲートの一方
の入力端子に入力され、他方の入力端子にはＶＢＵＰ信
号が入力される。ＮＡＮＤゲート４４の出力は、トラン
ジスタ４６のゲートに接続されている。
ＡＮＤゲート４４と、ＰチャンネルＭＯＳトランジスタ
４６とを備えている。インバータ４２にはＢＩＭＤ信号
が入力され、インバータの出力はＮＡＮＤゲートの一方
の入力端子に入力され、他方の入力端子にはＶＢＵＰ信
号が入力される。ＮＡＮＤゲート４４の出力は、トラン
ジスタ４６のゲートに接続されている。
【００３５】ＢＩＭＤ信号がＬｏｗレベルでチャージポ
ンプ部５０の出力ＶBOOTが所定の電圧より低いと、ＶＢ
ＵＰ信号はＨｉｇｈであり、ＮＡＮＤゲート回路４４の
出力はＬｏｗとなり、トランジスタ４６はオンするの
で、クロック信号φA，φB，φ Cはチャージポンプ部５
０へ供給される。逆に、チャージポンプ部５０の出力Ｖ
B OOTが所定の電圧より高くなると、ＶＢＵＰ信号はＬｏ
ｗレベルになり、トランジスタ４６はオフするので、ク
ロック信号φA〜φCの供給は停止される。この結果、昇
圧電圧ＶBOOTは徐々に低下する。
ンプ部５０の出力ＶBOOTが所定の電圧より低いと、ＶＢ
ＵＰ信号はＨｉｇｈであり、ＮＡＮＤゲート回路４４の
出力はＬｏｗとなり、トランジスタ４６はオンするの
で、クロック信号φA，φB，φ Cはチャージポンプ部５
０へ供給される。逆に、チャージポンプ部５０の出力Ｖ
B OOTが所定の電圧より高くなると、ＶＢＵＰ信号はＬｏ
ｗレベルになり、トランジスタ４６はオフするので、ク
ロック信号φA〜φCの供給は停止される。この結果、昇
圧電圧ＶBOOTは徐々に低下する。
【００３６】以上の動作を繰り返すことにより、昇圧電
圧ＶBOOTは所定の電位に維持される。
圧ＶBOOTは所定の電位に維持される。
【００３７】バーンインモードに入ると、ＢＩＭＤ信号
はＨｉｇｈとなり、ＶＢＵＰ信号のレベルにかかわら
ず、ＮＡＮＤゲート４４の出力がＨｉｇｈになる結果、
トランジスタ４６がオフし、チャージポンプ部５０への
クロック信号の供給が停止され、チャージポンプ部は昇
圧動作を停止する。
はＨｉｇｈとなり、ＶＢＵＰ信号のレベルにかかわら
ず、ＮＡＮＤゲート４４の出力がＨｉｇｈになる結果、
トランジスタ４６がオフし、チャージポンプ部５０への
クロック信号の供給が停止され、チャージポンプ部は昇
圧動作を停止する。
【００３８】チャージポンプ部５０は、ポンピング容量
５１に接続されたインバータ５２と、スイッチング用の
トランジスタ６１のゲートに昇圧された制御電圧を生成
するブートアップ容量５３（以下、ＢＯＯＴ−ＵＰ容量
を呼ぶ）と、このＢＯＯＴ−ＵＰ容量５３に接続された
インバータ５４，５５と、スイッチング用のトランジス
タ６３のゲートに昇圧された制御電圧を生成するＢＯＯ
Ｔ−ＵＰ容量５６と、このＢＯＯＴ−ＵＰ容量５６に電
圧変換用のレベルシフタ５７を介して接続されたインバ
ータ５８と、ポンピング容量５１への電荷の蓄積および
排出を行うためのＮチャンネルＭＯＳのスイッチングト
ランジスタ６１，６３と、各スイッチングトランジスタ
のゲート電圧を供給するトランジスタ６２，６４とを備
えている。
５１に接続されたインバータ５２と、スイッチング用の
トランジスタ６１のゲートに昇圧された制御電圧を生成
するブートアップ容量５３（以下、ＢＯＯＴ−ＵＰ容量
を呼ぶ）と、このＢＯＯＴ−ＵＰ容量５３に接続された
インバータ５４，５５と、スイッチング用のトランジス
タ６３のゲートに昇圧された制御電圧を生成するＢＯＯ
Ｔ−ＵＰ容量５６と、このＢＯＯＴ−ＵＰ容量５６に電
圧変換用のレベルシフタ５７を介して接続されたインバ
ータ５８と、ポンピング容量５１への電荷の蓄積および
排出を行うためのＮチャンネルＭＯＳのスイッチングト
ランジスタ６１，６３と、各スイッチングトランジスタ
のゲート電圧を供給するトランジスタ６２，６４とを備
えている。
【００３９】スイッチ部４０からのクロック信号φA ，
φB ，φC は、位相を調整する回路（図示せず）を経
て、チャージポンプ部５０のインバータ５２，５４，５
８にそれぞれ入力される。これらインバータからは、振
幅が外部電源電圧ＶCCに等しいクロック信号が出力され
る。クロック信号φA は、デューティ比が５０％の信号
である。クロック信号φB は、クロック信号φA と同相
であるが、Ｈｉｇｈレベルの期間がクロック信号φA よ
り短い。クロック信号φC は、クロック信号φAと同相
であるが、Ｌｏｗレベルの期間がクロック信号φA より
短い。このように各クロック信号φA 〜φC の位相をず
らすことにより、チャージポンプ部５０を構成するトラ
ンジスタに貫通電流が流れることを防止する。
φB ，φC は、位相を調整する回路（図示せず）を経
て、チャージポンプ部５０のインバータ５２，５４，５
８にそれぞれ入力される。これらインバータからは、振
幅が外部電源電圧ＶCCに等しいクロック信号が出力され
る。クロック信号φA は、デューティ比が５０％の信号
である。クロック信号φB は、クロック信号φA と同相
であるが、Ｈｉｇｈレベルの期間がクロック信号φA よ
り短い。クロック信号φC は、クロック信号φAと同相
であるが、Ｌｏｗレベルの期間がクロック信号φA より
短い。このように各クロック信号φA 〜φC の位相をず
らすことにより、チャージポンプ部５０を構成するトラ
ンジスタに貫通電流が流れることを防止する。
【００４０】チャージポンプ部５０の機能は、ポンピン
グ容量５１に電荷を蓄積し、これにより外部電源電圧Ｖ
CCよりも高い昇圧電圧（ＶCC−ＶT ）＋ＶBOOTを作り、
昇圧電圧ライン２４に出力することである。
グ容量５１に電荷を蓄積し、これにより外部電源電圧Ｖ
CCよりも高い昇圧電圧（ＶCC−ＶT ）＋ＶBOOTを作り、
昇圧電圧ライン２４に出力することである。
【００４１】クロック信号φA がＨｉｇｈレベルのと
き、インバータ５２の出力がＬｏｗレベルになり、オン
しているトランジスタ６１を介してポンピング容量５１
の図面右側をＶCCに充電し、左側を０Ｖに放電する。続
いて、クロック信号φA がＬｏｗレベルになると、イン
バータ５２の出力がＨｉｇｈレベルになり、この出力電
圧ＶCCに先にポンピング容量５１に充電されていた電圧
ＶCCが加算され、ポンピング容量５１の図面右側の電圧
は波高値で２ＶCCになる。この昇圧された電圧を平滑し
た昇圧電圧ＶBOOTは、オンしているトランジスタ６３を
介してワード線２２などの昇圧電圧ライン２４に出力さ
れる。
き、インバータ５２の出力がＬｏｗレベルになり、オン
しているトランジスタ６１を介してポンピング容量５１
の図面右側をＶCCに充電し、左側を０Ｖに放電する。続
いて、クロック信号φA がＬｏｗレベルになると、イン
バータ５２の出力がＨｉｇｈレベルになり、この出力電
圧ＶCCに先にポンピング容量５１に充電されていた電圧
ＶCCが加算され、ポンピング容量５１の図面右側の電圧
は波高値で２ＶCCになる。この昇圧された電圧を平滑し
た昇圧電圧ＶBOOTは、オンしているトランジスタ６３を
介してワード線２２などの昇圧電圧ライン２４に出力さ
れる。
【００４２】このとき、トランジスタ６１をオンしてポ
ンピング容量５１の図面右側をＶCCに充電するために
は、トランジスタ６１のゲートにはＶCC＋ＶT 以上の電
圧を印加しなければならない。このため回路がトランジ
スタ６２と、ＢＯＯＴ−ＵＰ容量５３とで構成される。
クロック信号φC がＬｏｗレベルのとき、トランジスタ
６２のゲートがＨｉｇｈレベルになり、トランジスタ６
２がオンする。同時に、クロック信号φB がＬｏｗレベ
ルのとき、インバータ５５の出力がＬｏｗレベルにな
り、ＢＯＯＴ−ＵＰ容量５３の図面上側をＶCCに充電
し、下側を０Ｖに放電する。
ンピング容量５１の図面右側をＶCCに充電するために
は、トランジスタ６１のゲートにはＶCC＋ＶT 以上の電
圧を印加しなければならない。このため回路がトランジ
スタ６２と、ＢＯＯＴ−ＵＰ容量５３とで構成される。
クロック信号φC がＬｏｗレベルのとき、トランジスタ
６２のゲートがＨｉｇｈレベルになり、トランジスタ６
２がオンする。同時に、クロック信号φB がＬｏｗレベ
ルのとき、インバータ５５の出力がＬｏｗレベルにな
り、ＢＯＯＴ−ＵＰ容量５３の図面上側をＶCCに充電
し、下側を０Ｖに放電する。
【００４３】クロック信号φB ，φC がＨｉｇｈレベル
になると、インバータ５５の出力がＨｉｇｈレベルにな
り、この出力電圧ＶCCに先にＢＯＯＴ−ＵＰ容量５３に
充電されていた電圧ＶCCが加算され、ＢＯＯＴ−ＵＰ容
量５３の図面上側の電圧は波高値で２ＶCCになる。この
昇圧された電圧は、トランジスタ６１のゲートに供給さ
れるので、ポンピング容量５１の図面左側はトランジス
タ６１で電圧降下することなくＶCCに充電される。
になると、インバータ５５の出力がＨｉｇｈレベルにな
り、この出力電圧ＶCCに先にＢＯＯＴ−ＵＰ容量５３に
充電されていた電圧ＶCCが加算され、ＢＯＯＴ−ＵＰ容
量５３の図面上側の電圧は波高値で２ＶCCになる。この
昇圧された電圧は、トランジスタ６１のゲートに供給さ
れるので、ポンピング容量５１の図面左側はトランジス
タ６１で電圧降下することなくＶCCに充電される。
【００４４】同様にして、トランジスタ６３をオンして
昇圧電圧ＶBOOTを昇圧電圧ラインに出力するためには、
トランジスタ６３のゲートにはＶBOOT＋ＶT 以上の電圧
を印加しなければならない。このための回路が、トラン
ジスタ６４と、ＢＯＯＴ−ＵＰ容量５６とで構成され
る。クロック信号φB がＨｉｇｈレベルのとき、トラン
ジスタ６４のゲートがＨｉｇｈレベルになり、トランジ
スタ６４がオンする。同時に、クロック信号φC がＨｉ
ｇｈレベルのとき、レベルシフタ５７の出力がＬｏｗレ
ベルになり、ＢＯＯＴ−ＵＰ容量５６の図面上側をＶ
BOOTに充電し、下側を０Ｖに放電する。
昇圧電圧ＶBOOTを昇圧電圧ラインに出力するためには、
トランジスタ６３のゲートにはＶBOOT＋ＶT 以上の電圧
を印加しなければならない。このための回路が、トラン
ジスタ６４と、ＢＯＯＴ−ＵＰ容量５６とで構成され
る。クロック信号φB がＨｉｇｈレベルのとき、トラン
ジスタ６４のゲートがＨｉｇｈレベルになり、トランジ
スタ６４がオンする。同時に、クロック信号φC がＨｉ
ｇｈレベルのとき、レベルシフタ５７の出力がＬｏｗレ
ベルになり、ＢＯＯＴ−ＵＰ容量５６の図面上側をＶ
BOOTに充電し、下側を０Ｖに放電する。
【００４５】クロック信号φB ，φC がＬｏｗレベルに
なると、レベルシフタ５７の出力がＨｉｇｈレベルにな
り、この出力電圧ＶBOOTに先にＢＯＯＴ−ＵＰ容量５６
に充電されていた電圧ＶBOOTが加算され、ＢＯＯＴ−Ｕ
Ｐ容量５６の図面上側の電圧は波高値で２ＶBOOTにな
る。この昇圧された電圧は、トランジスタ６３のゲート
に供給されるので、ポンピング容量５１の図面左側の電
圧はトランジスタ６３で電圧降下することなく昇圧電圧
ライン２４に出力される。
なると、レベルシフタ５７の出力がＨｉｇｈレベルにな
り、この出力電圧ＶBOOTに先にＢＯＯＴ−ＵＰ容量５６
に充電されていた電圧ＶBOOTが加算され、ＢＯＯＴ−Ｕ
Ｐ容量５６の図面上側の電圧は波高値で２ＶBOOTにな
る。この昇圧された電圧は、トランジスタ６３のゲート
に供給されるので、ポンピング容量５１の図面左側の電
圧はトランジスタ６３で電圧降下することなく昇圧電圧
ライン２４に出力される。
【００４６】次に、図３に示したポンピング能力の小さ
いチャージポンプ回路について説明する。このチャージ
ポンプ回路は、スイッチ部７０と、チャージポンプ部８
０とから構成されている。
いチャージポンプ回路について説明する。このチャージ
ポンプ回路は、スイッチ部７０と、チャージポンプ部８
０とから構成されている。
【００４７】スイッチ部７０は、インバータ７２と、Ｐ
チャンネルＭＯＳトランジスタ７６とを備えている。Ｖ
ＢＵＰ信号がＨｉｇｈのとき、トランジスタ７６がオン
し、クロック信号がチャージポンプ部８０に供給され
る。
チャンネルＭＯＳトランジスタ７６とを備えている。Ｖ
ＢＵＰ信号がＨｉｇｈのとき、トランジスタ７６がオン
し、クロック信号がチャージポンプ部８０に供給され
る。
【００４８】チャージポンプ部８０の構成は、図２に示
したチャージポンプ部５０と基本的には同じであるが、
ＢＯＯＴ−ＵＰ容量を分割している点が異なる。分割さ
れたＢＯＯＴ−ＵＰ容量を、図では、８１，８２，８
３，８４，８５，８６で示している。このようにゲート
容量が分割されているため負荷が分散される結果、バー
ンインテスト時の高電圧にも耐えることができる。この
ように、ＢＯＯＴ−ＵＰ容量を分割することにより、ポ
ンピング能力を小さくすることができる。
したチャージポンプ部５０と基本的には同じであるが、
ＢＯＯＴ−ＵＰ容量を分割している点が異なる。分割さ
れたＢＯＯＴ−ＵＰ容量を、図では、８１，８２，８
３，８４，８５，８６で示している。このようにゲート
容量が分割されているため負荷が分散される結果、バー
ンインテスト時の高電圧にも耐えることができる。この
ように、ＢＯＯＴ−ＵＰ容量を分割することにより、ポ
ンピング能力を小さくすることができる。
【００４９】図１のメモリチップの通常動作のときに
は、チャージポンプ回路が分散配置されているので、昇
圧電源２４ラインに沿って、所要の昇圧電圧ＶBOOTが得
られ、メモリセルの読み出しにおいて誤動作するおそれ
はない。
は、チャージポンプ回路が分散配置されているので、昇
圧電源２４ラインに沿って、所要の昇圧電圧ＶBOOTが得
られ、メモリセルの読み出しにおいて誤動作するおそれ
はない。
【００５０】図１のメモリチップがバーンインテストさ
れるときには、ＢＩＭＤ信号がＨｉｇｈになる。ＢＩＭ
Ｄ信号が供給されるポンピング能力の大きいチャージポ
ンプ回路２，３，５，６，７，８は、図２で説明したよ
うにチャージポンプ部５０へのクロック信号の供給が停
止されるので不作動となり、バーンインテスト時にはポ
ンピング能力の小さいチャージポンプ回路１および４の
２台のみ作動する。その結果、バーンインテスト時の昇
圧電圧は低くなるので、トランジスタが破壊されるおそ
れはない。
れるときには、ＢＩＭＤ信号がＨｉｇｈになる。ＢＩＭ
Ｄ信号が供給されるポンピング能力の大きいチャージポ
ンプ回路２，３，５，６，７，８は、図２で説明したよ
うにチャージポンプ部５０へのクロック信号の供給が停
止されるので不作動となり、バーンインテスト時にはポ
ンピング能力の小さいチャージポンプ回路１および４の
２台のみ作動する。その結果、バーンインテスト時の昇
圧電圧は低くなるので、トランジスタが破壊されるおそ
れはない。
【００５１】また、バーンインテスト時には、チャージ
ポンプ回路１および４の２台しか作動しないので、電流
が削減できるという利点もある。
ポンプ回路１および４の２台しか作動しないので、電流
が削減できるという利点もある。
【００５２】また、バーンインテスト時には、外部電源
電圧ＶCCが高電圧であるので、１クロック信号あたりの
昇圧電圧が大きくなり、２台のチャージポンプ回路１，
４だけでも十分な昇圧電圧を昇圧電源ライン２４に供給
できる。
電圧ＶCCが高電圧であるので、１クロック信号あたりの
昇圧電圧が大きくなり、２台のチャージポンプ回路１，
４だけでも十分な昇圧電圧を昇圧電源ライン２４に供給
できる。
【００５３】また、従来、複数のチャージポンプ回路を
一箇所にまとめて構成し、電源電圧または昇圧電圧の上
昇とともに、動作するチャージポンプ回路の数を減らす
ことは知られている。しかし、これをチップ面積の大き
い半導体装置の各部に供給するようにしても、昇圧電源
ラインでの電圧降下により、ワード線の電圧を一様にす
ることができず、読み出し時に誤判定する可能性が高
い。これに対して、本実施例のように、チャージポンプ
回路１〜８をチップ上に分散配置してワード線に供給す
るようにすることで、昇圧電源ラインでの電圧降下を低
減することができ、各ワード線に一様な昇圧電圧を供給
することができる。
一箇所にまとめて構成し、電源電圧または昇圧電圧の上
昇とともに、動作するチャージポンプ回路の数を減らす
ことは知られている。しかし、これをチップ面積の大き
い半導体装置の各部に供給するようにしても、昇圧電源
ラインでの電圧降下により、ワード線の電圧を一様にす
ることができず、読み出し時に誤判定する可能性が高
い。これに対して、本実施例のように、チャージポンプ
回路１〜８をチップ上に分散配置してワード線に供給す
るようにすることで、昇圧電源ラインでの電圧降下を低
減することができ、各ワード線に一様な昇圧電圧を供給
することができる。
【００５４】さらに、バーンインテスト時に作動を停止
させるチャージポンプ回路については、バーンインテス
トに入る前での耐圧保護を考えれば良いので、ポンピン
グ能力の高いチャージポンプ回路を作ることが可能とな
る。
させるチャージポンプ回路については、バーンインテス
トに入る前での耐圧保護を考えれば良いので、ポンピン
グ能力の高いチャージポンプ回路を作ることが可能とな
る。
【００５５】以上では、ワード線用の昇圧回路について
説明した。次に、出力回路用の昇圧回路について説明す
る。
説明した。次に、出力回路用の昇圧回路について説明す
る。
【００５６】図４は、メモリチップに内蔵される出力回
路用の昇圧回路を構成するチャージポンプ回路，判定回
路，クロック発生回路を分散配置したレイアウトを示す
図である。
路用の昇圧回路を構成するチャージポンプ回路，判定回
路，クロック発生回路を分散配置したレイアウトを示す
図である。
【００５７】各出力回路９０には、図６で説明したよう
に、ＯＵＴ信号が入力され、ＤＡＴＡＯＵＴからデータ
が出力される。そして、全出力回路９０に、直線状の昇
圧電圧ライン９２から昇圧電圧ＶBOOTQ が供給される。
直線状の昇圧電圧ライン９２には、図示のように３個の
チャージポンプ回路１，２，３が分散配置されて接続さ
れている。すなわち、図４において昇圧電圧ライン９２
の中央部にチャージポンプ回路３が配置され、昇圧電圧
ラインの左側部にチャージポンプ回路１，２が配置され
ている。チャージポンプ回路２，３には、ポンピング能
力の大きいのを用い、チャージポンプ回路１にはポンピ
ング能力の小さいものを用いる。ポンピング能力の大き
いチャージポンプ回路２，３には、ＢＩＭＤ信号が供給
される。
に、ＯＵＴ信号が入力され、ＤＡＴＡＯＵＴからデータ
が出力される。そして、全出力回路９０に、直線状の昇
圧電圧ライン９２から昇圧電圧ＶBOOTQ が供給される。
直線状の昇圧電圧ライン９２には、図示のように３個の
チャージポンプ回路１，２，３が分散配置されて接続さ
れている。すなわち、図４において昇圧電圧ライン９２
の中央部にチャージポンプ回路３が配置され、昇圧電圧
ラインの左側部にチャージポンプ回路１，２が配置され
ている。チャージポンプ回路２，３には、ポンピング能
力の大きいのを用い、チャージポンプ回路１にはポンピ
ング能力の小さいものを用いる。ポンピング能力の大き
いチャージポンプ回路２，３には、ＢＩＭＤ信号が供給
される。
【００５８】ポンピング能力の大きいチャージポンプ回
路２，３は、図２で説明したものと同じであり、またポ
ンピング能力の小さいチャージポンプ回路１は、図３で
説明したものと同じである。
路２，３は、図２で説明したものと同じであり、またポ
ンピング能力の小さいチャージポンプ回路１は、図３で
説明したものと同じである。
【００５９】また、クロック発生回路９４および判定回
路９６は、昇圧電源ライン９２のほぼ中央部に配置され
ている。
路９６は、昇圧電源ライン９２のほぼ中央部に配置され
ている。
【００６０】このようにチャージポンプ回路が分散配置
されているので、昇圧電源ライン９２に沿って、所要の
昇圧電圧ＶBOOTＱが得られ、すべての出力回路に供給で
きるので、出力回路が誤動作するおそれはない。
されているので、昇圧電源ライン９２に沿って、所要の
昇圧電圧ＶBOOTＱが得られ、すべての出力回路に供給で
きるので、出力回路が誤動作するおそれはない。
【００６１】図４のメモリチップにおいて、バーンイン
テスト時に、ＢＩＭＤ信号により、チャージポンプ回路
２，３の作動が停止し、チャージポンプ回路１のみが作
動する。バーンインテスト時には、電源電圧Ｖddが高い
ので、１台のチャージポンプ回路１でも十分であり、か
つ、このチャージポンプ回路が昇圧電圧ライン９２の端
に位置していても問題はない。
テスト時に、ＢＩＭＤ信号により、チャージポンプ回路
２，３の作動が停止し、チャージポンプ回路１のみが作
動する。バーンインテスト時には、電源電圧Ｖddが高い
ので、１台のチャージポンプ回路１でも十分であり、か
つ、このチャージポンプ回路が昇圧電圧ライン９２の端
に位置していても問題はない。
【００６２】また、通常動作で３台作動していたもの
が、バーンインテスト時には、１台のみ作動するので、
１／３の電流削減になるという利点がある。
が、バーンインテスト時には、１台のみ作動するので、
１／３の電流削減になるという利点がある。
【００６３】
【発明の効果】本発明によれば、複数台のチャージポン
プ回路のポンピング能力を変えて、分散配置するので、
昇圧電圧ラインのどの位置においても所要の昇圧電圧を
得ることが可能となり、メモリセルの読み出しにおい
て、あるいは出力回路での誤動作を生じさせるおそれは
ない。
プ回路のポンピング能力を変えて、分散配置するので、
昇圧電圧ラインのどの位置においても所要の昇圧電圧を
得ることが可能となり、メモリセルの読み出しにおい
て、あるいは出力回路での誤動作を生じさせるおそれは
ない。
【００６４】さらには、バーンインテスト時にポンピン
グ能力の大きいチャージポンプ回路の駆動を停止して不
作動とすることにより、バーンインテスト時のポンピン
グ能力が小さくなる結果、バーンインテスト時にトラン
ジスタが破壊することを防止できる。
グ能力の大きいチャージポンプ回路の駆動を停止して不
作動とすることにより、バーンインテスト時のポンピン
グ能力が小さくなる結果、バーンインテスト時にトラン
ジスタが破壊することを防止できる。
【図１】メモリチップに内蔵されるワード線用の昇圧回
路を構成するチャージポンプ回路，判定回路，クロック
発生回路を分散配置したレイアウトを示す図である。
路を構成するチャージポンプ回路，判定回路，クロック
発生回路を分散配置したレイアウトを示す図である。
【図２】ポンピング能力の大きいチャージポンプ回路の
一例を示す図である。
一例を示す図である。
【図３】ポンピング能力の小さいチャージポンプ回路の
一例を示す図である。
一例を示す図である。
【図４】メモリチップに内蔵される出力回路用の昇圧回
路を構成するチャージポンプ回路，判定回路，クロック
発生回路を分散配置したレイアウトを示す図である。
路を構成するチャージポンプ回路，判定回路，クロック
発生回路を分散配置したレイアウトを示す図である。
【図５】メモリセルの部分を示す回路図である。
【図６】出力回路の部分を示す回路図である。
１〜８ チャージポンプ回路
２２ａ，２２ｂ ワード線
２４，９２ 昇圧電圧ライン
２６ クロック発生回路
２８ 判定回路
３０ クロック信号ライン
３２ ＶＢＵＰ信号ライン
４０，７０ スイッチ部
５０，８０ チャージポンプ部
５１ ポンピング容量
５３，５６，８１〜８６ ゲート容量
９０ 出力回路
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 29/00
G11C 11/401 - 11/4099
Claims (16)
- 【請求項１】複数台のチャージポンプ回路を有する昇圧
回路を内蔵した半導体記憶装置において、 前記複数台のチャージポンプ回路を、そのポンピング能
力を異ならせて、分散配置し、前記複数台のチャージポ
ンプ回路の出力端子を共通に接続し、 前記半導体記憶装置のバーンインテスト時に、前記複数
台のチャージポンプ回路の一部のチャージポンプ回路の
作動を、バーンインモード信号により停止させることを
特徴とする半導体記憶装置。 - 【請求項２】前記作動を停止させるチャージポンプ回路
は、ポンピング能力の大きいチャージポンプ回路である
ことを特徴とする請求項１に記載の半導体記憶装置。 - 【請求項３】前記複数台のチャージポンプ回路は、昇圧
電圧ラインの少なくとも、両端部および中央部に分散配
置されることを特徴とする請求項１または２に記載の半
導体記憶装置。 - 【請求項４】前記ポンピング能力を異ならせることは、
前記チャージポンプ回路のブートアップ容量を分割する
ことにより行うことを特徴とする請求項１〜３のいずれ
かに記載の半導体記憶装置。 - 【請求項５】前記バーンインモード信号は、外部電源電
圧またはそれを抵抗分圧した電圧と、基準電圧とを比較
することにより生成することを特徴とする請求項１〜４
のいずれかに記載の半導体記憶装置。 - 【請求項６】前記バーンインモード信号は、外部入力信
号のＨｉｇｈ／Ｌｏｗの組合せで設定することを特徴と
する請求項１〜４のいずれかに記載の半導体記憶装置。 - 【請求項７】前記複数台のチャージポンプ回路は、メモ
リセルのワード線用のチャージポンプ回路であることを
特徴とする請求項１〜６のいずれかに記載の半導体記憶
装置。 - 【請求項８】前記複数台のチャージポンプ回路は、デー
タ出力回路用のチャージポンプ回路をさらに含むことを
特徴とする請求項７に記載の半導体記憶装置。 - 【請求項９】複数台のチャージポンプ回路を有する昇圧
回路を内蔵した半導体記憶装置の駆動方法において、 前記複数台のチャージポンプ回路を、そのポンピング能
力を異ならせて、分散配置し、 前記半導体記憶装置のバーンインテスト時に、前記複数
台のチャージポンプ回路の一部のチャージポンプ回路の
作動を、バーンインモード信号により停止させ、通常モ
ード時よりも高い昇圧電圧を出力することを特徴とする
半導体記憶装置の駆動方法。 - 【請求項１０】前記作動を停止させるチャージポンプ回
路は、ポンピング能力の大きいチャージポンプ回路であ
ることを特徴とする請求項９に記載の半導体記憶装置の
駆動方法。 - 【請求項１１】前記複数台のチャージポンプ回路は、昇
圧電圧ラインの少なくとも、両端部および中央部に分散
配置することを特徴とする請求項９または１０に記載の
半導体記憶装置の駆動方法。 - 【請求項１２】前記ポンピング能力を異ならせること
は、前記チャージポンプ回路のブートアップ容量を分割
することにより行うことを特徴とする請求項９〜１１の
いずれかに記載の半導体記憶装置の駆動方法。 - 【請求項１３】前記バーンインモード信号は、外部電源
電圧またはそれを抵抗分圧した電圧と、基準電圧とを比
較することにより生成することを特徴とする請求項９〜
１２のいずれかに記載の半導体記憶装置の駆動方法。 - 【請求項１４】前記バーンインモード信号は、外部入力
信号のＨｉｇｈ／Ｌｏｗの組合せで設定することを特徴
とする請求項９〜１２のいずれかに記載の半導体記憶装
置の駆動方法。 - 【請求項１５】前記複数台のチャージポンプ回路は、メ
モリセルのワード線用のチャージポンプ回路であること
を特徴とする請求項９〜１４のいずれかに記載の半導体
記憶装置の駆動方法。 - 【請求項１６】前記複数台のチャージポンプ回路は、デ
ータ出力回路用のチャージポンプ回路をさらに含むこと
を特徴とする請求項１５に記載の半導体記憶装置の駆動
方法。
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