JPH04114393A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH04114393A JPH04114393A JP2234675A JP23467590A JPH04114393A JP H04114393 A JPH04114393 A JP H04114393A JP 2234675 A JP2234675 A JP 2234675A JP 23467590 A JP23467590 A JP 23467590A JP H04114393 A JPH04114393 A JP H04114393A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 239000000758 substrate Substances 0.000 claims description 11
- 230000006870 function Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 238000001514 detection method Methods 0.000 description 4
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
乙の発明は、ＭＯ８型電界効果）・ランジスタを用いた
半導体集積回路に関するものである。
半導体集積回路に関するものである。
ダイナミックＭＯ５ＲＡＭ集積回路には、種々の特殊機
能が考えられ、それらの回路が集積回路に盛込まれてい
る。その特殊機能の１個にオルトリフレフ９ュ機能があ
る。第３図はオー１−リフレッシ５機能の概要を示すダ
イミング図である。
能が考えられ、それらの回路が集積回路に盛込まれてい
る。その特殊機能の１個にオルトリフレフ９ュ機能があ
る。第３図はオー１−リフレッシ５機能の概要を示すダ
イミング図である。
オートリフレッシュ機能は６４にビットＤＲＡＭ時代に
提案され、一部の製品に実用化された。
提案され、一部の製品に実用化された。
オートリフレッシュ機能は、集積回路内にタイマ回路を
持たせ、ｒｎｔ、ＲＡＳ信号を自動的に、外部クロック
とは無関係に発生させ、リフレッシュを行うものである
。
持たせ、ｒｎｔ、ＲＡＳ信号を自動的に、外部クロック
とは無関係に発生させ、リフレッシュを行うものである
。
次に、第３図を参照してオートリフレッシュ動作を説明
する。
する。
まず、Ｅｘｔ、■τ丁（Ｅｘｔｅｒｎａｌ Ｒｏｗ Ａ
ｄｄｒｅｓｓＳｔｒｏｂｅ）信号により、Ｔ ｎ ｔ
、 ＲＡ Ｓ （ＩｎｔｅｒｎａｌＲｏｗ Ａｄｄｒｅ
ｓｓ ５ｔｒｏｂｅ）信号が発生する。コれはすべての
メモリ集積回路が有する機能であり、Ｉｎｔ、ＲＡＳ信
号により、リフレッシュ動作、通常のＲｅａｄ／ Ｗｒ
ｉｔｅ ９作が行われろ。Ｉｎｔ、ＲＡＳ信号が発生ず
ると、自動的にタイマ回路が動き始める。タイマ時間は
約１６μｓｅｃに設定されている。これは通常のメモリ
の場合、リフレッシュ時間／リフレッシュサイクルがほ
ぼ１６μｓｅＣになるためである。例えば、ＩＭＤＲＡ
Ｍのリフレッシュ時間は８ｍ５ｅｃである。リフレッシ
ュサイクルは５１２回である。したがって、１５゜６μ
ｓｅｃとなり約１６ ｐ ｓ ｅ ｃとなる。もし、１
６μｓｅｅ以内に次の外部Ｅｘｔ、■Ｔ丁信号により動
作リクエストがなかったときには、タイマ回路により発
生されるリクエスト信号により、Ｉｎｔ、ＲＡＳが約１
６μｓｅｃに１回の割合で自動的に発生し、チップ内の
アドレスカウンタの出力に応じたアトし・スをリフレッ
シュする。
ｄｄｒｅｓｓＳｔｒｏｂｅ）信号により、Ｔ ｎ ｔ
、 ＲＡ Ｓ （ＩｎｔｅｒｎａｌＲｏｗ Ａｄｄｒｅ
ｓｓ ５ｔｒｏｂｅ）信号が発生する。コれはすべての
メモリ集積回路が有する機能であり、Ｉｎｔ、ＲＡＳ信
号により、リフレッシュ動作、通常のＲｅａｄ／ Ｗｒ
ｉｔｅ ９作が行われろ。Ｉｎｔ、ＲＡＳ信号が発生ず
ると、自動的にタイマ回路が動き始める。タイマ時間は
約１６μｓｅｃに設定されている。これは通常のメモリ
の場合、リフレッシュ時間／リフレッシュサイクルがほ
ぼ１６μｓｅＣになるためである。例えば、ＩＭＤＲＡ
Ｍのリフレッシュ時間は８ｍ５ｅｃである。リフレッシ
ュサイクルは５１２回である。したがって、１５゜６μ
ｓｅｃとなり約１６ ｐ ｓ ｅ ｃとなる。もし、１
６μｓｅｅ以内に次の外部Ｅｘｔ、■Ｔ丁信号により動
作リクエストがなかったときには、タイマ回路により発
生されるリクエスト信号により、Ｉｎｔ、ＲＡＳが約１
６μｓｅｃに１回の割合で自動的に発生し、チップ内の
アドレスカウンタの出力に応じたアトし・スをリフレッ
シュする。
外部からのＥ ｘ ｔ 、 ■τ丁倍信号より動作リク
エストが生じた場合には、タイマ回路はリセットされ、
イニシャル状態からタイマ回路が動き始める。これらの
動作を行うとき、従来の回路例ではＶｌ簿（基板電圧）
は通常と同様のＶｍ■レベル（−殻内には−２〜−３Ｖ
）で発生されている。
エストが生じた場合には、タイマ回路はリセットされ、
イニシャル状態からタイマ回路が動き始める。これらの
動作を行うとき、従来の回路例ではＶｌ簿（基板電圧）
は通常と同様のＶｍ■レベル（−殻内には−２〜−３Ｖ
）で発生されている。
最新の情報処理装置は、バッテリバックアップ機能を備
えたハンディタイプが大きな市場を占めるようになって
きており、メモリデバイスに対する低消費電力化の要求
は益々増大してきている。
えたハンディタイプが大きな市場を占めるようになって
きており、メモリデバイスに対する低消費電力化の要求
は益々増大してきている。
特に、ＤＲＡＭではリフレッシュ動作を必要とするため
、スタンドバイ時でのりフレツンユ電流が低消費電力化
を進めろ上で大きな障害になっていた。
、スタンドバイ時でのりフレツンユ電流が低消費電力化
を進めろ上で大きな障害になっていた。
この発明は、上記のような従来の問題点を解決するため
になされたもので、オー１−リフレッシュ時の消費電力
を低減でき、バッテリバックアップに適した半導体集積
回路を得ることを目的とする。
になされたもので、オー１−リフレッシュ時の消費電力
を低減でき、バッテリバックアップに適した半導体集積
回路を得ることを目的とする。
この発明に係る半導体集積回路は、オートリフレッシュ
動作時に基板電圧発生回路を停止させ、基板電圧をＯＶ
にクランプする制御手段を設けたものである。
動作時に基板電圧発生回路を停止させ、基板電圧をＯＶ
にクランプする制御手段を設けたものである。
この発明においては、オートリフレッシュ動作時に、制
御手段により基板電圧発生回路が停止されるとともに、
基板電圧が０■にクランプされろ。
御手段により基板電圧発生回路が停止されるとともに、
基板電圧が０■にクランプされろ。
半導体メモリの場合、スタンバイ時に消費される電力を
分析すると、Ｖ＋ｕ＋発生回路の動作によるもの、１／
２Ｖｃｃレベル発生回路によるもの、リフレッシュ時に
消費する電流に大別できる。
分析すると、Ｖ＋ｕ＋発生回路の動作によるもの、１／
２Ｖｃｃレベル発生回路によるもの、リフレッシュ時に
消費する電流に大別できる。
ｖ ｓｍ発生回路の消費電流低減の対策としては、Ｖｗ
ｓｍ発生を止めることが最も効果が大きいが、Ｖ−腸発
生回路の持つ重要な効果も見逃すことはできない。すな
わち、アンダシュートに対するリフレッシュ時間の保護
である。しかしながら、両者が両立する場合には、Ｖ＋
ｕ＋発生回路を止めることができる。この条件を満たす
のがオーｌ−リフレッシュ動作時である。すなわち、オ
ートリフレッシュ動作時には、外部からの動作リクエス
トがないため、システムからメモリデバイスへのアンダ
シュートは発生せず、リフレッシュ時間が保護される。
ｓｍ発生を止めることが最も効果が大きいが、Ｖ−腸発
生回路の持つ重要な効果も見逃すことはできない。すな
わち、アンダシュートに対するリフレッシュ時間の保護
である。しかしながら、両者が両立する場合には、Ｖ＋
ｕ＋発生回路を止めることができる。この条件を満たす
のがオーｌ−リフレッシュ動作時である。すなわち、オ
ートリフレッシュ動作時には、外部からの動作リクエス
トがないため、システムからメモリデバイスへのアンダ
シュートは発生せず、リフレッシュ時間が保護される。
一方、１／２Ｖｃｃレベル発生回路の消費電力の低減に
は、センスアンプ動作感度や１／２Ｖｃｃレベルを使う
ことが低消費電力化に大きく役立っており、改良は憚し
い。
は、センスアンプ動作感度や１／２Ｖｃｃレベルを使う
ことが低消費電力化に大きく役立っており、改良は憚し
い。
また、リフレッシュ動作時に消費する電流は、リフレッ
シュ時間を長くする工夫をし、タイマのリフレッシュリ
クエスｌ−周期を長くすれば小さくできる。そこで、Ｖ
ｍｍレベルをＯＶにする乙とが考えられる。Ｖｖｓレベ
ルをＯｖににすればジャンクションの空乏層幅が広がら
ず、ｇｅｎｅｒａｔｉｏｎ−ｒｅｅｏｎｂ １ｎａｔ
ｉｏｎ電流を減らすことができ、リフレッシュ時間を長
くできる。幸いなことに、ＩＭ／Ｍ４ＤＲＡＭで採用さ
れ始めたスタック型メモリセルは、セル内のジャンクシ
ョン面積を小さくできろため、リフレッシュ時間を長く
することが可能になってきた。
シュ時間を長くする工夫をし、タイマのリフレッシュリ
クエスｌ−周期を長くすれば小さくできる。そこで、Ｖ
ｍｍレベルをＯＶにする乙とが考えられる。Ｖｖｓレベ
ルをＯｖににすればジャンクションの空乏層幅が広がら
ず、ｇｅｎｅｒａｔｉｏｎ−ｒｅｅｏｎｂ １ｎａｔ
ｉｏｎ電流を減らすことができ、リフレッシュ時間を長
くできる。幸いなことに、ＩＭ／Ｍ４ＤＲＡＭで採用さ
れ始めたスタック型メモリセルは、セル内のジャンクシ
ョン面積を小さくできろため、リフレッシュ時間を長く
することが可能になってきた。
以上のことから、この発明ではオートリフレッシュ動作
時にＶｍｓ発生回路の動作を止め、単にＶｌレベルをＯ
Ｖにすることにより、低消費電力のＤＲＡＭｔｅ得るこ
ととした。
時にＶｍｓ発生回路の動作を止め、単にＶｌレベルをＯ
Ｖにすることにより、低消費電力のＤＲＡＭｔｅ得るこ
ととした。
第１図はこの発明の半導体集積回路の一実施例を示すブ
ロック図である。この図において、１はＥＸｔ、′ＴＴ
Ｔ入力端子、２はＩｎｔ、ＲＡＳ発生回路、３はタイマ
回路、４はパルス幅検出回路、５はリセ−７１・信号発
生回路、６はスイッチ回路、７は基板電圧発生回路を構
成するリング発振器、８はクランプ回路、９はＶｍｓ出
力端子であり、パルス幅検出回路４．リセット信号発生
回路５．スイッチ回路６．クランプ回路８により制御手
段が構成されている。また、第２図はこの発明における
オー１−リフレッシュ動作を示すタイミング図である。
ロック図である。この図において、１はＥＸｔ、′ＴＴ
Ｔ入力端子、２はＩｎｔ、ＲＡＳ発生回路、３はタイマ
回路、４はパルス幅検出回路、５はリセ−７１・信号発
生回路、６はスイッチ回路、７は基板電圧発生回路を構
成するリング発振器、８はクランプ回路、９はＶｍｓ出
力端子であり、パルス幅検出回路４．リセット信号発生
回路５．スイッチ回路６．クランプ回路８により制御手
段が構成されている。また、第２図はこの発明における
オー１−リフレッシュ動作を示すタイミング図である。
次に、第１図および第２図を参照して動作を説明する。
まず、タイマ回路３の時定数を１２８μｓｅｃとしてお
く。そして、Ｅｘｔ、■Ｔ丁倍信号立ち下がりに伴い、
Ｉｎｔ、ＲＡＳ信号が出力されると、タイマ回路３はこ
れを受けてリフレッシュリクエスト信号を出力する。こ
れにより、Ｉｎｔ。
く。そして、Ｅｘｔ、■Ｔ丁倍信号立ち下がりに伴い、
Ｉｎｔ、ＲＡＳ信号が出力されると、タイマ回路３はこ
れを受けてリフレッシュリクエスト信号を出力する。こ
れにより、Ｉｎｔ。
ＲＡＳ発生回路２が以後連続動作状態（オートリフレッ
シュ動作）となるほか、スイッチ回路６が切り替えられ
てリング発振器７がオープン状態となる。また、クラン
プ回路８がアクティブ状態とされ、ＶＪ１ｍ出力端子９
の出力レベルはＯレベルとされる。これらの一連の動作
によってＶｓ＋＋発生動作は中止され、また、■ルベル
がＯｖとされる。
シュ動作）となるほか、スイッチ回路６が切り替えられ
てリング発振器７がオープン状態となる。また、クラン
プ回路８がアクティブ状態とされ、ＶＪ１ｍ出力端子９
の出力レベルはＯレベルとされる。これらの一連の動作
によってＶｓ＋＋発生動作は中止され、また、■ルベル
がＯｖとされる。
すなわち、低消費電力動作が可能な状態が実現したこと
になる。
になる。
一方、この状態から通常動作への移行は、Ｅｘｔ、’Ｔ
ＴＥ−信号の２０μｓｅｃ未満の立ち下がりパルスが、
パルス幅検出回路４でリセットリクエスト 、ソト信号発生回路５からリセット信号が出力され、タ
イマ回路３がリセットされるほか、スイ・ソチ回路６が
切り替えられてＶｍｍ発生動作が開始される。
ＴＥ−信号の２０μｓｅｃ未満の立ち下がりパルスが、
パルス幅検出回路４でリセットリクエスト 、ソト信号発生回路５からリセット信号が出力され、タ
イマ回路３がリセットされるほか、スイ・ソチ回路６が
切り替えられてＶｍｍ発生動作が開始される。
これによりＶｔｌレベルは０■から通常の一２■となる
。ただし、リセットリクエスト ら通常動作までは２００〜３００μｓｅｃのりエイト時
間（■■レベルが一２■になるまでの時間）が必要であ
る。
。ただし、リセットリクエスト ら通常動作までは２００〜３００μｓｅｃのりエイト時
間（■■レベルが一２■になるまでの時間）が必要であ
る。
なお、Ｅｘｔ，ｒＴ丁倍信号２０７ｚｓｅｃ以下（７）
ｔｌでも、１００μｓｅｃ程度のパルス’ＩＧのＩｎｔ
，ＲＡＳ信号を自動的に発生させるためのｇａｔｅｄ−
ＲＡＳ機能がＩｎｔ，ＲＡＳ発生回路２には必要である
。これは狭いＩｎｔ，ＲＡＳ信号の場合、メモリのリフ
レッシュ機能が正常に動作せず、記憶データが破壊され
る危険性があるからである。
ｔｌでも、１００μｓｅｃ程度のパルス’ＩＧのＩｎｔ
，ＲＡＳ信号を自動的に発生させるためのｇａｔｅｄ−
ＲＡＳ機能がＩｎｔ，ＲＡＳ発生回路２には必要である
。これは狭いＩｎｔ，ＲＡＳ信号の場合、メモリのリフ
レッシュ機能が正常に動作せず、記憶データが破壊され
る危険性があるからである。
なお、上記実施例ではタイマ回路３の周期を１２８μｓ
ｅｃとしたが、リフレッシュ時間が許されるのであれば
、５１２μｓｅｃ，１ｍｓｅｃとしても問題ないことは
もちろんのことである。
ｅｃとしたが、リフレッシュ時間が許されるのであれば
、５１２μｓｅｃ，１ｍｓｅｃとしても問題ないことは
もちろんのことである。
また、リセットリクエスト信号としてのＥｘｔ。
ｍ信号のパルス幅も２０μｓｅｃ未満としたが、任意で
良いことは言うまでもない。
良いことは言うまでもない。
以上説明したように、この発明は、オートリフレッシュ
動作時に基板電圧発生回路を停止させ、基板電圧をＯＶ
にクランプする制御手段を設けたので、オートリフレッ
シュ時の消費電力を低減でき、バッテリバックアップシ
ステムに適した半導体集積回路を実現できるという効果
がある。
動作時に基板電圧発生回路を停止させ、基板電圧をＯＶ
にクランプする制御手段を設けたので、オートリフレッ
シュ時の消費電力を低減でき、バッテリバックアップシ
ステムに適した半導体集積回路を実現できるという効果
がある。
第１図はこの発明の半導体ａ積回路の一実施例を示すブ
ロック図、第２図はこの発明における第１・リフレッシ
ュの動作を示すタイミング図、第３図は従来のオートリ
フレッシュ動作を示すタイミング図である。 図において、１はＥ ｘ ｔ 、 ＴＴＴ入カ入子端子
はＩ ｎ ｔ 、 Ｒ Ａ Ｓ発生回路、３はタイマ回
路、４はパルス幅検出回路、５はリセット信号発生回路
、６はスイッチ回路、７はリング発振器、８はクランプ
回路、９はＶＷ■出力端子である。 代理人 大 岩 増 雄 （外２名）第 図 ■ｅカ ２■ 第 図 第 図
ロック図、第２図はこの発明における第１・リフレッシ
ュの動作を示すタイミング図、第３図は従来のオートリ
フレッシュ動作を示すタイミング図である。 図において、１はＥ ｘ ｔ 、 ＴＴＴ入カ入子端子
はＩ ｎ ｔ 、 Ｒ Ａ Ｓ発生回路、３はタイマ回
路、４はパルス幅検出回路、５はリセット信号発生回路
、６はスイッチ回路、７はリング発振器、８はクランプ
回路、９はＶＷ■出力端子である。 代理人 大 岩 増 雄 （外２名）第 図 ■ｅカ ２■ 第 図 第 図
Claims (1)
- 基板電圧発生回路と、内部ＲＡＳ発生回路と、タイマ回
路を有し、前記内部ＲＡＳ発生回路で外部クロックと無
関係にＲＡＳ信号を発生させてオートリフレッシュ動作
を行う半導体集積回路において、前記オートリフレッシ
ュ動作時に前記基板電圧発生回路を停止させ、基板電圧
を０Ｖにクランプする制御手段を設けたことを特徴とす
る半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2234675A JPH04114393A (ja) | 1990-09-04 | 1990-09-04 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2234675A JPH04114393A (ja) | 1990-09-04 | 1990-09-04 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04114393A true JPH04114393A (ja) | 1992-04-15 |
Family
ID=16974707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2234675A Pending JPH04114393A (ja) | 1990-09-04 | 1990-09-04 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04114393A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5592423A (en) * | 1994-10-04 | 1997-01-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit enabling external monitor and control of voltage generated in internal power supply circuit |
| US5694365A (en) * | 1996-02-15 | 1997-12-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device capable of setting the magnitude of substrate voltage in accordance with the mode |
| JP2008146784A (ja) * | 2006-12-13 | 2008-06-26 | Elpida Memory Inc | 半導体記憶装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63138594A (ja) * | 1986-11-28 | 1988-06-10 | Nec Corp | ダイナミツクメモリ |
| JPH01213892A (ja) * | 1988-02-23 | 1989-08-28 | Mitsubishi Electric Corp | ダイナミック型半導体記憶装置 |
| JPH0214560A (ja) * | 1988-06-30 | 1990-01-18 | Mitsubishi Electric Corp | ダイナミック型半導体記憶装置 |
| JPH02186672A (ja) * | 1989-01-12 | 1990-07-20 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置の基板バイアス発生回路 |
-
1990
- 1990-09-04 JP JP2234675A patent/JPH04114393A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63138594A (ja) * | 1986-11-28 | 1988-06-10 | Nec Corp | ダイナミツクメモリ |
| JPH01213892A (ja) * | 1988-02-23 | 1989-08-28 | Mitsubishi Electric Corp | ダイナミック型半導体記憶装置 |
| JPH0214560A (ja) * | 1988-06-30 | 1990-01-18 | Mitsubishi Electric Corp | ダイナミック型半導体記憶装置 |
| JPH02186672A (ja) * | 1989-01-12 | 1990-07-20 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置の基板バイアス発生回路 |
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| US5592423A (en) * | 1994-10-04 | 1997-01-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit enabling external monitor and control of voltage generated in internal power supply circuit |
| US5694365A (en) * | 1996-02-15 | 1997-12-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device capable of setting the magnitude of substrate voltage in accordance with the mode |
| JP2008146784A (ja) * | 2006-12-13 | 2008-06-26 | Elpida Memory Inc | 半導体記憶装置 |
| US7692992B2 (en) | 2006-12-13 | 2010-04-06 | Elpida Memory, Inc. | Semiconductor storage device in which inactive word line potential is set |
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