JPH07130167A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH07130167A JPH07130167A JP5272268A JP27226893A JPH07130167A JP H07130167 A JPH07130167 A JP H07130167A JP 5272268 A JP5272268 A JP 5272268A JP 27226893 A JP27226893 A JP 27226893A JP H07130167 A JPH07130167 A JP H07130167A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- self
- refresh
- delay amount
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Dram (AREA)
Abstract
(57)【要約】
【目的】 より低電源電圧で動作するセルフリフレッシ
ュ機能を実現する。 【構成】 通常動作時には、ワード線駆動回路４とセン
スアンプ駆動信号発生回路８の間に挿入した遅延切替え
回路１５の遅延量を遅延量Ｔ１に設定してあり、セルフ
リフレッシュ動作時に、セルフリフレッシュ検知信号Ｓ
により遅延切替え回路１５の遅延量を、遅延量Ｔ１より
大きい遅延量Ｔ２に切替えることにより、ワード線駆動
とセンスアンプ駆動のタイミング遅延量を広げる。ま
た、通常動作時には、行アドレスバッファ２とワード線
駆動回路４の間に挿入した遅延切替え回路１６の遅延量
を遅延量Ｔ３に設定してあり、セルフリフレッシュ動作
時に、セルフリフレッシュ検知信号Ｓにより遅延切替え
回路１６の遅延量を、遅延量Ｔ３より大きい遅延量Ｔ４
に切替えることにより、行アドレスのデコード動作とワ
ード線駆動のタイミング遅延量を広げる。
ュ機能を実現する。 【構成】 通常動作時には、ワード線駆動回路４とセン
スアンプ駆動信号発生回路８の間に挿入した遅延切替え
回路１５の遅延量を遅延量Ｔ１に設定してあり、セルフ
リフレッシュ動作時に、セルフリフレッシュ検知信号Ｓ
により遅延切替え回路１５の遅延量を、遅延量Ｔ１より
大きい遅延量Ｔ２に切替えることにより、ワード線駆動
とセンスアンプ駆動のタイミング遅延量を広げる。ま
た、通常動作時には、行アドレスバッファ２とワード線
駆動回路４の間に挿入した遅延切替え回路１６の遅延量
を遅延量Ｔ３に設定してあり、セルフリフレッシュ動作
時に、セルフリフレッシュ検知信号Ｓにより遅延切替え
回路１６の遅延量を、遅延量Ｔ３より大きい遅延量Ｔ４
に切替えることにより、行アドレスのデコード動作とワ
ード線駆動のタイミング遅延量を広げる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置に関
し、特に、セルフリフレッシュ機能を搭載したダイナミ
ック形半導体記憶装置に関するものである。
し、特に、セルフリフレッシュ機能を搭載したダイナミ
ック形半導体記憶装置に関するものである。
【０００２】
【従来の技術】現行のダイナミック形半導体記憶装置に
おいて、リフレッシュ用の外部入力端子を必要としない
セルフリフレッシュ機能の搭載は、一般化されてきてい
る。図４は、従来のダイナミック形半導体記憶装置のブ
ロック図を示す。図４において、１はクロック信号を活
性化するクロックジェネレータ、２は行アドレスを取り
込む行アドレスバッファ、３は列アドレスを取り込む列
アドレスバッファ、４はワード線駆動回路、５は行デコ
ーダ、６は列デコーダ、７はメモリセルアレイ、８はセ
ンスアンプ駆動信号発生回路、９はセンスアンプ群、１
０はＩ／Ｏコントローラ、１１はデータ入力バッファ、
１２はデータ出力バッファ、１３はセルフリフレッシュ
信号駆動回路、／ＲＡＳは行アドレスストローブ信号、
／ＣＡＳは列アドレスストローブ信号、／ＷＥはライト
イネーブル信号、／ＯＥは出力イネーブル信号、ＤＱは
データ入出力信号であり、図に示す様な構成となってい
る。
おいて、リフレッシュ用の外部入力端子を必要としない
セルフリフレッシュ機能の搭載は、一般化されてきてい
る。図４は、従来のダイナミック形半導体記憶装置のブ
ロック図を示す。図４において、１はクロック信号を活
性化するクロックジェネレータ、２は行アドレスを取り
込む行アドレスバッファ、３は列アドレスを取り込む列
アドレスバッファ、４はワード線駆動回路、５は行デコ
ーダ、６は列デコーダ、７はメモリセルアレイ、８はセ
ンスアンプ駆動信号発生回路、９はセンスアンプ群、１
０はＩ／Ｏコントローラ、１１はデータ入力バッファ、
１２はデータ出力バッファ、１３はセルフリフレッシュ
信号駆動回路、／ＲＡＳは行アドレスストローブ信号、
／ＣＡＳは列アドレスストローブ信号、／ＷＥはライト
イネーブル信号、／ＯＥは出力イネーブル信号、ＤＱは
データ入出力信号であり、図に示す様な構成となってい
る。
【０００３】図４を用いて従来の回路動作を説明する。
／ＲＡＳ，／ＣＡＳに同期してクロックジェネレータ１
が動作し、／ＲＡＳによって、外部アドレス信号が行ア
ドレス信号として、行アドレスバッファ２に取り込ま
れ、ワード線駆動回路４，行デコーダ５が活性化され、
メモリセルアレイ７内の特定のワード線が選択されワー
ド線上のメモリセルデータがビット線に転送される。ワ
ード線駆動回路４が活性化されると、センスアンプ駆動
信号発生回路８，センスアンプ群９が動作し、ビット線
に転送された電荷が増幅される。また、／ＣＡＳによ
り、外部アドレス信号が列アドレス信号として、列アド
レスバッファ３に取り込まれ、列デコーダ６が活性化さ
れ、特定のビット線とデータ線とを接続し、センスアン
プによって増幅されたデータがデータ線に転送される。
この時、ライト動作であれば、／ＷＥ信号に同期してク
ロックジェネレータ１が動作し、データ入力バッファ１
１が活性化されデータ入力信号（ＤＱ）の電位が、デー
タ入力バッファ１１，Ｉ／Ｏコントローラ１０，センス
アンプ群９を通してメモリセルにデータが書き込まれ
る。また、リード動作であれば、／ＯＥ信号に同期して
クロックジェネレータ１が動作し、データ出力バッファ
１２が活性化され、データ線の電位が、Ｉ／Ｏコントロ
ーラ１０，データ出力バッファ１２を通してＤＱにデー
タが読み出される。
／ＲＡＳ，／ＣＡＳに同期してクロックジェネレータ１
が動作し、／ＲＡＳによって、外部アドレス信号が行ア
ドレス信号として、行アドレスバッファ２に取り込ま
れ、ワード線駆動回路４，行デコーダ５が活性化され、
メモリセルアレイ７内の特定のワード線が選択されワー
ド線上のメモリセルデータがビット線に転送される。ワ
ード線駆動回路４が活性化されると、センスアンプ駆動
信号発生回路８，センスアンプ群９が動作し、ビット線
に転送された電荷が増幅される。また、／ＣＡＳによ
り、外部アドレス信号が列アドレス信号として、列アド
レスバッファ３に取り込まれ、列デコーダ６が活性化さ
れ、特定のビット線とデータ線とを接続し、センスアン
プによって増幅されたデータがデータ線に転送される。
この時、ライト動作であれば、／ＷＥ信号に同期してク
ロックジェネレータ１が動作し、データ入力バッファ１
１が活性化されデータ入力信号（ＤＱ）の電位が、デー
タ入力バッファ１１，Ｉ／Ｏコントローラ１０，センス
アンプ群９を通してメモリセルにデータが書き込まれ
る。また、リード動作であれば、／ＯＥ信号に同期して
クロックジェネレータ１が動作し、データ出力バッファ
１２が活性化され、データ線の電位が、Ｉ／Ｏコントロ
ーラ１０，データ出力バッファ１２を通してＤＱにデー
タが読み出される。
【０００４】セルフリフレッシュ時には、データ読み出
し、データ書き込みの動作は行っていないが、メモリセ
ルに蓄えられた電荷がセンスアンプで増幅されるまでの
動作は、通常動作時もセルフリフレッシュ時も同じタイ
ミングで行われている。
し、データ書き込みの動作は行っていないが、メモリセ
ルに蓄えられた電荷がセンスアンプで増幅されるまでの
動作は、通常動作時もセルフリフレッシュ時も同じタイ
ミングで行われている。
【０００５】
【発明が解決しようとする課題】近年、ダイナミック形
半導体記憶装置の低消費電力化が進み、システムやセッ
トのバッテリーバックアップ等においても低消費電力を
実現するため、低電源電圧で動作するセルフリフレッシ
ュ機能の要望が高まっている。しかしながら、通常電源
電圧で高速動作する、図４のような従来のダイナミック
形半導体記憶装置では、低電圧動作時において、高集積
化されたメモリセルアレイ７内の一連のデータ読み出し
動作（アドレスのデコード動作、ワード線選択動作、セ
ンス動作等）の速度がクロックジェネレータ１の動作速
度に比べ著しく低下するため、低電圧時の動作が非常に
困難になる。
半導体記憶装置の低消費電力化が進み、システムやセッ
トのバッテリーバックアップ等においても低消費電力を
実現するため、低電源電圧で動作するセルフリフレッシ
ュ機能の要望が高まっている。しかしながら、通常電源
電圧で高速動作する、図４のような従来のダイナミック
形半導体記憶装置では、低電圧動作時において、高集積
化されたメモリセルアレイ７内の一連のデータ読み出し
動作（アドレスのデコード動作、ワード線選択動作、セ
ンス動作等）の速度がクロックジェネレータ１の動作速
度に比べ著しく低下するため、低電圧時の動作が非常に
困難になる。
【０００６】この発明は、上記の問題に鑑み、より低電
源電圧で動作するセルフリフレッシュ機能を実現する半
導体記憶装置を提供することを目的とする。
源電圧で動作するセルフリフレッシュ機能を実現する半
導体記憶装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】請求項１記載の半導体記
憶装置は、外部から印加される行アドレスストローブ信
号と列アドレスストローブ信号の電圧変化のタイミング
を検出してセルフリフレッシュ要求を受け付けたときに
リフレッシュ仕様を満たす周期を持つ信号を生成し、こ
の信号から内部ＲＡＳ信号を発生するとともに、外部か
ら印加される行アドレスストローブ信号によってセルフ
リフレッシュモードのリセットを行うときにリフレッシ
ュ仕様を満たす周期を持つ信号のタイミングでリセット
するための制御信号を発生するセルフリフレッシュ信号
駆動回路と、内部ＲＡＳ信号と制御信号に基づいてセル
フリフレッシュ検知信号を発生するセルフリフレッシュ
検知信号発生回路とを設けるとともに、ワード線駆動回
路とセンスアンプ駆動信号発生回路の間に、第１の遅延
量とこの第１の遅延量より大きい第２の遅延量とを選択
的に切替え可能な遅延切替え回路を挿入し、遅延切替え
回路はセルフリフレッシュ検知信号によって第１の遅延
量から第２の遅延量に切替えるようにしたことを特徴と
する。
憶装置は、外部から印加される行アドレスストローブ信
号と列アドレスストローブ信号の電圧変化のタイミング
を検出してセルフリフレッシュ要求を受け付けたときに
リフレッシュ仕様を満たす周期を持つ信号を生成し、こ
の信号から内部ＲＡＳ信号を発生するとともに、外部か
ら印加される行アドレスストローブ信号によってセルフ
リフレッシュモードのリセットを行うときにリフレッシ
ュ仕様を満たす周期を持つ信号のタイミングでリセット
するための制御信号を発生するセルフリフレッシュ信号
駆動回路と、内部ＲＡＳ信号と制御信号に基づいてセル
フリフレッシュ検知信号を発生するセルフリフレッシュ
検知信号発生回路とを設けるとともに、ワード線駆動回
路とセンスアンプ駆動信号発生回路の間に、第１の遅延
量とこの第１の遅延量より大きい第２の遅延量とを選択
的に切替え可能な遅延切替え回路を挿入し、遅延切替え
回路はセルフリフレッシュ検知信号によって第１の遅延
量から第２の遅延量に切替えるようにしたことを特徴と
する。
【０００８】請求項２記載の半導体記憶装置は、外部か
ら印加される行アドレスストローブ信号と列アドレスス
トローブ信号の電圧変化のタイミングを検出してセルフ
リフレッシュ要求を受け付けたときにリフレッシュ仕様
を満たす周期を持つ信号を生成し、この信号から内部Ｒ
ＡＳ信号を発生するとともに、外部から印加される行ア
ドレスストローブ信号によってセルフリフレッシュモー
ドのリセットを行うときにリフレッシュ仕様を満たす周
期を持つ信号のタイミングでリセットするための制御信
号を発生するセルフリフレッシュ信号駆動回路と、内部
ＲＡＳ信号と制御信号に基づいてセルフリフレッシュ検
知信号を発生するセルフリフレッシュ検知信号発生回路
とを設けるとともに、行アドレスバッファとワード線駆
動回路との間に、第１の遅延量とこの第１の遅延量より
大きい第２の遅延量とを選択的に切替え可能な遅延切替
え回路を挿入し、遅延切替え回路はセルフリフレッシュ
検知信号によって第１の遅延量から第２の遅延量に切替
えるようにしたことを特徴とする。
ら印加される行アドレスストローブ信号と列アドレスス
トローブ信号の電圧変化のタイミングを検出してセルフ
リフレッシュ要求を受け付けたときにリフレッシュ仕様
を満たす周期を持つ信号を生成し、この信号から内部Ｒ
ＡＳ信号を発生するとともに、外部から印加される行ア
ドレスストローブ信号によってセルフリフレッシュモー
ドのリセットを行うときにリフレッシュ仕様を満たす周
期を持つ信号のタイミングでリセットするための制御信
号を発生するセルフリフレッシュ信号駆動回路と、内部
ＲＡＳ信号と制御信号に基づいてセルフリフレッシュ検
知信号を発生するセルフリフレッシュ検知信号発生回路
とを設けるとともに、行アドレスバッファとワード線駆
動回路との間に、第１の遅延量とこの第１の遅延量より
大きい第２の遅延量とを選択的に切替え可能な遅延切替
え回路を挿入し、遅延切替え回路はセルフリフレッシュ
検知信号によって第１の遅延量から第２の遅延量に切替
えるようにしたことを特徴とする。
【０００９】
【作用】請求項１記載の構成によれば、ワード線駆動回
路とセンスアンプ駆動信号発生回路の間に遅延切替え回
路を挿入し、通常動作時には、遅延切替え回路の遅延量
を第１の遅延量に設定してあり、セルフリフレッシュ動
作時には、セルフリフレッシュ検知信号発生回路からの
セルフリフレッシュ検知信号により遅延切替え回路の遅
延量を、第１の遅延量より大きい第２の遅延量に切替え
る。すなわち、ワード線駆動回路の出力であるワード線
駆動信号とセンスアンプ駆動信号とのタイミング遅延量
を遅延切替え回路により切替えることにより、通常動作
時に比べてセルフリフレッシュ動作時に、ワード線駆動
とセンスアンプ駆動のタイミング遅延量を広げることが
できる。
路とセンスアンプ駆動信号発生回路の間に遅延切替え回
路を挿入し、通常動作時には、遅延切替え回路の遅延量
を第１の遅延量に設定してあり、セルフリフレッシュ動
作時には、セルフリフレッシュ検知信号発生回路からの
セルフリフレッシュ検知信号により遅延切替え回路の遅
延量を、第１の遅延量より大きい第２の遅延量に切替え
る。すなわち、ワード線駆動回路の出力であるワード線
駆動信号とセンスアンプ駆動信号とのタイミング遅延量
を遅延切替え回路により切替えることにより、通常動作
時に比べてセルフリフレッシュ動作時に、ワード線駆動
とセンスアンプ駆動のタイミング遅延量を広げることが
できる。
【００１０】請求項２記載の構成によれば、行アドレス
バッファとワード線駆動回路の間に遅延切替え回路を挿
入し、通常動作時には、遅延切替え回路の遅延量を第１
の遅延量に設定してあり、セルフリフレッシュ動作時に
は、セルフリフレッシュ検知信号発生回路からのセルフ
リフレッシュ検知信号により遅延切替え回路の遅延量
を、第１の遅延量より大きい第２の遅延量に切替える。
すなわち、行アドレスバッファの出力である内部行アド
レス信号とワード線駆動回路の出力であるワード線駆動
信号とのタイミング遅延量を遅延切替え回路により切替
えることにより、通常動作時に比べてセルフリフレッシ
ュ動作時に、行アドレスのデコード動作とワード線駆動
のタイミング遅延量を広げることができる。
バッファとワード線駆動回路の間に遅延切替え回路を挿
入し、通常動作時には、遅延切替え回路の遅延量を第１
の遅延量に設定してあり、セルフリフレッシュ動作時に
は、セルフリフレッシュ検知信号発生回路からのセルフ
リフレッシュ検知信号により遅延切替え回路の遅延量
を、第１の遅延量より大きい第２の遅延量に切替える。
すなわち、行アドレスバッファの出力である内部行アド
レス信号とワード線駆動回路の出力であるワード線駆動
信号とのタイミング遅延量を遅延切替え回路により切替
えることにより、通常動作時に比べてセルフリフレッシ
ュ動作時に、行アドレスのデコード動作とワード線駆動
のタイミング遅延量を広げることができる。
【００１１】
【実施例】以下、この発明の一実施例の半導体記憶装置
について、図面を参照しながら説明する。図１はこの発
明の一実施例の半導体記憶装置のブロック図を示す。図
１において、１はクロック信号を活性化するクロックジ
ェネレータ、２は行アドレスを取り込む行アドレスバッ
ファ、３は列アドレスを取り込む列アドレスバッファ、
４はワード線駆動回路、５は行デコーダ、６は列デコー
ダ、７はメモリセルアレイ、８はセンスアンプ駆動信号
発生回路、９はセンスアンプ群、１０はＩ／Ｏコントロ
ーラ、１１はデータ入力バッファ、１２はデータ出力バ
ッファ、１３はセルフリフレッシュ信号駆動回路、１４
はセルフリフレッシュ検知信号発生回路、１５，１６は
遅延切替え回路、／ＲＡＳは行アドレスストローブ信
号、／ＣＡＳは列アドレスストローブ信号、／ＷＥはラ
イトイネーブル信号、／ＯＥは出力イネーブル信号、Ｄ
Ｑはデータ入出力信号、ＲＡＢ１は内部行アドレス信
号、Ｐ１はワード線駆動信号、ＳＡ１はセンスアンプ駆
動信号、Ｓはセルフリフレッシュ検知信号であり、図に
示す様な構成となっている。
について、図面を参照しながら説明する。図１はこの発
明の一実施例の半導体記憶装置のブロック図を示す。図
１において、１はクロック信号を活性化するクロックジ
ェネレータ、２は行アドレスを取り込む行アドレスバッ
ファ、３は列アドレスを取り込む列アドレスバッファ、
４はワード線駆動回路、５は行デコーダ、６は列デコー
ダ、７はメモリセルアレイ、８はセンスアンプ駆動信号
発生回路、９はセンスアンプ群、１０はＩ／Ｏコントロ
ーラ、１１はデータ入力バッファ、１２はデータ出力バ
ッファ、１３はセルフリフレッシュ信号駆動回路、１４
はセルフリフレッシュ検知信号発生回路、１５，１６は
遅延切替え回路、／ＲＡＳは行アドレスストローブ信
号、／ＣＡＳは列アドレスストローブ信号、／ＷＥはラ
イトイネーブル信号、／ＯＥは出力イネーブル信号、Ｄ
Ｑはデータ入出力信号、ＲＡＢ１は内部行アドレス信
号、Ｐ１はワード線駆動信号、ＳＡ１はセンスアンプ駆
動信号、Ｓはセルフリフレッシュ検知信号であり、図に
示す様な構成となっている。
【００１２】図２は図１におけるセルフリフレッシュ信
号駆動回路１３およびセルフリフレッシュ検知信号発生
回路１４のブロック図であり、１０１はセルフリフレッ
シュ制御回路、１０２は発振回路、１０３は分周回路、
１０４は内部ＲＡＳ発生用制御回路、１０５は外部ＲＡ
Ｓ入力制御回路である。図３はこの実施例における通常
動作時とセルフリフレッシュ時のタイミングチャートを
示している。
号駆動回路１３およびセルフリフレッシュ検知信号発生
回路１４のブロック図であり、１０１はセルフリフレッ
シュ制御回路、１０２は発振回路、１０３は分周回路、
１０４は内部ＲＡＳ発生用制御回路、１０５は外部ＲＡ
Ｓ入力制御回路である。図３はこの実施例における通常
動作時とセルフリフレッシュ時のタイミングチャートを
示している。
【００１３】この半導体記憶装置は、図２に示すよう
に、／ＲＡＳ，／ＣＡＳの電圧変化のタイミングをセル
フリフレッシュ制御回路１０１によって検出し、セルフ
リフレッシュ時に発振回路１０２により基本クロックを
発生する。これを分周回路１０３により分周し、さら
に、内部ＲＡＳ発生用制御回路１０４により、一定周期
の内部ＲＡＳ信号ＲＡＳＩを発生する。また、外部ＲＡ
Ｓ入力制御回路は、／ＲＡＳ信号によってセルフリフレ
ッシュモードのリセットを行う際に、分周回路１０３の
出力タイミングでリセットするためのものであり、内部
制御信号ＲＡＳＯを出力する。これらの信号ＲＡＳＩ，
ＲＡＳＯを用いてセルフリフレッシュ検知信号Ｓを発生
する。以上の構成により、セルフリフレッシュ時に、内
部ＲＡＳ信号ＲＡＳＩに同期してセルフリフレッシュ検
知信号Ｓを発生し、セルフリフレッシュモードの解除時
には、内部制御信号ＲＡＳＯと内部ＲＡＳ信号ＲＡＳＩ
によってセルフリフレッシュ検知信号Ｓのリセットを行
っている。
に、／ＲＡＳ，／ＣＡＳの電圧変化のタイミングをセル
フリフレッシュ制御回路１０１によって検出し、セルフ
リフレッシュ時に発振回路１０２により基本クロックを
発生する。これを分周回路１０３により分周し、さら
に、内部ＲＡＳ発生用制御回路１０４により、一定周期
の内部ＲＡＳ信号ＲＡＳＩを発生する。また、外部ＲＡ
Ｓ入力制御回路は、／ＲＡＳ信号によってセルフリフレ
ッシュモードのリセットを行う際に、分周回路１０３の
出力タイミングでリセットするためのものであり、内部
制御信号ＲＡＳＯを出力する。これらの信号ＲＡＳＩ，
ＲＡＳＯを用いてセルフリフレッシュ検知信号Ｓを発生
する。以上の構成により、セルフリフレッシュ時に、内
部ＲＡＳ信号ＲＡＳＩに同期してセルフリフレッシュ検
知信号Ｓを発生し、セルフリフレッシュモードの解除時
には、内部制御信号ＲＡＳＯと内部ＲＡＳ信号ＲＡＳＩ
によってセルフリフレッシュ検知信号Ｓのリセットを行
っている。
【００１４】このセルフリフレッシュ検知信号Ｓが、図
１に示すように、遅延切替え回路１５，１６に入力され
る。ワード線駆動回路４とセンスアンプ駆動信号発生回
路８は遅延切替え回路１５を介して接続されており、通
常動作時は、セルフリフレッシュ検知信号Ｓはローレベ
ルの電位であるため、ワード線駆動信号Ｐ１からセンス
アンプ駆動信号ＳＡ１までのタイミング遅延量は、遅延
回路Ｔ１（遅延量もＴ１で示す）によって決定される。
一方、セルフリフレッシュ動作時は、セルフリフレッシ
ュ検知信号Ｓはハイレベルとなるため、ワード線駆動信
号Ｐ１からセンスアンプ駆動信号ＳＡ１までの遅延量
は、遅延回路Ｔ２（遅延量もＴ２で示す）によって決定
される。このとき、遅延量Ｔ１＜Ｔ２の遅延構成にして
おけば、ワード線駆動信号Ｐ１からセンスアンプ駆動信
号ＳＡ１までのタイミング遅延量を、通常動作時にくら
べて、セルフリフレッシュ動作時に大きくとることがで
き、ワード線駆動とセンスアンプ駆動信号のタイミング
マージンが増加する。これにより、セルフリフレッシュ
動作において、通常動作に比べて、メモリセルアレイ内
のデータをビット線に転送する時間に余裕ができるた
め、より低電圧でのリフレッシュ動作を実現することが
できる。
１に示すように、遅延切替え回路１５，１６に入力され
る。ワード線駆動回路４とセンスアンプ駆動信号発生回
路８は遅延切替え回路１５を介して接続されており、通
常動作時は、セルフリフレッシュ検知信号Ｓはローレベ
ルの電位であるため、ワード線駆動信号Ｐ１からセンス
アンプ駆動信号ＳＡ１までのタイミング遅延量は、遅延
回路Ｔ１（遅延量もＴ１で示す）によって決定される。
一方、セルフリフレッシュ動作時は、セルフリフレッシ
ュ検知信号Ｓはハイレベルとなるため、ワード線駆動信
号Ｐ１からセンスアンプ駆動信号ＳＡ１までの遅延量
は、遅延回路Ｔ２（遅延量もＴ２で示す）によって決定
される。このとき、遅延量Ｔ１＜Ｔ２の遅延構成にして
おけば、ワード線駆動信号Ｐ１からセンスアンプ駆動信
号ＳＡ１までのタイミング遅延量を、通常動作時にくら
べて、セルフリフレッシュ動作時に大きくとることがで
き、ワード線駆動とセンスアンプ駆動信号のタイミング
マージンが増加する。これにより、セルフリフレッシュ
動作において、通常動作に比べて、メモリセルアレイ内
のデータをビット線に転送する時間に余裕ができるた
め、より低電圧でのリフレッシュ動作を実現することが
できる。
【００１５】また、遅延切替え回路１５と同様な遅延切
替え回路１６を、行アドレスバッファ２とワード線駆動
回路４との間に挿入することにより、上記で説明したこ
とと同様、通常動作時は、セルフリフレッシュ検知信号
Ｓはローレベルであり、内部行アドレス信号ＲＡＢ１と
ワード線駆動信号Ｐ１の遅延量は、遅延回路Ｔ３（遅延
量もＴ３で示す）により決定される。セルフリフレッシ
ュ動作時は、セルフリフレッシュ検知信号Ｓはハイレベ
ルであり、内部行アドレス信号ＲＡＢ１とワード線駆動
信号Ｐ１の遅延量は、遅延回路Ｔ３（遅延量もＴ３で示
す）により決定される。このとき、遅延量Ｔ３＜Ｔ４の
構成にしておけば、通常動作時に比べて、セルフリフレ
ッシュ動作時には、行アドレスのデコード動作とワード
線駆動信号のタイミングマージンを広げることができ
る。これにより、セルフリフレッシュ動作において、通
常動作に比べて、行アドレスのデコード動作に余裕がで
きるため、より低電圧でのリフレッシュ動作を実現する
ことができる。
替え回路１６を、行アドレスバッファ２とワード線駆動
回路４との間に挿入することにより、上記で説明したこ
とと同様、通常動作時は、セルフリフレッシュ検知信号
Ｓはローレベルであり、内部行アドレス信号ＲＡＢ１と
ワード線駆動信号Ｐ１の遅延量は、遅延回路Ｔ３（遅延
量もＴ３で示す）により決定される。セルフリフレッシ
ュ動作時は、セルフリフレッシュ検知信号Ｓはハイレベ
ルであり、内部行アドレス信号ＲＡＢ１とワード線駆動
信号Ｐ１の遅延量は、遅延回路Ｔ３（遅延量もＴ３で示
す）により決定される。このとき、遅延量Ｔ３＜Ｔ４の
構成にしておけば、通常動作時に比べて、セルフリフレ
ッシュ動作時には、行アドレスのデコード動作とワード
線駆動信号のタイミングマージンを広げることができ
る。これにより、セルフリフレッシュ動作において、通
常動作に比べて、行アドレスのデコード動作に余裕がで
きるため、より低電圧でのリフレッシュ動作を実現する
ことができる。
【００１６】なお、上記実施例では、２つの遅延切替え
回路１５，１６を設けているが、どちらか一方のみを設
けた構成としても効果はある。
回路１５，１６を設けているが、どちらか一方のみを設
けた構成としても効果はある。
【００１７】
【発明の効果】請求項１記載の半導体記憶装置は、ワー
ド線駆動回路とセンスアンプ駆動信号発生回路の間に遅
延切替え回路を挿入し、通常動作時には、遅延切替え回
路の遅延量を第１の遅延量に設定してあり、セルフリフ
レッシュ動作時には、セルフリフレッシュ検知信号発生
回路からのセルフリフレッシュ検知信号により遅延切替
え回路の遅延量を、第１の遅延量より大きい第２の遅延
量に切替える。すなわち、ワード線駆動回路の出力であ
るワード線駆動信号とセンスアンプ駆動信号とのタイミ
ング遅延量を遅延切替え回路により切替えることによ
り、通常動作時に比べてセルフリフレッシュ動作時に、
ワード線駆動とセンスアンプ駆動のタイミング遅延量を
広げることができ、より低電源電圧で動作するセルフリ
フレッシュ機能を実現することができる。
ド線駆動回路とセンスアンプ駆動信号発生回路の間に遅
延切替え回路を挿入し、通常動作時には、遅延切替え回
路の遅延量を第１の遅延量に設定してあり、セルフリフ
レッシュ動作時には、セルフリフレッシュ検知信号発生
回路からのセルフリフレッシュ検知信号により遅延切替
え回路の遅延量を、第１の遅延量より大きい第２の遅延
量に切替える。すなわち、ワード線駆動回路の出力であ
るワード線駆動信号とセンスアンプ駆動信号とのタイミ
ング遅延量を遅延切替え回路により切替えることによ
り、通常動作時に比べてセルフリフレッシュ動作時に、
ワード線駆動とセンスアンプ駆動のタイミング遅延量を
広げることができ、より低電源電圧で動作するセルフリ
フレッシュ機能を実現することができる。
【００１８】請求項２記載の半導体記憶装置は、行アド
レスバッファとワード線駆動回路の間に遅延切替え回路
を挿入し、通常動作時には、遅延切替え回路の遅延量を
第１の遅延量に設定してあり、セルフリフレッシュ動作
時には、セルフリフレッシュ検知信号発生回路からのセ
ルフリフレッシュ検知信号により遅延切替え回路の遅延
量を、第１の遅延量より大きい第２の遅延量に切替え
る。すなわち、行アドレスバッファの出力である内部行
アドレス信号とワード線駆動回路の出力であるワード線
駆動信号とのタイミング遅延量を遅延切替え回路により
切替えることにより、通常動作時に比べてセルフリフレ
ッシュ動作時に、行アドレスのデコード動作とワード線
駆動のタイミング遅延量を広げることができ、より低電
源電圧で動作するセルフリフレッシュ機能を実現するこ
とができる。
レスバッファとワード線駆動回路の間に遅延切替え回路
を挿入し、通常動作時には、遅延切替え回路の遅延量を
第１の遅延量に設定してあり、セルフリフレッシュ動作
時には、セルフリフレッシュ検知信号発生回路からのセ
ルフリフレッシュ検知信号により遅延切替え回路の遅延
量を、第１の遅延量より大きい第２の遅延量に切替え
る。すなわち、行アドレスバッファの出力である内部行
アドレス信号とワード線駆動回路の出力であるワード線
駆動信号とのタイミング遅延量を遅延切替え回路により
切替えることにより、通常動作時に比べてセルフリフレ
ッシュ動作時に、行アドレスのデコード動作とワード線
駆動のタイミング遅延量を広げることができ、より低電
源電圧で動作するセルフリフレッシュ機能を実現するこ
とができる。
【図面の簡単な説明】
【図１】この発明の一実施例の半導体記憶装置のブロッ
ク図である。
ク図である。
【図２】同実施例におけるセルフリフレッシュ信号駆動
回路およびセルフリフレッシュ検知信号発生回路のブロ
ック図である。
回路およびセルフリフレッシュ検知信号発生回路のブロ
ック図である。
【図３】同実施例における通常動作時とセルフリフレッ
シュ時のタイミングチャートである。
シュ時のタイミングチャートである。
【図４】従来の半導体記憶装置のブロック図である。
１ クロックジェネレータ ２ 行アドレスバッファ ３ 列アドレスバッファ ４ ワード線駆動回路 ５ 行デコーダ ６ 列デコーダ ７ メモリセルアレイ ８ センスアンプ駆動信号発生回路 ９ センスアンプ群 １０ Ｉ／Ｏコントローラ １１ データ入力バッファ １２ データ出力バッファ １３ セルフリフレッシュ信号駆動回路 １４ セルフリフレッシュ検知信号発生回路 １５，１６ 遅延切替え回路 ／ＲＡＳ 行アドレスストローブ信号 ／ＣＡＳ 列アドレスストローブ信号 ／ＷＥ ライトイネーブル信号 ／ＯＥ 出力イネーブル信号 ＤＱ データ入出力信号 ＲＡＢ１ 内部行アドレス信号 Ｐ１ ワード線駆動信号 ＳＡ１ センスアンプ駆動信号 Ｓ セルフリフレッシュ検知信号 １０１ セルフリフレッシュ制御回路 １０２ 発振回路 １０３ 分周回路 １０４ 内部ＲＡＳ発生用制御回路 １０５ 外部ＲＡＳ入力制御回路 １０６ セルフリフレッシュ検知信号発生回路 ＲＡＳＩ 内部ＲＡＳ信号 ＲＡＳＯ 内部制御信号
Claims (2)
- 【請求項１】 ワード線電位を発生するためのワード線
駆動回路と、センスアンプ駆動信号を発生するためのセ
ンスアンプ駆動信号発生回路とを備え、セルフリフレッ
シュ機能を搭載した半導体記憶装置であって、 外部から印加される行アドレスストローブ信号と列アド
レスストローブ信号の電圧変化のタイミングを検出して
セルフリフレッシュ要求を受け付けたときにリフレッシ
ュ仕様を満たす周期を持つ信号を生成し、この信号から
内部ＲＡＳ信号を発生するとともに、外部から印加され
る前記行アドレスストローブ信号によってセルフリフレ
ッシュモードのリセットを行うときに前記リフレッシュ
仕様を満たす周期を持つ信号のタイミングでリセットす
るための制御信号を発生するセルフリフレッシュ信号駆
動回路と、 前記内部ＲＡＳ信号と前記制御信号に基づいてセルフリ
フレッシュ検知信号を発生するセルフリフレッシュ検知
信号発生回路とを設けるとともに、 前記ワード線駆動回路と前記センスアンプ駆動信号発生
回路の間に、第１の遅延量とこの第１の遅延量より大き
い第２の遅延量とを選択的に切替え可能な遅延切替え回
路を挿入し、前記遅延切替え回路は前記セルフリフレッ
シュ検知信号によって第１の遅延量から第２の遅延量に
切替えるようにしたことを特徴とする半導体記憶装置。 - 【請求項２】 内部行アドレスを発生する行アドレスバ
ッファと、ワード線電位を発生するためのワード線駆動
回路とを備え、セルフリフレッシュ機能を搭載した半導
体記憶装置であって、 外部から印加される行アドレスストローブ信号と列アド
レスストローブ信号の電圧変化のタイミングを検出して
セルフリフレッシュ要求を受け付けたときにリフレッシ
ュ仕様を満たす周期を持つ信号を生成し、この信号から
内部ＲＡＳ信号を発生するとともに、外部から印加され
る前記行アドレスストローブ信号によってセルフリフレ
ッシュモードのリセットを行うときに前記リフレッシュ
仕様を満たす周期を持つ信号のタイミングでリセットす
るための制御信号を発生するセルフリフレッシュ信号駆
動回路と、 前記内部ＲＡＳ信号と前記制御信号に基づいてセルフリ
フレッシュ検知信号を発生するセルフリフレッシュ検知
信号発生回路とを設けるとともに、 前記行アドレスバッファと前記ワード線駆動回路との間
に、第１の遅延量とこの第１の遅延量より大きい第２の
遅延量とを選択的に切替え可能な遅延切替え回路を挿入
し、前記遅延切替え回路は前記セルフリフレッシュ検知
信号によって第１の遅延量から第２の遅延量に切替える
ようにしたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5272268A JPH07130167A (ja) | 1993-10-29 | 1993-10-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5272268A JPH07130167A (ja) | 1993-10-29 | 1993-10-29 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07130167A true JPH07130167A (ja) | 1995-05-19 |
Family
ID=17511486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5272268A Pending JPH07130167A (ja) | 1993-10-29 | 1993-10-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07130167A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100317319B1 (ko) * | 1999-05-19 | 2001-12-22 | 김영환 | 메모리 소자의 저전력 구동 회로 |
| CN109903794A (zh) * | 2017-12-08 | 2019-06-18 | 三星电子株式会社 | 包括延迟锁定环的存储装置及该存储装置的操作方法 |
-
1993
- 1993-10-29 JP JP5272268A patent/JPH07130167A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100317319B1 (ko) * | 1999-05-19 | 2001-12-22 | 김영환 | 메모리 소자의 저전력 구동 회로 |
| CN109903794A (zh) * | 2017-12-08 | 2019-06-18 | 三星电子株式会社 | 包括延迟锁定环的存储装置及该存储装置的操作方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5262998A (en) | Dynamic random access memory with operational sleep mode | |
| US7581121B2 (en) | System for a memory device having a power down mode and method | |
| US5691661A (en) | Pulse generating circuit and a semiconductor memory device provided with the same | |
| JP3803203B2 (ja) | 同期型メモリ装置 | |
| US5696729A (en) | Power reducing circuit for synchronous semiconductor device | |
| US6421281B2 (en) | Semiconductor memory device with reduced power consumption and stable operation in data holding state | |
| JP3277603B2 (ja) | 半導体記憶装置 | |
| JP2002367369A (ja) | 半導体記憶装置 | |
| JPH07109705B2 (ja) | 半導体メモリ装置 | |
| US5280452A (en) | Power saving semsing circuits for dynamic random access memory | |
| WO2005050662A1 (en) | Method and apparatus for partial refreshing of dram | |
| WO1996028825A1 (fr) | Memoire a semi-conducteur | |
| JP3725715B2 (ja) | クロック同期システム | |
| US5150329A (en) | Dynamic memory with a refresh control circuit | |
| JP3308572B2 (ja) | 半導体装置 | |
| KR20210091344A (ko) | 메모리 뱅크를 리프레시할 때 전력 효율을 개선하기 위한 시스템 및 방법 | |
| JP3358248B2 (ja) | ダイナミックｒａｍ | |
| JPH07130167A (ja) | 半導体記憶装置 | |
| JPH08297969A (ja) | ダイナミック型半導体記憶装置 | |
| JP2005196952A (ja) | ダイナミック半導体記憶装置及びこの装置の節電モード動作方法 | |
| JPH10255468A (ja) | Ｄｒａｍのリフレッシュ装置 | |
| JP3606041B2 (ja) | 半導体記憶装置 | |
| JP3553027B2 (ja) | 半導体記憶装置 | |
| JP3192709B2 (ja) | 半導体記憶装置 | |
| JPH1196758A (ja) | 半導体記憶装置 |