JPH0214560A - ダイナミック型半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、ダイナミック型半導体記憶装置に関し、特
に、少ない消費電力で基板バイアス電圧を発生すること
が可能なダイナミック型半導体記憶装置に関する。

［従来の技術］ 近年、パーソナルコンピュータ（以下ＰＣと略す）の普
及が著しい。特に、最近では、携帯型ＰＣに対する需要
が増大している。携帯型ＰＣに用いられる記憶装置は、
バッテリバックアップ（電池保持）が可能な、低消費電
力のものが要求される。

このような記憶装置として、通常、ダイナミック型半導
体記憶装置またはスタティック型半導体記憶装置が用い
られる。このうちダイナミック型半導体記憶装置は、Ｍ
ＯＳキャパシタに情報電荷を蓄積するという原理を利用
している。しかし、接合リークなどにより蓄積電荷が徐
々に失われるため、成る一定時間ごとに蓄積情報を再書
込する必要がある。この再書込動作をリフレッシュとい
う。携帯用ＰＣにおいてダイナミック型半導体記憶装置
を用いた場合、バッテリバックアップ時においても、一
定時間ごとにリフレッシュを行なう必要がある。

一方、ダイナミック型半導体記憶装置では、ＲＡＳオン
リーリフレッシュ、ＣＡＳビフォアＲＡＳリフレッシュ
などの通常のリフレッシュモードは、外部クロック信号
により１サイクルずつ制御されて実行される。したがっ
て、バッテリバックアップ時にこのような通常のリフレ
ッシュモードを用いるのは、複雑な制御が必要となり好
ましくない。

そこでこの問題を解決するため、たとえば、山田他ｒＡ
ｕｔｏ／５ｅｌｆ　　Ｒｅｆｒｅｓｈ機能内蔵６４Ｋｂ
ｉｔ　　ＭＯＳダイナミックＲＡＭＪと題された電子通
信学会論文誌（８３／１　　ｖ。

！、　　Ｊ６６−Ｃ，Ｎｏ、　　１．　　ｐｌ）、６２
−６９．）に示されているように、アドレスカウンタと
タイマを内蔵して、自動的にリフレッシュ動作を続行す
るという、セルフリフレッシュ（自己リフレッシュ）モ
ードを有するダイナミック型半導体記憶装置が考案され
、商用に供されている。

このセルフリフレッシュ動作は、前述の文献に詳しく記
載されているが、以下に簡単に説明する。

ダイナミック型半導体記憶装置の待機状態と動作状態と
を制御する信号ＲＡＳを高レベル（待機状！！りに保ち
、リフレッシュ制御信号ＲＥＦをタイマのセット時間（
１６μｓ以下の時間）以上低Ｌ／　ヘ／ｌ／に保持し続
けると、セルフリフレッシュモードが開始され、内蔵タ
イマによってセットされた１６μｓ以下の時間ごとにリ
フレッシュアドレスカウンタが動作し、そのロウアドレ
スが選択されてリフレッシュされる。ＲＥＦを低レベル
に保持し続ける限り、たとえば６４にの場合、このセル
フリフレッシュモードが継続され、通常のリフレッシュ
モードと同様に２ｍｓ以下の時間ごとに１２８サイクル
のリフレッシュが行なわれ、全メモリセルがリフレッシ
ュされる〇 第７図は、従来のセルフリフレッシュ（自己リフレッシ
ュ）モードを有するダイナミック型半導体記憶装置の基
板バイアス電圧発生回路を示す回路図である。

第７図を参照して、この基板バイアス電圧発生回路４１
は、リングオシレータ４１１とリングオシレータ４１１
の出力信号を受けるチャージポンプ用のキャパシタＣと
、ＮチャネルＭＯ５）ランリスタＱ、とＱ２とを含む。

なお、Ｎ６は内部ノード、Ｖａａはこの基板バイアス電
圧発生回路４１の出力を示す。

第８図は、第７図に示された基板バイアス電圧発生回路
の動作を説明するための波形図である。

第７図と第８図とを参照して、以下に動作について簡単
に説明する。

まず、リングオシレータ４１１の出力信号φ。

Ｐ　（第８図（ａ））の立上がりの電圧信号がチャージ
ポンプ用のキャパシタＣに印加されると、容量結合によ
りノードＮ、の電位（第８図（ｂ））が上昇する。する
とトランジスタＱ、がオンするので、ノードＮａの電位
はトランジスタＱ＋のしきい値電圧にクランプされる。

次に、φｃＰの立下がりの電圧信号が印加されると、容
量結合によリノードＮＢの電位は低下するが、今度はト
ランジスタＱ２がオンするので、出力ＶＢ［ｌの電圧レ
ベル（第８図（Ｃ））は低下し、ノードＮａの電位はト
ランジスタＱ２のしきい値電圧に等しい負の電位にクラ
ンプされる。このようなサイクルは面皮か続くことによ
り、出力Ｖａａのレベルは徐々に低下し所定の負電位に
なる。

ところが、ダイナミック型半導体記憶装置の待機状態に
おいては、この基板バイアス電圧発生回路における消費
電流は電力消費の大部分を占めるので、これを低減する
ために、たとえば、１９８５年のＩＥＥＥ　　ｌ５ＳＣ
ＣＤｉｇ、Ｔｅｃｈ。

Ｐａｐ、の第２５４ないし２５５頁におけるＫ。

５ａｔｏ　　ｅｔ　　ａｌ、による’Ａ　　２０ｎｓＳ
ｔａｔｉｃ　　Ｃｏｌｕｍｎ　　ＩＭｂ　　ＤＲＡＭｉ
ｎ　　ＣＭＯ３Ｔｅｃｈｎｏｌｏｇｙ”に記載されてい
るように、２種類の基板バイアス電圧発生回路を設け、
バイアス能力の低い一方の基数バイアス電圧発生口路を
常時動作させる一方で、バイアス能力の高い他方の基板
バイアス電圧発生回路を、基板電圧に応じて間欠的に動
作させる方法が考案されている。

第９図は、このような従来の基板バイアス電圧発生回路
の一例を示している。第９図に示した基板バイアス電圧
発生回路は、大きくは、第１の基板バイアス電圧発生回
路１と第２の基板バイアス電圧発生回路２とから構成さ
れている。より詳細に説明すると、第１の基板バイアス
電圧発生回路１は、第１のリングオシレータ１１と、こ
の第１のリングオシレータ１１の出力信号を反転するイ
ンバータ１２と、このインバータ１２の出力信号を受け
るチャージポンプ用のキャパシタＣＡと、ＮチャネルＭ
ＯＳトランジスタＱＩＡおよびＱ２、とを含んでいる。

また、第２の基板バイアス電圧発生回路２は、第２のリ
ングオシレータ２１と、基板電位検出回路２２と、この
基板電位検出回路２２の出力信号とＲＡＳ信号とを受け
るＮＯＲ回路２３と、このＮＯＲ回路２３の出力信号と
第２のリングオシレータ２１の出力信号とを受けるＮＯ
Ｒ回路２４と、このＮＯＲ回路２４の出力信号を反転す
るインバータ２５と、このインバータ２５の出力信号を
さらに反転するインバータ２６と、このインバータ２６
の出力信号を受けるチャージポンプ用のキャパシタＣ１
１１と、ＮチャネルＭＯＳトランジスタＱ＋ａおよびＱ
２ｆｌとを含んでいる。

ここで、上述のＲＡＳ信号は、このダイナミック型半導
体記憶装置の選択を制御するＲＡＳ信号の反転信号であ
る。また、ＮＡ、Ｎａ、Ｎｃ、Ｎｏは、それぞれ内部ノ
ードを示し、ＶＢａは基板電圧レベルを示している。

上述の第１の基板バイアス電圧発生回路１は、インバー
タ１２が加わっている点を除いて、第７図に示した従来
の基板バイアス電圧発生回路４１と同じものであり、し
たがってその動作も基本的には同じなのでその説明を省
略する。

次に、上述の第２の基板バイアス電圧発生回路２の動作
について説明する。まず、上述の第１の基板バイアス電
圧発生回路１においては、第１のリングオシレータ１１
が常時動作しているのに対し、第２の基板バイアス電圧
発生回路２においては、第２のリングオシレータ２１の
動作は、ＮＯＲ回路２４の出力によって基板電位に応じ
て制御される。すなわち、基板電位検出回路２２は、基
板電位Ｖ６［１のレベルを監視しており、Ｖ［１［１が
所定のレベルに達する前には高レベルの信号を内部ノー
ドＮｏ上に出力し、Ｖａａが上記所定レベルに達した後
は低レベルの信号を内部ノードＮ。

上に出力する。次に、ＲＡＳ信号が高レベル（選択され
た状態）のときには、内部ノードＮｃの電圧は、基板電
位検出回路２２から出力される、内部ノードＮｏ上の電
圧レベルに関係なく低レベルとなる。一方、ＲＡＳ信号
が低レベル（非選択の状態）の場合には内部ノードＮｃ
の電圧は、基板電位検出回路２２から出力される、内部
ノードＮ。のレベルが高レベルのときには低レベルとな
り、内部ノードＮＤのレベルが低レベルのときには高レ
ベルとなる。そして、内部ノードＮｃの電圧が低レベル
のときには、第２のリングオシレータ２１は発振するが
、高レベルのときには発振しない。

そして、第２のリングオシレータ２１が発振していると
きの第２の基板バイアス電圧発生回路２の動作は、前述
の第１の基板バイアス電圧発生回路１の動作とほぼ同一
であるが、そのバイアス能力が高くなるように構成され
ている。ので、基板電圧Ｖａａをより急速に低下させる
ことができる。

第１０図は、第９図に示した従来の基板バイアス電圧発
生回路におけるＲＡＳ信号、Ａ点における電圧レベルＶ
Ａ、Ｂ点における電圧レベルｖａの変化を示す波形図で
ある。すなわち、第１０図（ｂ）に示すように、第１の
リングオシレータ１１からは発振出力がＡ点に常時与え
られている。

これに対して、第２のリングオンレータ２１からは、ノ
ードＮ、のレベルが高レベルのときには第１０図（Ｃ）
に示すように発振出力が常時Ｂ点に与えられる一方で、
ノードＮｌ）のレベルが低レベルのときには、第１０図
（ｄ）に示すようにＲＡＳ信号が低レベルのときにのみ
発振出力がＢ点に与えられる。

以上のように、第９図に示した従来の基板バイアス電圧
発生回路では、当該記憶装置が非選択の状態において基
板電圧レベルＶＢ［Ｉが所定のレベルに達したときには
第２のリングオシレータ２１が発振を停止するので、非
選択の状態における消費電力が低減される。そして、何
らかの理由によって、基板電圧レベルＶ８ａが所定のレ
ベルより浅くなった場合には、第２のリングオシレータ
２１の発振が再開され、急速に基板電圧Ｖａａを所定の
レベルにまで低下させる。

さらに、第１１図は、第９図の基板電位検出回路２２の
構成例を示す回路図である。第１１図に示した基板電位
検出回路２２は、インバータ２２１および２２２と、Ｐ
チャネルトランジスタＱ。

と、ＮチャネルトランジスタＱｏ　２およびＱ。

、とから構成される。また、ＮチャネルトランジスタＱ
ｏ２．Ｑｏｓのしきい値電圧をそれぞれＶＤ２＋”Ｄ３
とする。まず、￥ＢＢ＞　　（Ｖｏ　２＋Ｖｏ、）のと
きには、トランジスタＱ０２は非導通状態なので、ノー
ドＮ、のレベルはＰチャネルトランジスタＱｏ＋によっ
て高レベルとなる。

すなわち、内部ノードＮＯにおける出力レベルは高レベ
ルとなる。一方、Ｖａａ≦＝（Ｖ０２＋Ｖ０３）のとき
には、トランジスタＱ０２は導通状態となる。このとき
、トランジスタＱｏ　Ｉ　とトランジスタＱＤ２とのサ
イズの比を適当に選んでおけば、ノードＮ１におけるレ
ベルを低レベルにすることができる。すなわち、ノード
Ｎｏにおける出力レベルは低レベルとなる。

Ｃ発明が解決しようとする課＠］ 従来のダイナミック型半導体記憶装置は、以上のように
構成されているので、通常モード動作時およびセルフリ
フレッシュモード動作時のいずれにおいても、基板バイ
アス電圧発生回路が同じ電力量を消費するので、たとえ
ばバッテリバックアップ時などにおいて不必要な電力消
費をもたらすという課題があった。

この発明は、上記のような課題を解消するためになされ
たもので、セルフリフレッシュモードにおける基板バイ
アス電圧発生回路の消費電力を通常の動作モード時より
も小さくすることにより、不必要な電力消費が減じられ
たダイナミック型半導体記憶装置を得ることを目的とす
る。

［課題を解決するための手段］ この発明に係るダイナミック型半導体記憶装置は、第１
のリングオシレータ回路手段を有する第１の基板電圧発
生手段と、第２のリングオシレータ回路手段を有する第
２の基板電圧発生手段と、外部からの状態制御信号に応
答して制御信号を発生する制御信号発生手段と、第２の
基板電圧発生手段の出力電圧と制御信号に応答して第２
のリングオシレータ回路手段を制御するためのリングオ
シレータ制御手段とを含む。

［作用］ この発明におけるダイナミック型半導体記憶装置は、リ
ングオシレータ制御手段が第２の基板電圧発生手段の出
力電圧および制御信号に応答して第２のリングオシレー
タ回路手段の動作を制御するので、セルフリフレッシュ
モードでの動作における基板電圧発生手段の出力電圧を
、通常モードの動作時または待機モード時における値よ
りも絶対値で小さな値にすることができ、従って、セル
フリフレッシュモードにおける消費電流を減少させるこ
とができる。

［発明の実施例］ 第１図は、この発明に係るダイナミック型半導体記憶装
置を示す概略ブロック図である。

第１図を参照して、このダイナミック型半導体記憶装置
は、第１の基板バイアス電圧発生回路］と、第２の基板
バイアス電圧発生回路２と、端子３３に外部から与えら
れる信号に応答してセルフリフレッシュ制御信号φ、を
発生するセルフリフレッシュ制御信号発生回路３４と、
外部ＲＡＳ信号に応答してＲＡＳ信号を発生するＲＡＳ
バッファ３５とを含む。セルフリフレッシュ制御信号φ
、は第２のＪ！仮バイアス電圧発生回路２およびリフレ
ッシュ制御回路３６に与えられる。セルフリフレッシュ
動作において、リフレッシュ制御回路３６は、セルフリ
フレッシュ制御信号φ、に応答してアドレス切換回路３
７を制御し、アドレスバッファ３８にリフレッシュアド
レスカウンタ３つにより発生された内部アドレス信号を
供給する。

この内部アドレス信号により、メモリセルアレイ４０の
ワード線が活性化されて、メモリセルがリフレッシュさ
れる。アドレスカウンタ３９の歩進は、内蔵のタイマ４
１によりリフレッシュ制御回路３６を通じて行なわれ、
これにより順次ワーＩＪ線が活性化されて全メモリセル
がリフレッシュされる。

次に、第２図は、この発明によるダイナミック型半導体
記憶装置の基板バイアス電圧発生回路の一実施例を示す
ブロック図であり、第３図はその動作を説明するための
波形図である。

第２図を参照して、第９図と比較すると、この基板バイ
アス電圧発生回路は、第２の基板バイアス電圧発生回路
２が、出力ＶａＢおよびＲＡＳ信号以外にセルフリフレ
ッシュ制御信号φ、に応答して動作する点で異なってい
る。すなわち、ＮＯＲ回路２４０が３人力になっている
ため、φ、が高レベルのときは、ＮＯＲ回路２４０の出
力は常に低レベルであり、したがってＢ点の電圧レベル
Ｖａは低レベルとなる。したがって、第２図の基板バイ
アス電圧発生回路２は、第３図に示すように、セルフリ
フレッシュ時以外の通常モード時（φＳ−“Ｌ“）には
、第９図の第２の基板バイアス電圧発生回路２と全く同
一の動作をするが、セルフリフレッシュ時（φ、−“Ｈ
”）にはその動作を停止するので、第３図（ｅ）に示す
ようにＢ点の電圧レベルｖＦＳは常に低レベルとなる。

したがって、第２図に示した基板バイアス電圧発生回路
によれば消費電流の低減が可能である。

第４図および第５Ａ図は、いずれもセルフリフレッシュ
制御信号発生回路３４の一例を示す回路図である。

第４図は、外部から専用の制御信号Ｔ、が与えられる場
合で、低レベルの外部信号Ｔ、が与えられたときインバ
ータ３４１は高レベルの出力信号φ、を出力する。信号
Ｔ、が高レベルまたはオーブン状態となったとき、イン
バータ３４１の入力は高抵抗Ｒ６によりプルアップされ
るので、インバータ３４１は低レベルの信号φ、を出力
する。

ツブフロップ３４２のセット人力Ｓに、またＣＡＳ信号
はＲＳフリップフロップ３４２のリセット人力Ｒに入力
される。ＲＳフリップフロップの一方出力Ｑが比較回路
３４３の入力に接続される。

タイマ３４４は比較回路３４３に接続される。

第５Ｂ図は、第５Ａ図の動作を説明するためのタイミン
グチャートである。

動作において、ＣＡＳビフォアＲＡＳリフレッンユ状態
では、フリップフロップ３４２がセットされ、出力Ｃｂ
Ｒが高レベルになる。タイマ３４４はこの後動作し、成
る一定時間の聞出力ＣｂＲが高レベルのとき比較回路３
４３が高レベルの信号φ、を出力する。ＣＡＳ信号が高
レベルになったとき、フリップフロップ３４２がリセッ
トされ、出力ＣｂＲが低レベルとなり、信号φ、が低レ
ベルとなる。

なお、上述の実施例では、第１の基板バイアス電圧発生
回路１の出力能力は、通常モード時とセルフリフレッシ
ュモード時とで同じである場合について示したが、これ
は必要に応じて、セルフリフレッシュモード時に出力能
力を高くしたりあるいは逆に低くしたりしたものであっ
てもよい。このような構成は、たとえば、第６図に示す
ように、奇数段のインバータよ′りなる第１のリングオ
ンレータ１１の発振周波数を、セルフリフレッシュ制御
信号φｓ（ｉ′：ｆＪくする場合）あるいはφ、（低く
する場合）によって変化させることにより可能である。

［発明の効果］ 以上のように、この発明によれば、第１のリングオシレ
ータ回路手段を有する第１の基板バイアス電圧発生手段
と、第２のリングオシレータ回路手段を有する第２の基
板バイアス電圧発生手段と、その出力電圧および状態制
御信号に応答して第２のリングオシレータ回路手段を制
御するリングオシレータ制御手段とを含むので、セルフ
リフレッシュモード時における動作時の消費電流を減少
させることができ、電力消費量が減じられたダイナミッ
ク型半導体記憶装置を得ることができる。

【図面の簡単な説明】

第１図は、この発明が適用されるダイナミック型半導体
記憶装置を示す概略ブロック図である。 第２図は、この発明による基板バイアス電圧発生回路の
一実施例を示すブロック図である。第３図は、第２図に
示した実施例の動作を説明する波形図である。第４図は
、第１図に示したセルフリフレッシュ制御信号発生回路
の一例を示す回路図である。第５Ａ図は、第１図に示し
たセルフリフレッシュ制御信号発生回路の他の例を示す
回路図である。第５Ｂ図は、第５Ａ図に示した回路の動
作を説明するためのタイミングチャートである。第６図
は、第２図に示した第１のリングオシレータの構成の一
例を示す回路図である。第７図は、従来の基板バイアス
電圧発生回路を示す回路図である。第８図は、第７図に
示した従来の基板バイアス電圧発生回路の動作を説明す
るための波形図である。第９図は、改良された従来の基
板バイアス電圧発生回路の一例を示すブロック図である
。第１０図は、第９図に示した基板バイアス電圧発生回
路の動作を説明するための波形図である。第１１図は、
第９図に示した基板電位検出回路の構成例を示す回路図
であ・る。 図において、１は第１の基板バイアス電圧発生回路、２
は第２の基板バイアス電圧発生回路、１１は第１のリン
グオシレータ、２１は第２のリングオシレータ、２２は
基板電位検出回路、３４はセルフリフレッシュ制御信号
発生回路、３５はＲＡＳバッファ、３６はリフレッシュ
制御回路、３７はアドレス切換回路、３８はアドレスバ
ッファ、３９はリフレッシュアドレスカウンタ、４０は
メモリセルアレイ、４１はタイマを示す。

Claims (1)

1. 【特許請求の範囲】 セルフリフレッシュ機能を有するダイナミック型半導体
   記憶装置であって、 第１のリングオシレータ回路手段を有し、基板バイアス
   電圧を発生するための第１の基板電圧発生手段と、 第２のリングオシレータ回路手段を有し、基板バイアス
   電圧を発生するための第２の基板電圧発生手段とを備え
   、 前記第１の基板電圧発生手段の出力能力は、前記第２の
   基板電圧発生手段の出力能力の最大値よりも低く、 外部から前記半導体記憶装置の状態を制御するための状
   態制御信号を受け、制御信号を発生するための制御信号
   発生手段と、 前記第２の基板電圧発生手段の出力電圧および前記制御
   信号に応答して、前記第２のリングオシレータ回路手段
   を制御するためのリングオシレータ制御手段とをさらに
   備えた、ダイナミック型半導体記憶装置。