KR0140641B1 - 반도체 기억소자 - Google Patents
반도체 기억소자Info
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Abstract
본 발명은 반도체 기억소자에 관한 것으로, 특히 DRAM(Dynamic Random Access Memory)의 리프레쉬에 관한 논리를 포함하는 셀프 리프레쉬 제어부를 칩 내부에 설계하여 설계 리프레쉬( Self Refresh)가 부가장치 없이 되도록 한 반도체 기억소자에 관한 것이다.
이와 같은 본 발명의 셀프 리프레쉬 모드를 사용하고자 하는 시스템에서 셀프 리프레쉬 진입전후에 필요한 전셀에 대한 리프레쉬와 셀프 리프레쉬에 대한 제어를 칩내부에 설계된 셀프 리프레쉬 제어부에 의해 이루어지게 하여 DRAM을 이용하여 구현하는 시스템의 구성을 효율적으로 할 수 있게 하는 효과가 있다
Description
제1도는 셀프 리프레쉬전 전셀에 대한 리프레쉬가 없는 경우의 타이밍도
제2도(a)는 종래의 반도체 기억소자의 셀르 리프레쉬 제어부의 구성블럭도
(b)는 제2도 (a)에 따른 셀프 리프레쉬 동작 타이밍도
제3도(a)는 종래의 반도체 기억소자의 셀프 리프레쉬 제어부의 구성블럭도
(b)는 제3도 (a)의 셀프 리프레쉬 제어부의 각 구성블럭도 신호파형도
(c)는 제3도 (a)의 셀프 리프레쉬 제어부의 각 구성블럭도 신호파형도
*도면의 주요부분에 대한 부호의 설명*
30 : CBR 검출기31 : 클럭발생기
32 : 타이머33 : 제1 오실레이터(OSC1)
34 : 제1카운터35 : 셀프 리프레쉬 종료검출기
36 : 제 2 오실레이터(OSC2)37 : 제2카운터
38 : 제 1 OR 게이트38 : 내부 RAS 신호발생기
40 : 제 2 OR 게이트41 : 제 3 OR 게이트
42 : 멀티플랙서
본 발명은 반도체 기억소자에 관한 것으로, 특히 DRAM(Dynamic Random Access Memory)의 리프레쉬에 관한 논리를 포함하는 셀프 리프레쉬 제어부를 칩내부에 설계하여 설계 리프레쉬( Self Refresh)가 부가장치 없이 되도록 한 반도체 기억소자에 관한 것이다.
일반적으로 DRAM은 MOS 기술을 이용하여 만들어지며 대용량, 저전력 그리고 보통정도의 동작속도를 갖는 메모리 소자이다.
플립플롭에 정보가 저장되어 있는 SRAM과는 달리 DRAM은 작은 MOS 용량에 1과 0으로 충전되어 저장되며 일정시간이 지난후에 기억내용이 방전되므로 메모리 셀을 주기적으로 재충전 하여야 한다.
이것을 DRAM은 리프레쉬 동작이라고 한다.
각각의 메모리 셀은 적어도 2에서 10nS 간격으로 리프레쉬 되어야만 한다.
그렇지 않으면 데이터가 소실된다.
이하, 첨부된 도면을 참고하여 종래의 DRAM의 리프레쉬에 대하여 설명하면 다음과 같다.
먼저, 설프 리프레쉬 전과후에 전셀에 대한 리프레쉬 동작을 해야 하는 이유를 설명하면 다음과 같다.
제1도는 셀프 리프레쉬 전셀에 대한 리프레쉬가 없는 경우의 타이밍도이다.
제1도에서 마지막으로 액세스된 어드레스는 외부 어드레스(External Address : Aext)이고 이때 바로 셀프 리프레쉬에 진입해서 리프레쉬 시간(tREF)동안에 리프레쉬를 수행 후 종료를 했다면 외부 어드레스(Aext)는 내부 어드레스(Internal Address : AInt)의 순차에 따라 2REF만에 리프레쉬가 되어 주어진 어드레스 필드와 리프레쉬 시간에 따른 동작을 하지 못하여 DRAM의 리프레쉬 상태가 보장되지 못한다.
상기 DRAM의 리프레쉬 상태가 보장되지 못하는 이유는 제1도에서와 같이, 셀프 리프레쉬가 이용하는 외부 어드레스와 내부 어드레스가 서로 상이하기 때문이다.
그러므로 셀프 리프레쉬 진입전과 진입후에 반드시 DRAM의 전셀에 대하여 버스트 모드(Burst Mode)로 리프레쉬를 해주어야 셀프 리프레쉬에 대한 DRAM의 리프레쉬 상태가 보장된다.
셀프 리프레쉬 전과후의 전셀에 대한 리프레쉬를 행하는 종래의 DRAM 리프레쉬에 대하여 설명하면 다음과 같다.
제2도 (a)는 종래의 반도체 기억소자의 셀프 리프레쉬 제어부의 구성블럭도이고, (b) 는 제2도 (a)에 따른 셀프 리프레쉬 동작타이밍도이다.
먼저, 종래의 셀프 리프레쉬 제어부는 행 어드레스 스토로브(Row Address Strobe : RAS*) 신호와, 열 어드레스 스트로브(Colum Address Strobe; CAS*) 신호를 반전입력하여 CBR(CAS Before RAS) 신호를 검출하는 (CAS 신호가 RAS 신호보다 먼저 인에이블 되었음을) CBR 검출기(1)와, 상기 CBR 검출기(1)의 출력신호를 입력으로 하여 각 시스템의 동작타이밍을 동기화하기 위해 클럭을 발생하는 클럭발생기(3)와, 상기 클럭발생기(3)의 클럭의 수를 계산하여 일정한 리프레쉬 시간(tREF) t1을 알리는 타이머(4)와, 상기 클럭발생기(3)와 타이머(4)의 출력신호를 입력으로 하여 칩의 행어드레스 필드(Row Address Field)만큼을 카운트하는 카운터(5)와, 상기카운터(5)의 출력신호에 의해 내부 RAS 신호를 발생하는 내부 RAS 신호발생기(6)와, 상기 내부 RAS 신호발생기(6)와, CBR 검출기(1)의 출력신호에 의해 내부 어드레스 카운터를 제어하기 위한 CBR 클럭신호를 출력하는 내부 어드레스 카운터 제어기(7)와, 반전입력되는 RAS* 신호를 지연반전 출력하는 터너리 인버터(Ternary Inverter)의 출력신호와, 상기 내부 RAS 신호발생기(6)의 출력신호를 타이머(4)의 출력신호를 입력으로하여 외부 RAS* 신호와 내부 RAS 신호를 선택출력하는 멀티플렉서(2)를 포함하여 구성된다.
상기와 같이 구성된 종래의 반도체 기억소자의 셀프 리프레쉬 제어부에 의한 셀프 리프레쉬 동작은 다음과 같다.
제2도 (a)에 따른 셀프 리프레쉬 동작타이밍도인 제2도 (b)에서와 같이, 셀프 리프레쉬 진입전에 종래의 셀프 리프레쉬 제어부의 CBR 신호에 의해 전셀을 리프레쉬하여 DRAM의 리프레쉬 상태를 보장해 놓은 다음 셀프 리프레쉬 종류휴에도 전(全) 셀에 대해 CRB 리프레쉬를 행하게 된다.
상기와 같이 셀프 리프레쉬 전후에 전(全) 셀에 대하여 리프레쉬를 행하면 DRAM의 리프레쉬가 보장되고, 실제로는 셀프 리프레쉬 종료후의 리프레쉬가 되기까지의 시간 때문에(tREF가 지난후의) 셀프 리프레쉬 내의 리프레쉬 상태(Refresh Rate : tREF-selt)는 전체 리프레쉬 시간(tREF)을 넘지 않게 되어 모든 셀의 리프레쉬 상태가 보장되게 된다.
그러나 종래의 반도체 기억장치의 리프레쉬에 있어서는 상위 시스템에서 DRAM의 리프레쉬 제어를 셀프 리프레쉬러 하더라도 여전히 셀프 리프레쉬 전후 리프레쉬 제어를 위한 리프레쉬 제어부의 구성이 반드시 필요하게 되는 문제점이 있었다.
본 발명은 상기와 같은 종래의 반도체 기억장치의 문제점을 해결하기 위하여 안출한것으로써, 리프레쉬에 관한 논리를 포함하는 메모리 제어부를 칩(Chip) 내부에 설계하여 셀프 리프레쉬 되도록 한 반도체 기억소자를 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 반도체 기억소자는 외부의 행 어드레스 스토로브(RAS*) 신호와, 열 어드레스 스트로브(CAS*) 신호를 받아들여 CAS*가 RAS* 보다 먼제 인에이블 되었음을 검출하는 CBR 검출기와, 상기 CBR 검출기의 출력신호에 의해 시스템의 동작타이밍을 동기화하기 위한 클럭을 발생하는 클럭발생기와, 상기 클럭발생기의 출력신호를 받아 셀프 리프레쉬 진입시간을 계산출력하는 타이머와, 상기 타이머의 출력신호에 의해 셀프 리프레쉬 진입전의 전셀 리프레쉬를 행하기 위한 클럭을 발생하는 제1오실레이터와, 상기 제1오실레이터의 출력신호를 카운트하여 행 어드레스 필드의 시간이 지난후에 제1오실레이터의 동작을 정지시키는 제1카운터와, 상기 제1카원터의 출력신호에 의해 인에이블 되어 클럭발생기의 출력신호에 동기화된 내부 RAS 신호를 출력하는 내부 RAS 신호발생기와, 외부 RAS* 신호와 타이머의 출력신호를 입력으로 하여 셀프 리프레쉬의 종료시점을 검출하는 셀프 리프레쉬 종료검출기와, 상기 셀프 리프레쉬 종료검출기의 셀프 리프레쉬 종료신호가 입력되면 셀프 리프레쉬 종료후의 전셀 리프레쉬릉 위한 클럭을 발생하는 제2오실레이터와, 상기 제2오실레이터 출력신호를 카운트하여 행 어드레스 필드의 시간이 지난후에 제2오실레이터의 동작을 정지시키는 제2카운터와, 제1오실레이터의 출력신호와 내부 RAS 신호발생기의 출력신호와, 제2오실레이터의 출력신호를 논리연산하여 출력하는 제 2 OR 게이트와, 상기 셀프 리프레쉬 종료검출기의 출력신호와 타이머의 출력신호를 논리연산하여 출력하는 제 1 OR 게이트와 제 2 OR 게이트의 출력신호와 외부의 RAS* 신호를 멀티플렉싱하여 출력하는 멀티플랙서와, 상기 CBR 검출기와 제 2 OR 게이트 출력신호를 논리연산하여 내부 어드레스 카운터 제어신호를 출력하는 제 3 OR 게이트로 이루어진 셀프 리프레쉬 제어부를 포함하여 구성됨을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명의 반도체 기억소자의 셀프 리프레쉬에 대하여 상세히 설명하면 다음과 같다.
제3도(a)는 종래의 반도체 기억소자의 셀프 리프레쉬 제어부의 구성블럭도이고, (b)는 제3도 (a)의 셀프 리프레쉬 제어부의 각 구성블럭도 신호파형도이고, (c)는 본 발명의 셀프 리프레쉬 동작타이밍도이다.
먼저, 본 발명의 반도체 소자의 셀프 리프레쉬 제어부의 구성과 동작은 다음과 같다.
외부의 행 어드레스 스트로브(RAS*) 신호와 열 어드레스 스트로브(CAS*) 신호를 받아들여 CAS*가 RAS*보다 먼저 인에이블 되었음을 검출하는 CBR 검출기(30)와, 상기 CBR 검출기 CBR 신호에 의해 시스템의 동작타이밍을 동기화 하기 위한 클럭을 발생하는 클럭발생기(31)와, 클럭발생기(31)의 출력신호를 받아 클럭의 수를 카운트하여 외부의 RAS* 신호가 인에이블된 시점부터 리프레쉬 개시시점 까지의 시간(t1)의 경과를 감지하여 셀프 리프레쉬 진입신호ψt1을 발생시키는 타이머(32)와 상기 타이머(32)의 셀프 리프레쉬 진입시간에 관한 출력신호에 의해 셀프 리프레쉬 진입전의 전(全) 셀프 리프레쉬를 행하기 위한 클럭(RASI1)을 발생하는 상기 1오실레이터(OSC1)(33)와, 상기 제1오실레이터(OSC1)(33)의 출력신호를 카운트하여 행 어드레스 필드(Row Address Filed)의 시간이 지난후에 제1오실레이터(OSC1)(33)의 동작을 정지시켜 셀프 리프레쉬 진입전의 전(全) 셀의 리프레쉬를 완료하는 제1카원터(34)와, 상기 제1카원터(34)의 출력신호(C1)에 의해 인에이블 되어 클럭발생기(31)의 출력신호에 동기화된 내부 RAS신호(RASI2)를 방생하는 내부 RAS 신호발생기(39)와, 상기 타이머 셀프 리프레쉬 진입신호(ψt1)와 외부 RAS* 신호를 입력으로하여 셀프 리프레쉬의 종료시점을 검출하는 셀프 리프레쉬 종료검출기(35)와, 상기 셀프 리프레쉬 종료검출기의 셀프 리프레쉬 종료신호(ψEX)가 입력되면 동작을 하여 셀프 리프레쉬 종료후의 전셀 리프레쉬를 위한 클럭을 발생하는 제2오실레이터(OSC2)(36)와, 상기 제2오실레이터(OSC2)(36)의 출력신호(RASI3)를 카운트하여 행 어드레스 필드(Row Address Filed)의 시간이 지난후(C2)에 제2오실레이터(OSC2)(36) 동작을 정지시키는 제2 카운터(37)와, 제1오실레이터(OSC1)(33)의 출력신호(RASI1)와 내부 RAS 신호발생기(39)의 출력신호((RASI2)와 제2오실레이터(OSC2)(36)의 출력신호(RASI3)를 논리연산하여 리프레쉬에 관한 제어신호(RASI)를 출력하는 제 2 OR 게이트(40)와, 상기 셀프 리프레쉬 종료검출기(35)의 출력신호(ψEX)와 타이머(32)의 출력신호(ψt1)를 논리연산하여 출력하는 제 1 OR 게이트(38)와, 상기 제 1 OR 게이트(38)의 출력신호와 제 2 OR 게이트의 출력신호(RASI)와 외부의 RAS* 신호를 멀티플렉싱하여 출력하는 멀티플렉서(42)와, 상기 CBR 검출기(30)와 제 2 OR 게이트의 출력신호(RASI)를 논리연산하여 내부 어드레스 카운터 제어신호를 출력하는 제 3 OR 게이트(41)를 포함하여 구성된다.
상기와 같은 본 발명의 반도체 기억소자의 셀프 리프레쉬 제어부는 제 3도 (c)에서와 같이, 외부의 RAS*와 CAS* 신호를 입력으로 하여 CBR 검출기 (30)에서의 CBR 신호 출력후 타이머(32)에 의해 일정신간(t1)이 지난후 셀프 리프레쉬 진입과 동시에 전셀에 대한 리프레쉬(짧은 사이클을 갖는)를 행하고(RASI1), 제1카운터(34)의 카운트(주어진 Row Address Field)에 의해 RASI1의 출력이 종료되고, 셀프 리프레쉬를 위한 내부 RAS 신호발생기(39)의 RASI2의 신호가 출력된다.
그리고 셀프 리프레쉬 종료검출기(35)의 출력신호에 의해 셀프 리프레쉬가 종료되고, 제2오실레이터(OSC2)(36)와, 제 2 카원터(37)에 의해 셀프 리프레쉬가 종료와 동시에 전셀에 대한 리프레쉬를 행하게 된다(RASI1).
즉, 셀프 리프레쉬 모드를 사용하고자 하는 시스템에서 셀프 리프레쉬 진입전후에 필요한 전셀에 대한 리프레쉬와 셀프 리프레쉬에 대한 제어를 칩내부에 설계된 셀프 리프레쉬 제어부에 의해 이루어지게 하여 DRAM을 이용하여 구현하는 시스템의 구성을 효율적으로 할 수 있게 하는 효과가 있다.
Claims (1)
- 외부의 행 어드레스 스토로브(RAS*) 신호와, 열 어드레스 스트로브(CAS*) 신호를 받아들여 CAS*가 RAS* 보다 먼제 인에이블 되었음을 검출하는 CBR 검출기와,상기 CBR 검출기의 출력신호에 의해 시스템의 동작타이밍을 동기화하기 위한 클럭을 발생하는 클럭발생기와,상기 클럭발생기의 출력신호를 받아 셀프 리프레쉬 진입시간을 계산출력하는 타이머와,상기 타이머의 출력신호에 의해 셀프 리프레쉬 진입전의 전셀 리프레쉬를 행하기 위한 클럭을 발생하는 제1오실레이터와,상기 제1오실레이터의 출력신호를 카운트하여 행 어드레스 필드의 시간이 지난후에 제1오실레이터의 동작을 정지시키는 제1카운터와,상기 제1카운터의 출력신호에 의해 인에이블 되어 클럭발생기의 출력신호에 동기화된 내부 RAS 신호를 출력하는 내부 RAS 신호발생기와,외부 RAS* 신호와 타이머의 출력신호를 입력으로 하여 셀프 리프레쉬의 종료시점을 검출하는 셀프 리프레쉬 종료검출기와,상기 셀프 리프레쉬 종료검출기의 셀프 리프레쉬 종료신호가 입력되면 셀프 리프레쉬 종료후의 전셀 리프레쉬릉 위한 클럭을 발생하는 제2오실레이터와,상기 제2오실레이터 출력신호를 카운트하여 행 어드레스 필드의 시간이 지난후에 제2오실레이터의 동작을 정지시키는 제2카운터와,제1오실레이터의 출력신호와 내부 RAS 신호발생기의 출력신호와,제2오실레이터의 출력신호를 논리연산하여 출력하는 제 2 OR 게이트와,상기 셀프 리프레쉬 종료검출기의 출력신호와 타이머의 출력신호를 논리연산하여 출력하는 제 1 OR 게이트와,제 2 OR 게이트의 출력신호와 외부의 RAS* 신호를 멀티플렉싱하여 출력하는 멀티플랙서와,상기 CBR 검출기와 제 2 OR 게이트 출력신호를 논리연산하여 내부 어드레스 카운터 제어신호를 출력하는 제 3 OR 게이트로 이루어진 셀프 리프레쉬 제어부를 포함하여 구성되는 반도체 기억소자.
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| KR1019940025539A KR0140641B1 (ko) | 1994-10-06 | 1994-10-06 | 반도체 기억소자 |
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| KR1019940025539A KR0140641B1 (ko) | 1994-10-06 | 1994-10-06 | 반도체 기억소자 |
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