JP2864922B2 - ダイナミックｒａｍ装置 - Google Patents
ダイナミックｒａｍ装置Info
- Publication number
- JP2864922B2 JP2864922B2 JP4351933A JP35193392A JP2864922B2 JP 2864922 B2 JP2864922 B2 JP 2864922B2 JP 4351933 A JP4351933 A JP 4351933A JP 35193392 A JP35193392 A JP 35193392A JP 2864922 B2 JP2864922 B2 JP 2864922B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- refresh
- cbr
- self
- ras
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Description
【０００１】
【産業上の利用分野】本発明はダイナミックＲＡＭ装置
に関し、特にＣＡＳ（カラムアドレスストローブ）ビフ
ォアＲＡＳ（ローアドレスストローブ）リフレッシュ方
式によりセルフリフレッシュを行うダイナミックＲＡＭ
型の半導体記憶装置に関するものである。
に関し、特にＣＡＳ（カラムアドレスストローブ）ビフ
ォアＲＡＳ（ローアドレスストローブ）リフレッシュ方
式によりセルフリフレッシュを行うダイナミックＲＡＭ
型の半導体記憶装置に関するものである。
【０００２】
【従来の技術】ＣＡＳビフォアＲＡＳリフレッシュ方式
はＣＢＲリフレッシュ方式とも称されるもので、その機
能ブロック図が図４に示されており、図５にその動作タ
イムチャートが示されている。図において、ＣＢＲ判定
回路１は反転ＲＡＳ信号の立下り（アクティブ化）より
も前に反転ＣＡＳ信号の立下り（アクティブ化）があっ
たことを検出して、タイマ５のためのタイマ制御信号を
生成し、またセルフリフレッシュ開始のためのＣＢＲ信
号を生成する。
はＣＢＲリフレッシュ方式とも称されるもので、その機
能ブロック図が図４に示されており、図５にその動作タ
イムチャートが示されている。図において、ＣＢＲ判定
回路１は反転ＲＡＳ信号の立下り（アクティブ化）より
も前に反転ＣＡＳ信号の立下り（アクティブ化）があっ
たことを検出して、タイマ５のためのタイマ制御信号を
生成し、またセルフリフレッシュ開始のためのＣＢＲ信
号を生成する。
【０００３】ＲＡＳ系制御信号発生回路２はこのＣＢＲ
信号を受けてリフレッシュ時のＲＡＳ系の制御信号（図
示せず）を発生すると共に、セルフリフレッシュの終了
毎にリフレッシュ終了信号を発生する。ＣＡＳ系制御信
号発生回路３は、反転ＣＡＳ信号がアクティブ状態（ロ
ー状態）にある間ＣＡＳ系の制御信号（図示せず）を発
生するものである。
信号を受けてリフレッシュ時のＲＡＳ系の制御信号（図
示せず）を発生すると共に、セルフリフレッシュの終了
毎にリフレッシュ終了信号を発生する。ＣＡＳ系制御信
号発生回路３は、反転ＣＡＳ信号がアクティブ状態（ロ
ー状態）にある間ＣＡＳ系の制御信号（図示せず）を発
生するものである。
【０００４】ＣＢＳセルフリフレッシュ制御回路４はＣ
ＢＲ信号，タイマ５からのタイマ信号，リフレッシュ終
了信号等を受けてＣＢＲセルフリフレッシュ動作の制御
を行うもので、ＣＢＳセルフリフレッシュ状態に入った
ことを示すセルフリフレッシュエントリ信号を生成して
ナンドゲート６を閉に制御し、以降反転ＲＡＳ信号の受
付を禁止し、その代りに内部ＲＡＳ信号を生成してナン
ドゲート７を介してＲＡＳ系制御信号発生回路２へ内部
ＲＡＳ信号を供給する（ＲＡＳ１として示している）。
また、反転ＣＡＳ禁止信号をも発生してナンドゲート９
を介して内部のＣＡＳ信号としてＣＡＳ系制御信号発生
回路３へ供給する（ＣＡＳ１として示している）。
ＢＲ信号，タイマ５からのタイマ信号，リフレッシュ終
了信号等を受けてＣＢＲセルフリフレッシュ動作の制御
を行うもので、ＣＢＳセルフリフレッシュ状態に入った
ことを示すセルフリフレッシュエントリ信号を生成して
ナンドゲート６を閉に制御し、以降反転ＲＡＳ信号の受
付を禁止し、その代りに内部ＲＡＳ信号を生成してナン
ドゲート７を介してＲＡＳ系制御信号発生回路２へ内部
ＲＡＳ信号を供給する（ＲＡＳ１として示している）。
また、反転ＣＡＳ禁止信号をも発生してナンドゲート９
を介して内部のＣＡＳ信号としてＣＡＳ系制御信号発生
回路３へ供給する（ＣＡＳ１として示している）。
【０００５】インバータ８は反転ＲＡＳ信号の立上り
（非アクティブ化またはリセット）を検出して、ＲＡＳ
終了信号（ＲＡＳ ＥＮＤ）を発生し、ＣＢＲセルフリ
フレッシュ制御回路４へ供給するものである。
（非アクティブ化またはリセット）を検出して、ＲＡＳ
終了信号（ＲＡＳ ＥＮＤ）を発生し、ＣＢＲセルフリ
フレッシュ制御回路４へ供給するものである。
【０００６】ＣＢＲ判定回路１のＣＢＲ信号発生部分の
回路を図６（Ａ）に示し、その動作波形を図６（Ｂ）に
示す。図６に示す如く、ＣＢＲ判定回路１は反転ＲＡＳ
信号の立下り以前に反転ＣＡＳ信号が立下ったことを検
出して、セルフリフレッシュ開始のためのＣＢＲ信号を
発生する。
回路を図６（Ａ）に示し、その動作波形を図６（Ｂ）に
示す。図６に示す如く、ＣＢＲ判定回路１は反転ＲＡＳ
信号の立下り以前に反転ＣＡＳ信号が立下ったことを検
出して、セルフリフレッシュ開始のためのＣＢＲ信号を
発生する。
【０００７】反転ＲＡＳ信号及び反転ＣＡＳ信号がアク
ティブであるロー状態に維持されている間、タイマ５に
よって１００μｓ経過した時点で、ＣＢＲセルフリフレ
ッシュ制御回路４からセルフリフレッシュエントリ信号
が発生され、セルフリフレッシュモード状態に入ったこ
とが示される。この信号によってナンドゲート６が閉と
なって反転ＲＡＳ信号は内部回路と切離され、内部回路
はＣＢＲセルフリフレッシュ制御回路４から生成される
内部ＲＡＳ信号により制御されることになる。
ティブであるロー状態に維持されている間、タイマ５に
よって１００μｓ経過した時点で、ＣＢＲセルフリフレ
ッシュ制御回路４からセルフリフレッシュエントリ信号
が発生され、セルフリフレッシュモード状態に入ったこ
とが示される。この信号によってナンドゲート６が閉と
なって反転ＲＡＳ信号は内部回路と切離され、内部回路
はＣＢＲセルフリフレッシュ制御回路４から生成される
内部ＲＡＳ信号により制御されることになる。
【０００８】ＣＢＲセルフリフレッシュモードに入る
と、反転ＣＡＳ禁止信号がＣＢＲセルフリフレッシュ制
御回路４から生成されゲート９によって反転ＣＡＳ信号
に関係なく、ＣＡＳ１信号がアクティブ状態（ハイ状
態）に維持される。また、内部ＲＡＳ信号はタイマ５に
よりある一定周期でセットされ、リフレッシュ終了信号
によりリセットされるようになっている。
と、反転ＣＡＳ禁止信号がＣＢＲセルフリフレッシュ制
御回路４から生成されゲート９によって反転ＣＡＳ信号
に関係なく、ＣＡＳ１信号がアクティブ状態（ハイ状
態）に維持される。また、内部ＲＡＳ信号はタイマ５に
よりある一定周期でセットされ、リフレッシュ終了信号
によりリセットされるようになっている。
【０００９】ＣＢＲ反転回路１では、ＣＡＳ１信号がハ
イ状態でかつ内部ＲＡＳ信号のゲート７を経たＲＡＳ１
信号が一定周期でアクティブとなることにより、この周
期に同期してセルフリフレッシュ用のＣＢＲ信号が発生
されるようになっているのである。このＣＢＲ信号によ
りメモリ（図示せず）はリフレッシュフレされるので、
一定周期でＣＢＲ信号が到来すれば、メモリはこの周期
でリフレッシュされることになる。
イ状態でかつ内部ＲＡＳ信号のゲート７を経たＲＡＳ１
信号が一定周期でアクティブとなることにより、この周
期に同期してセルフリフレッシュ用のＣＢＲ信号が発生
されるようになっているのである。このＣＢＲ信号によ
りメモリ（図示せず）はリフレッシュフレされるので、
一定周期でＣＢＲ信号が到来すれば、メモリはこの周期
でリフレッシュされることになる。
【００１０】ＣＢＲリフレッシュモードから抜けるに
は、反転ＲＡＳ信号を非アクティブ化すなわちハイレベ
ルにリセットすれば、インバータ８を経たＲＡＳ ＥＮ
Ｄ信号が立下ってＣＢＲセルフリフレッシュ制御回路４
はリセットされて、ＣＢＲリフレッシュモードは終了す
る。
は、反転ＲＡＳ信号を非アクティブ化すなわちハイレベ
ルにリセットすれば、インバータ８を経たＲＡＳ ＥＮ
Ｄ信号が立下ってＣＢＲセルフリフレッシュ制御回路４
はリセットされて、ＣＢＲリフレッシュモードは終了す
る。
【００１１】この場合、内部のタイマ５によりＣＢＲ信
号が発生した瞬間に、反転ＲＡＳ信号をリセットしても
このＣＢＲ信号によるリフレッシュが完全に終了するま
ではＣＢＲリフレッシュモードから抜けられない。従っ
て、その間は反転ＲＡＳ信号は非アクティブ状態（ハイ
状態）のままスタンバイ状態としておく必要があり、こ
の時間がｔrps （セルフリフレッシュ時のＲＡＳプリチ
ャージ時間）と称され、ダイナミックＲＡＭの主要特性
の一つとなっている。
号が発生した瞬間に、反転ＲＡＳ信号をリセットしても
このＣＢＲ信号によるリフレッシュが完全に終了するま
ではＣＢＲリフレッシュモードから抜けられない。従っ
て、その間は反転ＲＡＳ信号は非アクティブ状態（ハイ
状態）のままスタンバイ状態としておく必要があり、こ
の時間がｔrps （セルフリフレッシュ時のＲＡＳプリチ
ャージ時間）と称され、ダイナミックＲＡＭの主要特性
の一つとなっている。
【００１２】
【発明が解決しようとする課題】この種のＣＢＲリフレ
ッシュ方式のダイナミックＲＡＭ装置では、このｔrps
の値をユーザに開示する必要があるが、上述した従来の
ＣＢＲセルフリフレッシュ回路では、このｔrps の値を
測定することができない。
ッシュ方式のダイナミックＲＡＭ装置では、このｔrps
の値をユーザに開示する必要があるが、上述した従来の
ＣＢＲセルフリフレッシュ回路では、このｔrps の値を
測定することができない。
【００１３】すなわち、従来の回路では、ＣＢＲ信号の
セットは内部タイマにより制御されているので、外部か
らこのＣＢＲ信号のセットの制御は不可能であり、よっ
てＣＢＲ信号の発生の瞬間に反転ＲＡＳ信号をリセット
することは極めて困難となっている。その結果、ＣＢＲ
信号の発生と同時に反転ＲＡＳ信号をリセットさせて、
当該ＣＢＲ信号によるリフレッシュが完全に終了するま
でのｔrps を測定することは不可能なのである。
セットは内部タイマにより制御されているので、外部か
らこのＣＢＲ信号のセットの制御は不可能であり、よっ
てＣＢＲ信号の発生の瞬間に反転ＲＡＳ信号をリセット
することは極めて困難となっている。その結果、ＣＢＲ
信号の発生と同時に反転ＲＡＳ信号をリセットさせて、
当該ＣＢＲ信号によるリフレッシュが完全に終了するま
でのｔrps を測定することは不可能なのである。
【００１４】従って、現状ではこのｔrps を正しく評価
できないために、実際のメモリ製品の実力値が判定でき
ず、ユーザに対してｔrps の最適値を提供できないとい
う欠点がある。
できないために、実際のメモリ製品の実力値が判定でき
ず、ユーザに対してｔrps の最適値を提供できないとい
う欠点がある。
【００１５】本発明の目的は、このｔrps の値を実測可
能として真のｔrps をユーザに提供できるようにしたダ
イナミックＲＡＭ装置を提供することである。
能として真のｔrps をユーザに提供できるようにしたダ
イナミックＲＡＭ装置を提供することである。
【００１６】
【課題を解決するための手段】 本発明は、ＣＡＳビフ
ォアＲＡＳリフレッシュ方式によりセルフリフレッシュ
を行うべくＲＡＳ信号に応答して起動される内部タイマ
によって自動的に一定周期のセルフリフレッシュ信号を
発生するよう構成されたダイナミックＲＡＭ装置におい
て、ＲＡＳ、ＣＡＳ及びライトイネーブル信号の論理の
組み合わせに基づいて前記セルフリフレッシュ信号の発
生を禁止し、この禁止期間中に外部指令に応答して前記
ＲＡＳ信号の非アクティブ化と同時に擬似セルフリフレ
ッシュを行う手段を設けたものである。
ォアＲＡＳリフレッシュ方式によりセルフリフレッシュ
を行うべくＲＡＳ信号に応答して起動される内部タイマ
によって自動的に一定周期のセルフリフレッシュ信号を
発生するよう構成されたダイナミックＲＡＭ装置におい
て、ＲＡＳ、ＣＡＳ及びライトイネーブル信号の論理の
組み合わせに基づいて前記セルフリフレッシュ信号の発
生を禁止し、この禁止期間中に外部指令に応答して前記
ＲＡＳ信号の非アクティブ化と同時に擬似セルフリフレ
ッシュを行う手段を設けたものである。
【００１７】
【実施例】以下、図面を参照しつつ本発明の実施例につ
き詳述する。
き詳述する。
【００１８】図１は本発明の実施例のブロック図であ
り、図４と同等部分は同一符号にて示されている。本実
施例では、図４の構成に、テストモード判定回路１０が
追加されており、このテストモード判定回路１０は反転
ＲＡＳ信号，反転ＣＡＳ信号，反転ＷＥ信号（ライトイ
ネーブル信号）が全てアクティブとなったときにテスト
モード状態に移行したことを検出してテスト信号を生成
するものである。
り、図４と同等部分は同一符号にて示されている。本実
施例では、図４の構成に、テストモード判定回路１０が
追加されており、このテストモード判定回路１０は反転
ＲＡＳ信号，反転ＣＡＳ信号，反転ＷＥ信号（ライトイ
ネーブル信号）が全てアクティブとなったときにテスト
モード状態に移行したことを検出してテスト信号を生成
するものである。
【００１９】このテストモード状態への移行条件は、上
記三つの信号が全てアクティブになることであるが、こ
の条件はＪＥＤＥＣ（メモリの国際標準規格）に定めら
れたスペックに依るものである。
記三つの信号が全てアクティブになることであるが、こ
の条件はＪＥＤＥＣ（メモリの国際標準規格）に定めら
れたスペックに依るものである。
【００２０】このテスト信号はＣＢＲ判定回路１及びＣ
ＢＲセルフリフレッシュ制御回路４へ入力されている。
ＣＢＲ判定回路１では、図３（Ａ）にその一部回路を、
また（Ｂ）にその動作タイムチャートを示す如く、イン
バータ３２を介してＣＢＲ信号発生のためのナンドゲー
ト３０をこのテスト信号により閉として、ＣＢＲ信号の
発生が禁止されるようになっている。
ＢＲセルフリフレッシュ制御回路４へ入力されている。
ＣＢＲ判定回路１では、図３（Ａ）にその一部回路を、
また（Ｂ）にその動作タイムチャートを示す如く、イン
バータ３２を介してＣＢＲ信号発生のためのナンドゲー
ト３０をこのテスト信号により閉として、ＣＢＲ信号の
発生が禁止されるようになっている。
【００２１】ＣＢＲセルフリフレッシュ制御回路４で
は、このテスト信号によりセルフリフレッシュエントリ
信号が発生されると共に反転ＣＡＳ禁止信号が発生され
るようになっている。
は、このテスト信号によりセルフリフレッシュエントリ
信号が発生されると共に反転ＣＡＳ禁止信号が発生され
るようになっている。
【００２２】更に、外部入力信号がＣＢＲ判定回路１及
びＣＢＲセルフリフレッシュ制御回路４へ入力されてい
る。ＣＢＲ回路１では図３に示す如く、外部入力信号が
インバータ３１を介してナンドゲート３３へ入力される
と、テスト信号がハイレベルのアクティブ状態にあるの
で、ナンドゲート３４から単発の擬似ＣＢＲ信号が生成
される。
びＣＢＲセルフリフレッシュ制御回路４へ入力されてい
る。ＣＢＲ回路１では図３に示す如く、外部入力信号が
インバータ３１を介してナンドゲート３３へ入力される
と、テスト信号がハイレベルのアクティブ状態にあるの
で、ナンドゲート３４から単発の擬似ＣＢＲ信号が生成
される。
【００２３】ＣＢＲセルフリフレッシュ制御回路４で
は、この外部入力信号に応答して内部ＲＡＳ信号が生成
され、先の擬似ＣＢＲ信号と共にセルフリフレッシュが
可能となるようになっている。
は、この外部入力信号に応答して内部ＲＡＳ信号が生成
され、先の擬似ＣＢＲ信号と共にセルフリフレッシュが
可能となるようになっている。
【００２４】図２は図１のブロックの動作タイムチャー
トであり、テストモード時の動作波形が示されている。
尚、通常のＣＢＲセルフリフレッシュの動作時において
は、図３のタイムチャートと同じであるのでその説明は
省略する。
トであり、テストモード時の動作波形が示されている。
尚、通常のＣＢＲセルフリフレッシュの動作時において
は、図３のタイムチャートと同じであるのでその説明は
省略する。
【００２５】図２を参照すると、反転ＲＡＳ信号，反転
ＣＡＳ信号，反転ＷＥ信号が全てアクティブ状態になっ
たときにテストモード判定回路１０はテストモードであ
ることを検出し、テスト信号をアクティブ（ハイレベ
ル）とする。このテスト信号を受けてセルフリフレッシ
ュモード状態となるが、このとき、ＣＢＲ判定回路１で
は、図３に示した様にインバータ３２の出力によりナン
ドゲート３０が閉となってＣＢＲ信号の発生が禁止され
る。
ＣＡＳ信号，反転ＷＥ信号が全てアクティブ状態になっ
たときにテストモード判定回路１０はテストモードであ
ることを検出し、テスト信号をアクティブ（ハイレベ
ル）とする。このテスト信号を受けてセルフリフレッシ
ュモード状態となるが、このとき、ＣＢＲ判定回路１で
は、図３に示した様にインバータ３２の出力によりナン
ドゲート３０が閉となってＣＢＲ信号の発生が禁止され
る。
【００２６】これに代って外部入力信号により擬似ＣＢ
Ｒ信号がセットされるようになっている。すなわち、外
部入力信号がインバータ３１，ナンドゲート３３及び３
４を動作させて、この外部入力信号の入力に応答して擬
似ＣＢＲ信号が生成される。
Ｒ信号がセットされるようになっている。すなわち、外
部入力信号がインバータ３１，ナンドゲート３３及び３
４を動作させて、この外部入力信号の入力に応答して擬
似ＣＢＲ信号が生成される。
【００２７】この擬似ＣＢＲ信号によりメモリ（図示せ
ず）がリフレッシュされると、リフレッシュ終了信号が
ＲＡＳ系制御信号発生回路２から出力され、擬似ＣＢＲ
信号がリセットされ、結果的に外部入力信号に応答して
単発的に擬似ＣＢＲ信号が発生されたことになる。
ず）がリフレッシュされると、リフレッシュ終了信号が
ＲＡＳ系制御信号発生回路２から出力され、擬似ＣＢＲ
信号がリセットされ、結果的に外部入力信号に応答して
単発的に擬似ＣＢＲ信号が発生されたことになる。
【００２８】よって、テストモード時に反転ＲＡＳ信号
を非アクティブ（リセット）すると同時に、外部入力信
号を印加すれば、反転ＲＡＳ信号のリセットと共に擬似
的にＣＢＲ信号が単発的に生成されるので、ＣＢＲリフ
レッシュ時のｔrps を実測することが可能となるのであ
る。
を非アクティブ（リセット）すると同時に、外部入力信
号を印加すれば、反転ＲＡＳ信号のリセットと共に擬似
的にＣＢＲ信号が単発的に生成されるので、ＣＢＲリフ
レッシュ時のｔrps を実測することが可能となるのであ
る。
【００２９】
【発明の効果】叙上の如く、本発明によれば、テストモ
ード時に外部入力信号に応答して擬似的にＣＢＲ信号を
単発的に発生可能としたので、反転ＲＡＳ信号のリセッ
トとＣＢＲ信号のセットとを同時に発生させることがで
きるようになってｔrps の測定評価が可能になるという
効果がある。
ード時に外部入力信号に応答して擬似的にＣＢＲ信号を
単発的に発生可能としたので、反転ＲＡＳ信号のリセッ
トとＣＢＲ信号のセットとを同時に発生させることがで
きるようになってｔrps の測定評価が可能になるという
効果がある。
【図１】本発明の実施例のブロック図である。
【図２】本発明の実施例の動作を示すタイムチャートで
ある。
ある。
【図３】（Ａ）は図１のＣＢＲ判定回路の一部具体例を
示す図，（Ｂ）はその動作タイムチャートである。
示す図，（Ｂ）はその動作タイムチャートである。
【図４】従来のＣＢＲセルフリフレッシュ制御回路のブ
ロック図である。
ロック図である。
【図５】図４のブロックの動作を示すタイムチャートで
ある。
ある。
【図６】（Ａ）は図４のＣＢＲ判定回路の一部具体例を
示す図，（Ｂ）はその動作タイムチャートである。
示す図，（Ｂ）はその動作タイムチャートである。
１ ＣＢＲ判定回路 ２ ＲＡＳ系制御信号発生回路 ３ ＣＡＳ系制御信号発生回路 ４ ＣＢＲセルフリフレッシュ制御回路 ５ タイマ １０ テストモード判定回路
Claims (1)
- 【請求項１】 ＣＡＳビフォアＲＡＳリフレッシュ方式
によりセルフリフレッシュを行うべくＲＡＳ信号に応答
して起動される内部タイマによって自動的に一定周期の
セルフリフレッシュ信号を発生するよう構成されたダイ
ナミックＲＡＭ装置において、ＲＡＳ、ＣＡＳ及びライ
トイネーブル信号の論理の組み合わせに基づいて前記セ
ルフリフレッシュ信号の発生を禁止し、この禁止期間中
に外部指令に応答して前記ＲＡＳ信号の非アクティブ化
と同時に擬似セルフリフレッシュを行う手段を設けたこ
とを特徴とするダイナミックＲＡＭ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4351933A JP2864922B2 (ja) | 1992-12-09 | 1992-12-09 | ダイナミックｒａｍ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4351933A JP2864922B2 (ja) | 1992-12-09 | 1992-12-09 | ダイナミックｒａｍ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06180985A JPH06180985A (ja) | 1994-06-28 |
| JP2864922B2 true JP2864922B2 (ja) | 1999-03-08 |
Family
ID=18420618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4351933A Expired - Fee Related JP2864922B2 (ja) | 1992-12-09 | 1992-12-09 | ダイナミックｒａｍ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2864922B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100522312B1 (ko) * | 2000-12-19 | 2005-10-18 | (주)이엠엘에스아이 | 슈도우 에스램의 셀프 리프레쉬 정지 장치 |
| JP2017157258A (ja) * | 2016-03-01 | 2017-09-07 | 力晶科技股▲ふん▼有限公司 | セルフリフレッシュ制御装置及び揮発性半導体記憶装置 |
-
1992
- 1992-12-09 JP JP4351933A patent/JP2864922B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06180985A (ja) | 1994-06-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5063041B2 (ja) | 向上されたリフレッシュメカニズムを有するダイナミック半導体メモリ | |
| JP4000206B2 (ja) | 半導体記憶装置 | |
| US7652943B2 (en) | Semiconductor memory device, test circuit and test method | |
| KR100909408B1 (ko) | 반도체 메모리 및 반도체 메모리의 동작 방법 | |
| USRE37273E1 (en) | Synchronous semiconductor device with discontinued functions at power down | |
| KR930024023A (ko) | 반도체 기억 장치 | |
| US5583818A (en) | Self-refresh method and refresh control circuit of a semiconductor memory device | |
| JP3001342B2 (ja) | 記憶装置 | |
| JPH05282865A (ja) | 半導体記憶装置 | |
| KR100614200B1 (ko) | 리얼 억세스 타임 측정을 위한 의사 스태틱 램의 셀프리프레쉬 회로 및 이를 위한 셀프 리프레쉬 회로의 동작방법 | |
| JP2985834B2 (ja) | シンクロノスディラムのリフレッシュカウンターテストモード方法及びその装置 | |
| US20060209610A1 (en) | Semiconductor memory and method for analyzing failure of semiconductor memory | |
| KR100462085B1 (ko) | 반도체 기억 회로 | |
| JP2864922B2 (ja) | ダイナミックｒａｍ装置 | |
| US7287142B2 (en) | Memory device and method for arbitrating internal and external access | |
| KR100634440B1 (ko) | 오토-리프레쉬 명령에 선별적으로 동작하는 디램, 그것의오토-리프레쉬 동작을 제어하는 메모리, 디램 및 메모리를포함한 메모리 시스템, 그리고 그것의 동작 방법들 | |
| KR100712492B1 (ko) | 반도체 메모리 장치의 셀프 리프레쉬 회로 및 그 방법 | |
| US7068559B2 (en) | Word line enable timing determination circuit of a memory device and methods of determining word line enable timing in the memory device | |
| US20050180241A1 (en) | Pseudo static random access memory and data refresh method thereof | |
| KR100286346B1 (ko) | 에스디램의 리프레쉬 회로 | |
| KR100480553B1 (ko) | 디램장치의리프레쉬제어방법 | |
| US7089351B2 (en) | Semiconductor memory device for preventing a late write from disturbing a refresh operation | |
| JP2786961B2 (ja) | 半導体記憶装置 | |
| JP3087691B2 (ja) | 半導体記憶装置 | |
| JP3705759B2 (ja) | 同期式半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19960716 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981117 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071218 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081218 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091218 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091218 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101218 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |