JP2985834B2 - シンクロノスディラムのリフレッシュカウンターテストモード方法及びその装置 - Google Patents
シンクロノスディラムのリフレッシュカウンターテストモード方法及びその装置Info
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
-
- G—PHYSICS
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G—PHYSICS
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Landscapes
- Engineering & Computer Science (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明は、シンクロノスディ
ラム（Synchronous ＤＲＡＭ；以下“ＳＤＲＡＭ”とい
う）に関し、特にテストモードの際にリフレッシュカウ
ンターのテストのため内部で発生するバースト選択アド
レスの状態を指定し、外部からバースト命令の際に伴う
バンク選択アドレスと対応するようにすることにより、
リフレッシュカウンターのテストを簡単に行うよう一つ
のシンクロノスディラムのリフレッシュカウンターテス
トモード方法及びその装置に関する。
ラム（Synchronous ＤＲＡＭ；以下“ＳＤＲＡＭ”とい
う）に関し、特にテストモードの際にリフレッシュカウ
ンターのテストのため内部で発生するバースト選択アド
レスの状態を指定し、外部からバースト命令の際に伴う
バンク選択アドレスと対応するようにすることにより、
リフレッシュカウンターのテストを簡単に行うよう一つ
のシンクロノスディラムのリフレッシュカウンターテス
トモード方法及びその装置に関する。
【０００２】
【従来の技術】通常、ＳＤＲＡＭの自動リフレッシュ
（Auto Refresh）動作は従来のディラム（DRAM）におい
て、ＣＡＳ−before−ＲＡＳ（ＣＢＲ）リフレッシュ動
作と類似し、半導体装置内部のリフレッシュカウンター
からローアドレスを受信してリフレッシュサイクルを進
める。
（Auto Refresh）動作は従来のディラム（DRAM）におい
て、ＣＡＳ−before−ＲＡＳ（ＣＢＲ）リフレッシュ動
作と類似し、半導体装置内部のリフレッシュカウンター
からローアドレスを受信してリフレッシュサイクルを進
める。
【０００３】ＳＤＲＡＭの自動リフレッシュ動作の特徴
は次の通りである。
は次の通りである。
【０００４】一番目に、自動リフレッシュ（Auto Refre
sh）信号入力後にバンクのＲＡＳ信号が動作し、内部に
予め設けられている所定の遅延時間後、自動的にフリー
チャージ状態に戻るセルフタイムド（self-timed）ＲＡ
Ｓ信号方式を採っているため、自動リフレッシュ出口
（Exit）命令が不要である。
sh）信号入力後にバンクのＲＡＳ信号が動作し、内部に
予め設けられている所定の遅延時間後、自動的にフリー
チャージ状態に戻るセルフタイムド（self-timed）ＲＡ
Ｓ信号方式を採っているため、自動リフレッシュ出口
（Exit）命令が不要である。
【０００５】二番目に、バンク選択アドレス（Bank Sel
ect Address ；以下“ＢＳ”という）に該当するカウン
タービットがリフレッシュの最下位ビット（ＬＳＢ）の
ため、ＢＳを含むリフレッシュサイクルの場合、毎自動
リフレッシュサイクルごとにＢＳがトグルすることにな
る。
ect Address ；以下“ＢＳ”という）に該当するカウン
タービットがリフレッシュの最下位ビット（ＬＳＢ）の
ため、ＢＳを含むリフレッシュサイクルの場合、毎自動
リフレッシュサイクルごとにＢＳがトグルすることにな
る。
【０００６】では、従来技術によるＳＤＲＡＭのリフレ
ッシュカウンター及び自動リフレッシュ命令の動作タイ
ミングと、さらにテストモード進入及びリフレッシュカ
ウンターのテストサイクルの動作タイミングが示す図１
乃至図３を参照して説明することにする。
ッシュカウンター及び自動リフレッシュ命令の動作タイ
ミングと、さらにテストモード進入及びリフレッシュカ
ウンターのテストサイクルの動作タイミングが示す図１
乃至図３を参照して説明することにする。
【０００７】説明に先立ち、本明細書のＳＤＲＡＭで用
いられる信号の意味を先ず説明する。
いられる信号の意味を先ず説明する。
【０００８】ＣＬＫは、システムクロック入力（System
Clock input）信号を意味する。
Clock input）信号を意味する。
【０００９】command は、／ＣＳ、／ＲＡＳ、／ＣＡ
Ｓ、／Ｗｅの組合せにより決定される命令入力信号を意
味する。
Ｓ、／Ｗｅの組合せにより決定される命令入力信号を意
味する。
【００１０】Auto Refreshは、自動リフレッシュ命令入
力信号を意味し、従来ＤＲＡＭのＣＡＳ−before−ＲＡ
Ｓリフレッシュと類似な信号である。
力信号を意味し、従来ＤＲＡＭのＣＡＳ−before−ＲＡ
Ｓリフレッシュと類似な信号である。
【００１１】xcnt［０：ｎ］は、０−ｎまでのローに該
当するリフレッシュカウンター出力信号を意味する。
当するリフレッシュカウンター出力信号を意味する。
【００１２】xcnt［BS］は、バンク選択アドレス（Bank
Select Address ；BS）に該当するリフレッシュカウン
ター出力であり、シンクロノスメモリでリフレッシュカ
ウンターの最下位ビット（ＬＳＢ）に該当する。
Select Address ；BS）に該当するリフレッシュカウン
ター出力であり、シンクロノスメモリでリフレッシュカ
ウンターの最下位ビット（ＬＳＢ）に該当する。
【００１３】xcntinc は、リフレッシュカウンターから
順次増加した信号であり、毎自動リフレッシュサイクル
ごとに発生する。
順次増加した信号であり、毎自動リフレッシュサイクル
ごとに発生する。
【００１４】RAS_Bk［０：１］は、バンク０又はバンク
１に該当するＲＡＳ動作信号であり、従来ＤＲＡＭの／
ＲＡ入力バッファ出力と類似する。
１に該当するＲＡＳ動作信号であり、従来ＤＲＡＭの／
ＲＡ入力バッファ出力と類似する。
【００１５】ＭＲＳは、‘Mode Register Set ’命令入
力を意味し、シンクロノスメモリに必要なモードレジス
タの状態をプログラムする。
力を意味し、シンクロノスメモリに必要なモードレジス
タの状態をプログラムする。
【００１６】test mode は、モードレジスタ（Mode Reg
ister ）のビット７に該当するＯＰ−codeの一つであ
り、‘Ｈ’にセットされるとテストモードに進みリフレ
ッシュカウンターテストサイクルに進入することにな
る。
ister ）のビット７に該当するＯＰ−codeの一つであ
り、‘Ｈ’にセットされるとテストモードに進みリフレ
ッシュカウンターテストサイクルに進入することにな
る。
【００１７】ＷＴ or ＲＤは、バーストライト（Write
）或いはリード（Read）命令入力信号を意味する。
）或いはリード（Read）命令入力信号を意味する。
【００１８】BK［ｉ］、［ｊ］は、選択されるバンクを
意味する。
意味する。
【００１９】tRC 、min は、ＲＡＳサイクル時間の最小
値を意味する。
値を意味する。
【００２０】tRCDは、ＲＡＳアクティブからバースト命
令までの必要時間を意味する。
令までの必要時間を意味する。
【００２１】tRP は、ＲＡＳフリーチャージ最少時間を
意味する。
意味する。
【００２２】PCG_All は、‘Precharge All Banks ’の
略字であり、シンクロノスメモリ内の全てのバンクを同
時にフリーチャージ状態にする命令入力信号である。
略字であり、シンクロノスメモリ内の全てのバンクを同
時にフリーチャージ状態にする命令入力信号である。
【００２３】tRRDは、ＲＡＳアクティブからＲＡＳアク
ティブまでの最少時間、又は各バンクのＲＡＳアクティ
ブ時間差を意味する。
ティブまでの最少時間、又は各バンクのＲＡＳアクティ
ブ時間差を意味する。
【００２４】ＢＳは、バンク選択アドレス（Bank Selec
t Address ）の外部入力信号である。
t Address ）の外部入力信号である。
【００２５】ＹＡは、バーストモードが進められるカラ
ムアドレスの入力信号を意味する。
ムアドレスの入力信号を意味する。
【００２６】前記信号と図面を参照して従来の技術を説
明する。
明する。
【００２７】図１は、従来技術によるＳＤＲＡＭのリフ
レッシュカウンターの構成図を示すものであり、自動リ
フレッシュサイクルごとに発生するアドレス信号（xcnt
inc）を入力にし、前記自動リフレッシュサイクルにト
グルされる最下位ビットのバンク選択アドレス信号（xc
nt［BS］）を出力する第１カウンター回路部１１と、前
記第１カウンター回路部１１に直列に連結されローアド
レスに該当するアドレス信号を出力するｎ個のカウンタ
ー回路部で構成される。
レッシュカウンターの構成図を示すものであり、自動リ
フレッシュサイクルごとに発生するアドレス信号（xcnt
inc）を入力にし、前記自動リフレッシュサイクルにト
グルされる最下位ビットのバンク選択アドレス信号（xc
nt［BS］）を出力する第１カウンター回路部１１と、前
記第１カウンター回路部１１に直列に連結されローアド
レスに該当するアドレス信号を出力するｎ個のカウンタ
ー回路部で構成される。
【００２８】図２は、従来技術による自動リフレッシュ
命令の動作タイミング図である。
命令の動作タイミング図である。
【００２９】チップ選択信号（／ＣＳ）、ラスバ（／Ｒ
ＡＳ）信号、カスバ（／ＣＡＳ）信号、ライトイネーブ
ル（／ＷＥ）信号の組合せにより自動リフレッシュ命令
ｂが入力されると、（図１のリフレッシュカウンター
で）ＢＳに該当するリフレッシュ第１カウンター回路部
１１の出力（xcnt［BS］）Ｃが、毎自動リフレッシュサ
イクルごとにトグルして発生する。
ＡＳ）信号、カスバ（／ＣＡＳ）信号、ライトイネーブ
ル（／ＷＥ）信号の組合せにより自動リフレッシュ命令
ｂが入力されると、（図１のリフレッシュカウンター
で）ＢＳに該当するリフレッシュ第１カウンター回路部
１１の出力（xcnt［BS］）Ｃが、毎自動リフレッシュサ
イクルごとにトグルして発生する。
【００３０】又、バンク１に該当するＲＡＳ動作信号
（RAS_Bk1 ）ｅが一番目の自動リフレッシュ命令信号に
より一定期間の間ローからハイに転移する。以後、 ２番
目の自動リフレッシュ命令が入力されることになれば、
バンク０に該当するＲＡＳ動作信号（RAS_Bk）が一定期
間の間、ローからハイに転移する。
（RAS_Bk1 ）ｅが一番目の自動リフレッシュ命令信号に
より一定期間の間ローからハイに転移する。以後、 ２番
目の自動リフレッシュ命令が入力されることになれば、
バンク０に該当するＲＡＳ動作信号（RAS_Bk）が一定期
間の間、ローからハイに転移する。
【００３１】図３は、従来技術によるテストモード進入
及びリフレッシュカウンターのテストサイクルの動作タ
イミング図を表したものである。
及びリフレッシュカウンターのテストサイクルの動作タ
イミング図を表したものである。
【００３２】‘モードレジスタセット（Mode Register
Set ：MRS ）’命令を介しテストモードｄに進入するこ
とになれば、正常状態の際の自動リフレッシュ動作とは
別にセルフタイムド（self-timed）ＲＡＳ機能が遮断さ
れ、バーストライト（BurstWrite）又はリードサイクル
（Read cycle）進行後、外部からフリーチャージ命令を
介しＲＡＳ信号のレベルはバンクをフリーチャージ状態
に戻すためのレベルに変換される。ここでＳＤＲＡＭ
は、従来のＤＲＡＭとは別にカラムサイクルに該当する
バースト命令の際に、チップ内部のマルチバンク（mult
i-bank）中一つを選定するためＢＳ入力が伴わなければ
ならない。なお、フリーチャージの用語の意味は、リフ
レッシュカウンターによりバンク内のメモリセルをリフ
レッシュさせた後、メモリセルと連結されたワードライ
ン等の電位レベルを待機状態電圧で充電させることを表
わす。
Set ：MRS ）’命令を介しテストモードｄに進入するこ
とになれば、正常状態の際の自動リフレッシュ動作とは
別にセルフタイムド（self-timed）ＲＡＳ機能が遮断さ
れ、バーストライト（BurstWrite）又はリードサイクル
（Read cycle）進行後、外部からフリーチャージ命令を
介しＲＡＳ信号のレベルはバンクをフリーチャージ状態
に戻すためのレベルに変換される。ここでＳＤＲＡＭ
は、従来のＤＲＡＭとは別にカラムサイクルに該当する
バースト命令の際に、チップ内部のマルチバンク（mult
i-bank）中一つを選定するためＢＳ入力が伴わなければ
ならない。なお、フリーチャージの用語の意味は、リフ
レッシュカウンターによりバンク内のメモリセルをリフ
レッシュさせた後、メモリセルと連結されたワードライ
ン等の電位レベルを待機状態電圧で充電させることを表
わす。
【００３３】しかし、自動リフレッシュ命令の際にＢＳ
は内部のリフレッシュカウンターからxcnt［BS］状態が
提供され、これを外部では知ることができず、バースト
命令はバースト命令の際に入力したＢＳに該当するバン
クのＲＡＳがアクティブ状態においてのみ行われるた
め、適切なＢＳの入力が困難であるという問題が生じ
る。
は内部のリフレッシュカウンターからxcnt［BS］状態が
提供され、これを外部では知ることができず、バースト
命令はバースト命令の際に入力したＢＳに該当するバン
クのＲＡＳがアクティブ状態においてのみ行われるた
め、適切なＢＳの入力が困難であるという問題が生じ
る。
【００３４】
【発明が解決しようとする課題】従って、本発明ではテ
ストモードの際、リフレッシュカウンターのテストのた
め内部で発生するバースト選択アドレスの状態を指定
し、外部でバースト命令の際に伴うバンク選定アドレス
と対応するようにすることにより、リフレッシュカウン
ターのテストを簡単に行うようにしたシンクロノスディ
ラムのリフレッシュカウンターテスト方法及びその装置
を提供することにその目的がある。
ストモードの際、リフレッシュカウンターのテストのた
め内部で発生するバースト選択アドレスの状態を指定
し、外部でバースト命令の際に伴うバンク選定アドレス
と対応するようにすることにより、リフレッシュカウン
ターのテストを簡単に行うようにしたシンクロノスディ
ラムのリフレッシュカウンターテスト方法及びその装置
を提供することにその目的がある。
【００３５】
【課題を解決するための手段】前記の目的の達成のた
め、本発明によるシンクロノスディラムのリフレッシュ
カウンターテストモード方法は、リフレッシュカウンタ
ーのＬＳＢからバンク選択アドレスに該当するｋ個のＢ
Ｓ入力を順次連結する第１課程と、２ｋの自動リフレッ
シュ命令を連続的に入力して全てのバンクのＲＡＳ信号
をアクティブさせる第２課程と、最終自動リフレッシュ
命令後、各バンクに対し一つのバーストサイクルずつ、
２ｍ回のバーストサイクルを命令するライト又はリード
動作を進める第３課程と、前記第３課程後、フリーチャ
ージにより全てのバンクをフリーチャージ状態に戻す第
４課程とを具えている。
め、本発明によるシンクロノスディラムのリフレッシュ
カウンターテストモード方法は、リフレッシュカウンタ
ーのＬＳＢからバンク選択アドレスに該当するｋ個のＢ
Ｓ入力を順次連結する第１課程と、２ｋの自動リフレッ
シュ命令を連続的に入力して全てのバンクのＲＡＳ信号
をアクティブさせる第２課程と、最終自動リフレッシュ
命令後、各バンクに対し一つのバーストサイクルずつ、
２ｍ回のバーストサイクルを命令するライト又はリード
動作を進める第３課程と、前記第３課程後、フリーチャ
ージにより全てのバンクをフリーチャージ状態に戻す第
４課程とを具えている。
【００３６】前記目的の達成のため、本発明によるシン
クロノスディラムのリフレッシュカウンター回路は、自
動リフレッシュサイクルごとに発生するアドレス信号を
入力にし、さらに全てのレジスタセット命令によるチッ
プがテストモードに進むことになれば、パルスを発生す
る信号をリセット入力にしてテストモード進入時に最下
位ビットのバンク選択アドレス信号を入力する第１カウ
ンター手段と、前記第１カウンター手段に直列に連結さ
れローアドレスに該当するｎ個のアドレス信号を出力す
るｎ個の第２カウンター手段を具えている。
クロノスディラムのリフレッシュカウンター回路は、自
動リフレッシュサイクルごとに発生するアドレス信号を
入力にし、さらに全てのレジスタセット命令によるチッ
プがテストモードに進むことになれば、パルスを発生す
る信号をリセット入力にしてテストモード進入時に最下
位ビットのバンク選択アドレス信号を入力する第１カウ
ンター手段と、前記第１カウンター手段に直列に連結さ
れローアドレスに該当するｎ個のアドレス信号を出力す
るｎ個の第２カウンター手段を具えている。
【００３７】
【発明の実施の形態】以下、本発明の実施例を添付した
図４乃至図６を参照して詳細に説明することにする。
図４乃至図６を参照して詳細に説明することにする。
【００３８】図４は、本発明の実施例によるＳＤＲＡＭ
のリフレッシュカウンターの構成図であり、自動リフレ
ッシュサイクルごとに発生するアドレス信号（xcntinc
）を入力にし、さらにモードレジスタセット命令によ
りチップがテストモードに進入することになればパルス
を発生する信号をリセット入力にし、テストモード進入
時に最下位ビットのバンク選択アドレス信号を出力する
第１カウンター回路部２１と、前記第１カウンター回路
部２１に直列に連結され、ローアドレスに該当するアド
レス信号を出力するｎ個のカウンター回路部を具える。
のリフレッシュカウンターの構成図であり、自動リフレ
ッシュサイクルごとに発生するアドレス信号（xcntinc
）を入力にし、さらにモードレジスタセット命令によ
りチップがテストモードに進入することになればパルス
を発生する信号をリセット入力にし、テストモード進入
時に最下位ビットのバンク選択アドレス信号を出力する
第１カウンター回路部２１と、前記第１カウンター回路
部２１に直列に連結され、ローアドレスに該当するアド
レス信号を出力するｎ個のカウンター回路部を具える。
【００３９】前記構成による動作説明は、図６の動作タ
イミング図を参照して説明することにする。
イミング図を参照して説明することにする。
【００４０】図５は、図４に示す第１カウンター回路部
２１の詳細回路図であり、自動リフレッシュサイクルご
とに発生するアドレス信号（xcntinc ）を入力する第１
ノード（Ｎ１）と、前記第１ノード（Ｎ１）及び第２ノ
ード（Ｎ２）の間に接続した第２インバータ（Ｉ２）
と、前記第２ノード（Ｎ２）及び第３ノード（Ｎ３）の
間に接続した第３インバータ（Ｉ３）と、電源電位（Vd
d ）及び前記第３ノード（Ｎ３）の間に接続しゲートで
第１インバータ（Ｉ１）により反転したリセット（RESE
T ）信号が印加される第１ＰＭＯＳトランジスタ（MP1
）と、前記第２及び第３ノード（Ｎ２、Ｎ３）の電位
信号により第７ノード（Ｎ７）の電位信号を反転させ第
４ノード（Ｎ４）に伝える第１伝達インバータ（ＴＩ
１）と、前記第４ノード（Ｎ４）及び第５ノード（Ｎ
５）の間に接続した第４インバータ（Ｉ４）と、前記第
２及び第３ノード（Ｎ２、Ｎ３）の電位信号により前記
第５ノード（Ｎ５）の電位信号を反転させ、前記第４ノ
ード（Ｎ４）に伝える第２伝達インバータ（ＴＩ２）
と、前記第２及び第３ノード（Ｎ２、Ｎ３）の電位信号
により、前記第５ノード（Ｎ５）の電位信号を第６ノー
ド（Ｎ６）に伝える伝達ゲート（MN1 、MN2 ）と、前記
第６ノード（Ｎ６）及び第７ノード（Ｎ７）の間に接続
した第５インバータ（Ｉ５）と、前記第２及び第３ノー
ド（Ｎ２、Ｎ３）の電位信号により前記第７ノード（Ｎ
７）の電位信号を反転させ、前記第６ノード（Ｎ６）に
伝える第３伝達インバータ（ＴＩ２）と、前記第７ノー
ド（Ｎ７）及び第８ノード（Ｎ８）の間に接続した第６
インバータ（Ｉ６）で構成される。
２１の詳細回路図であり、自動リフレッシュサイクルご
とに発生するアドレス信号（xcntinc ）を入力する第１
ノード（Ｎ１）と、前記第１ノード（Ｎ１）及び第２ノ
ード（Ｎ２）の間に接続した第２インバータ（Ｉ２）
と、前記第２ノード（Ｎ２）及び第３ノード（Ｎ３）の
間に接続した第３インバータ（Ｉ３）と、電源電位（Vd
d ）及び前記第３ノード（Ｎ３）の間に接続しゲートで
第１インバータ（Ｉ１）により反転したリセット（RESE
T ）信号が印加される第１ＰＭＯＳトランジスタ（MP1
）と、前記第２及び第３ノード（Ｎ２、Ｎ３）の電位
信号により第７ノード（Ｎ７）の電位信号を反転させ第
４ノード（Ｎ４）に伝える第１伝達インバータ（ＴＩ
１）と、前記第４ノード（Ｎ４）及び第５ノード（Ｎ
５）の間に接続した第４インバータ（Ｉ４）と、前記第
２及び第３ノード（Ｎ２、Ｎ３）の電位信号により前記
第５ノード（Ｎ５）の電位信号を反転させ、前記第４ノ
ード（Ｎ４）に伝える第２伝達インバータ（ＴＩ２）
と、前記第２及び第３ノード（Ｎ２、Ｎ３）の電位信号
により、前記第５ノード（Ｎ５）の電位信号を第６ノー
ド（Ｎ６）に伝える伝達ゲート（MN1 、MN2 ）と、前記
第６ノード（Ｎ６）及び第７ノード（Ｎ７）の間に接続
した第５インバータ（Ｉ５）と、前記第２及び第３ノー
ド（Ｎ２、Ｎ３）の電位信号により前記第７ノード（Ｎ
７）の電位信号を反転させ、前記第６ノード（Ｎ６）に
伝える第３伝達インバータ（ＴＩ２）と、前記第７ノー
ド（Ｎ７）及び第８ノード（Ｎ８）の間に接続した第６
インバータ（Ｉ６）で構成される。
【００４１】前記構成による動作は、自動リフレッシュ
サイクルごとに発生するアドレス信号（xcnt_1）を入力
にし、さらにモードレジスタセット命令によりチップが
テストモードに進むことになればパルスを発生する信号
（RESET ）をリセット入力にし、テストモード進入時に
最下位ビットのバンク選択アドレス信号を出力すること
になる。
サイクルごとに発生するアドレス信号（xcnt_1）を入力
にし、さらにモードレジスタセット命令によりチップが
テストモードに進むことになればパルスを発生する信号
（RESET ）をリセット入力にし、テストモード進入時に
最下位ビットのバンク選択アドレス信号を出力すること
になる。
【００４２】図６は、本発明の第１実施例によるリフレ
ッシュカウンターのテストサイクルの動作タイミング図
である。
ッシュカウンターのテストサイクルの動作タイミング図
である。
【００４３】バンク選択アドスレに該当するＢＳ（16M
SDRAMでA11 ピン）は、リフレッシュカウンターの最下
位ビット（LSB ）に位置するため毎回の自動リフレッシ
ュサイクルごとにＢＳの状態がトグルになる。即ち、Ｂ
Ｓが０の場合には０→１→０→１…となり、１の場合に
は１→０→１→０…となる。従って、どのＢＳで始めて
も２回の自動リフレッシュサイクルの間二つのバンクが
交互に選択される。このような状況を利用して図５の通
りテストモードの際、リフレッシュカウンターテストサ
イクルを構成すれば外部からＢＳ選定の問題なくバース
トサイクルが進められる。
SDRAMでA11 ピン）は、リフレッシュカウンターの最下
位ビット（LSB ）に位置するため毎回の自動リフレッシ
ュサイクルごとにＢＳの状態がトグルになる。即ち、Ｂ
Ｓが０の場合には０→１→０→１…となり、１の場合に
は１→０→１→０…となる。従って、どのＢＳで始めて
も２回の自動リフレッシュサイクルの間二つのバンクが
交互に選択される。このような状況を利用して図５の通
りテストモードの際、リフレッシュカウンターテストサ
イクルを構成すれば外部からＢＳ選定の問題なくバース
トサイクルが進められる。
【００４４】二回の自動リフレッシュ命令を入力すれば
二つのバンクのＲＡＳが全てアクティブとなっている。
二回目の自動リフレッシュ命令後tRCD時間を待てばバー
ストサイクルが可能であり、二つのバンク全てがアクテ
ィブ状態のため各バンクに対する二回のバーストサイク
ルを命令すれば、ライト(Write) 又はリード(Read)動作
が二つのバンクに問題なく進められる。二回のバースト
サイクルが完了すれば、ＲＡＳフリーチャージ命令によ
り二つのバンクをフリーチャージ状態に戻す。
二つのバンクのＲＡＳが全てアクティブとなっている。
二回目の自動リフレッシュ命令後tRCD時間を待てばバー
ストサイクルが可能であり、二つのバンク全てがアクテ
ィブ状態のため各バンクに対する二回のバーストサイク
ルを命令すれば、ライト(Write) 又はリード(Read)動作
が二つのバンクに問題なく進められる。二回のバースト
サイクルが完了すれば、ＲＡＳフリーチャージ命令によ
り二つのバンクをフリーチャージ状態に戻す。
【００４５】図７は、本発明の第２実施例によるリフレ
ッシュカウンターのテストサイクルの動作タイミング図
である。
ッシュカウンターのテストサイクルの動作タイミング図
である。
【００４６】モードレジスタセット（MRS ）命令により
チップがテストモードに進むことになればBS_resetとい
うパルスを発生することになり（パルスの発生は一般に
よく知られた事実のため図示しない）、該パルス、ＢＳ
−reset を図４に示すリフレッシュカウンターのＬＳＢ
であるxcnt［BS］を出力するカウンターのリセット入力
にすれば、テストモードに進入の際xcnt［BS］の状態を
予め定めたバンク選択アドレスとなるようにする。ＢＳ
の開始状態及びカウンター方式（ＢＳが毎自動リフレッ
シュごとにトグル）を知ることができるため、バースト
サイクルが進められる初ＢＳの入力が可能である。
チップがテストモードに進むことになればBS_resetとい
うパルスを発生することになり（パルスの発生は一般に
よく知られた事実のため図示しない）、該パルス、ＢＳ
−reset を図４に示すリフレッシュカウンターのＬＳＢ
であるxcnt［BS］を出力するカウンターのリセット入力
にすれば、テストモードに進入の際xcnt［BS］の状態を
予め定めたバンク選択アドレスとなるようにする。ＢＳ
の開始状態及びカウンター方式（ＢＳが毎自動リフレッ
シュごとにトグル）を知ることができるため、バースト
サイクルが進められる初ＢＳの入力が可能である。
【００４７】
【発明の効果】以上で説明したように、本発明によるシ
ンクロノスディラムのリフレッシュカウンターテストモ
ード方法及びその装置を半導体メモリ装置に用いること
になれば、テストモードの際にリフレッシュカウンター
のテストを簡単に行うことができる効果を有する。
ンクロノスディラムのリフレッシュカウンターテストモ
ード方法及びその装置を半導体メモリ装置に用いること
になれば、テストモードの際にリフレッシュカウンター
のテストを簡単に行うことができる効果を有する。
【図１】従来技術によるＳＤＲＡＭのリフレッシュカウ
ンターの構成図。
ンターの構成図。
【図２】従来技術によるＳＤＲＡＭの自動リフレッシュ
命令の動作タイミング図。
命令の動作タイミング図。
【図３】従来技術によるテストモード進入及びリフレッ
シュカウンターのテストサイクルの動作タイミング図。
シュカウンターのテストサイクルの動作タイミング図。
【図４】本発明の実施例によるＳＤＲＡＭのリフレッシ
ュカウンターの構成図。
ュカウンターの構成図。
【図５】図４に示す第１リフレッシュカウンター部の詳
細回路図。
細回路図。
【図６】本発明の第１実施例によるリフレッシュカウン
ターのテストサイクルの動作タイミング図。
ターのテストサイクルの動作タイミング図。
【図７】本発明の第２実施例によるリフレッシュカウン
ターのテストサイクルの動作タイミング図。
ターのテストサイクルの動作タイミング図。
１１、２１ カウンター回路部
Claims (3)
- 【請求項１】 ２ｍ個の内部バンクを有するシンクロノ
スディラムのリフレッシュカウンターをテストするため
のテストモード方法において、 リフレッシュカウンターの最下位ビットからｋ個のバン
ク選択アドレスの入力を順次連結する第１課程と、 ２ｋの自動リフレッシュ命令を連続的に入力して全ての
バンクのラス信号をアクティブさせる第２課程と、 最終自動リフレッシュ命令後、各バンクに対し１バース
トサイクルずつ、２ｍ回のバーストサイクルを命令する
ライト又はリード動作を進める第３課程と、 前記第３課程後、フリーチャージ命令により全てのバン
クをフリーチャージ状態に戻す第４課程とを備えたこと
を特徴とするシンクロノスディラムのリフレッシュカウ
ンターテストモード方法。 - 【請求項２】 前記ｍは、１以上の正数であることを特
徴とする請求項１記載のシンクロノスディラムのリフレ
ッシュカウンターテストモード方法。 - 【請求項３】 前記ｋは、前記ｍと同一又は小さい正数
であることを特徴とする請求項１記載のシンクロノスデ
ィラムのリフレッシュカウンターテストモード方法。
Applications Claiming Priority (2)
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|---|---|---|---|
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| KR1019960019637A KR100206600B1 (ko) | 1996-06-03 | 1996-06-03 | 싱크로노스 디램의 리프레쉬 카운터 테스트 모드방법 및 그 장치 |
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|---|---|
| JPH1074388A JPH1074388A (ja) | 1998-03-17 |
| JP2985834B2 true JP2985834B2 (ja) | 1999-12-06 |
Family
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Family Applications (1)
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| JP (1) | JP2985834B2 (ja) |
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| GB (1) | GB2313937B (ja) |
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| KR100641914B1 (ko) * | 1999-06-29 | 2006-11-02 | 주식회사 하이닉스반도체 | 내부 컬럼 어드레스 발생장치 |
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| US5321661A (en) * | 1991-11-20 | 1994-06-14 | Oki Electric Industry Co., Ltd. | Self-refreshing memory with on-chip timer test circuit |
| JP2977385B2 (ja) * | 1992-08-31 | 1999-11-15 | 株式会社東芝 | ダイナミックメモリ装置 |
| JP3244340B2 (ja) * | 1993-05-24 | 2002-01-07 | 三菱電機株式会社 | 同期型半導体記憶装置 |
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| JP3059024B2 (ja) * | 1993-06-15 | 2000-07-04 | 沖電気工業株式会社 | 半導体記憶回路 |
| US5430680A (en) * | 1993-10-12 | 1995-07-04 | United Memories, Inc. | DRAM having self-timed burst refresh mode |
| KR960006285B1 (ko) * | 1993-12-18 | 1996-05-13 | 삼성전자주식회사 | 반도체 메모리 장치의 셀프 리프레시 방법 및 그 회로 |
| US5450364A (en) * | 1994-01-31 | 1995-09-12 | Texas Instruments Incorporated | Method and apparatus for production testing of self-refresh operations and a particular application to synchronous memory devices |
| JPH08129882A (ja) * | 1994-10-31 | 1996-05-21 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH08138374A (ja) * | 1994-11-10 | 1996-05-31 | Nec Corp | 半導体メモリ装置およびそのリフレッシュ方法 |
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| US5636173A (en) * | 1995-06-07 | 1997-06-03 | Micron Technology, Inc. | Auto-precharge during bank selection |
| JPH09102193A (ja) * | 1995-10-04 | 1997-04-15 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5619468A (en) * | 1995-12-07 | 1997-04-08 | Advanced Micro Devices, Inc. | Two-stage memory refresh circuit |
-
1996
- 1996-06-03 KR KR1019960019637A patent/KR100206600B1/ko not_active IP Right Cessation
-
1997
- 1997-05-23 US US08/862,699 patent/US5790468A/en not_active Expired - Lifetime
- 1997-05-30 GB GB9711254A patent/GB2313937B/en not_active Expired - Fee Related
- 1997-06-02 JP JP9157372A patent/JP2985834B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| GB2313937B (en) | 2000-06-28 |
| US5790468A (en) | 1998-08-04 |
| JPH1074388A (ja) | 1998-03-17 |
| GB2313937A (en) | 1997-12-10 |
| KR980004974A (ko) | 1998-03-30 |
| GB9711254D0 (en) | 1997-07-30 |
| KR100206600B1 (ko) | 1999-07-01 |
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