JP4282295B2

JP4282295B2 - リフレッシュカウンタ及びメモリ装置

Info

Publication number: JP4282295B2
Application number: JP2002281045A
Authority: JP
Inventors: 智之稲葉; 潔中井; 英明加藤
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2002-09-26
Filing date: 2002-09-26
Publication date: 2009-06-17
Anticipated expiration: 2022-09-26
Also published as: JP2004118938A; US20040062128A1; US7017027B2

Description

【０００１】
【発明の属する技術分野】
本発明は、ＥＣＣ（ＥｒｒｏｒＣｈｅｃｋｉｎｇａｎｄＣｏｒｒｅｃｔｉｎｇ）回路を有するメモリで、ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）のような揮発性メモリに必要なリフレッシュに用いられるアドレスカウンタを制御する方式に関し、特に、構成が簡素でかつ制御が簡単にできるアドレスカウンタ制御方式に関する。
【０００２】
【従来の技術】
従来のこの種のアドレスカウンタ制御方式を説明するため、揮発性メモリのリフレッシュ動作とＥＣＣ回路とについて説明する。
【０００３】
一般に、ＤＲＡＭのような揮発性メモリはメモリデータが経時変化により消滅することを避けるため、例えば、下記特許文献１で第１図及び第３図を参照して説明されているように、定期的にメモリデータを読出し、センスアンプで増幅して再度書込むリフレッシュ動作を実行している。
【０００４】
まず、図５を参照して、メモリ１０におけるリフレッシュ動作について一例を説明する。リフレッシュ動作においては、メモリ１０で、リフレッシュアドレスとなる行アドレス信号が行デコーダ１１を介してメモリアレイ１２の全ての行を列方向のＸ方向に順次走査し、列デコーダ１３は使用しない。すなわち、各行毎に行方向であるＹ方向の全てのデータビットを読み出してセンスアンプ１４で増幅し、増幅したデータビットを元のメモリ素子に書込むことによりメモリビットの劣化を防止している。
【０００５】
上記リフレッシュアドレスは内部で自動的に作成される。すなわち、奇数段のインバータを環状に接続した発振回路によるリングオッシレータが生成するクロック信号をリフレッシュカウンタがカウントしてリフレッシュアドレスを順次アップさせている。
【０００６】
このリフレッシュ動作の際、例えば、特許文献１で第３図を参照して説明されるように、周知の方法により誤りビットを検出して訂正したデータを元のメモリ素子に書込むＥＣＣ回路が併用されている。すなわち、放射線などにより発生するメモリ素子の記憶破壊を修復するためである。
【０００７】
図６を参照すれば、リフレッシュカウンタ２６がリフレッシュのためのアドレスレジスタ２７を順次アップさせて、アドレスセレクタ２５を制御し、行デコーダを駆動している。
【０００８】
次に、図６を参照して、メモリ１０に対するＥＣＣ回路について説明する。メモリ１０にはデータビットのためのノーマル領域に対して、誤りを検出する検査ビット（パリティビット）を記憶するためのパリティ領域がある。データセレクタ２１を介して書込みデータがメモリ１０に入力する際に、検査ビット生成２２は、入力するデータビットをモニタし、この所定数に対して検査ビットを生成する。生成された検査ビットはメモリ１０で関係するデータビットの場所に対応するパリティ領域の所定の場所に書込まれる。
【０００９】
リフレッシュ動作の際には、誤り検出訂正２３が、メモリ１０のノーマル領域から読み出したデータビットとこれに対応するパリティ領域から読み出した検査ビットとを照合する。誤り検出訂正２３は、誤りビットを検出した際には、その位置を見つけてそのビットを反転させ、誤りの訂正済みデータとしてデータセレクタ２１へ送ってメモリ１０に書込ませる。
【００１０】
リフレッシュ動作はメモリ１０のノーマル領域及びパリティ領域における全てのメモリ素子に実行される。
【００１１】
例えば、図５に示されるメモリセルが「ｍ×ｎ」のマトリックス構成の場合、メモリアレイ１２では、読み出しまたはリフレッシュの際には、行アドレスが行デコーダ１１で復号され、メモリアレイ１２の一つの行線が選択される。この際、センスアンプ１４では列数の「ｎ」ビットのデータが並列に通過して増幅される。
【００１２】
通常の読み出し動作では、列アドレスが列デコーダ１３で復号され、列セレクタ１５によりメモリアレイ１２の一つの列線が選択されるので、「ｎ」ビットの一つが読み出しデータとして外部へ送出される。
【００１３】
リフレッシュ動作では、センスアンプ１４で増幅された再生データが、メモリアレイ１２の全ての列線に戻され、その際に選択されていた行線のメモリセルに書き込まれる。
【００１４】
次に、図７及び図８を併せ参照してメモリアレイ１２が形成するメモリバンク１２０内におけるアドレス構成について説明する。例えば、２５６メガビットのアドレス領域では、データビットが記憶されるノーマルアドレス領域（以後、ノーマル領域と略称）が行アドレス「ｘ０〜ｘ１２」を用いている。この内、行アドレス「ｘ９〜ｘ１２」の４つのアドレスで一つのバンク内を１６個のメモリマット（以後、マットと略称）０〜１５に分割し、この各マット内で行アドレス「ｘ０〜ｘ８」の９つのアドレスで５１２本のサブワードに分けられる。
【００１５】
一方、検査ビットのパリティアドレス領域（以後、パリティ領域と略称）を各マット内に配置することがメモリ面積不利益を最少とするので、行アドレス「ｘ９〜ｘ１２」の４つのアドレスで一つのバンク内における１６個のマットに対応させて指定し、ノーマル領域とパリティ領域との切分けを行アドレス「ｘ１３」で指定している。また５１２本のサブワードに対してパリティアドレス領域は、１６本を設けるので、４つの行アドレス「ｘ０〜ｘ３」で十分である。
【００１６】
この結果、リフレッシュカウンタは、ノーマル領域で行アドレス「ｘ０〜ｘ１２」に対応し、パリティ領域で行アドレス「ｘ０〜ｘ３」及び行アドレス「ｘ９〜ｘ１３」に対応する必要がある。
【００１７】
上述したように、ノーマル領域とパリティ領域とはいびつな領域関係にある。しかし、リフレッシュの際のカウンタ回路は引用された特許文献１では開示されていない。通常、図９に示されるように、リフレッシュカウンタは、ノーマル領域用アドレスカウンタ回路（Ａ）とパリティ領域用アドレスカウンタ回路（Ｂ）との二つを用意する。すなわち、カウンタ回路（Ａ）はノーマル領域用アドレスカウンタ（以後、ＮＡＣと略称）１０２−０〜−１２の連続アドレスを、またカウンタ回路（Ｂ）はパリティ領域用アドレスカウンタ（以後、ＰＡＣと略称）１０３−０〜−３と１０３−９〜−１３との不連続のアドレスを、それぞれで連続してカウントしている。
【００１８】
また、図示される全体カウンタ回路（Ｃ）は、長期的リフレッシュのため、対象となる「Ｎ＋１」個、全てのビットに対するリフレッシュ動作の終了までをカウントする。
【００１９】
長期的リフレッシュ動作の際には、リフレッシュカウンタ回路はノーマル領域をリフレッシュした後、パリティ領域をリフレッシュし、全ての領域のリフレッシュが終了した後、次のリフレッシュ動作まで所定の時間を設け、内部電源のうちデータ保持動作に支障のない回路の電源を遮断して電力消費を低減している。
【００２０】
この休止期間について、図１０を参照して説明する。図１０は下記特許文献２の図３４を参照している。
【００２１】
図示される例では、リフレッシュ動作の周期を決める基本発振器ＯＳＣにおけるパルスの立上がりから、規定された時間Ｔ_ＰＯＮの経過後に内部電源が立ち上がる。内部電源の立上がりに従って、メモリ内の全ビットに集中リフレッシュが実行される。このリフレッシュ動作の終了により、内部電源は休止状態となる。この休止状態は、リフレッシュ周期が到来して次の基本発振器ＯＳＣのパルスが立上がるまで継続する。このため、このリフレッシュ動作の終了を検出するため、上記全体カウンタ回路（Ｃ）には、全体カウンタ（ＣＮＴ）１０４−０〜−Ｎ」の「Ｎ＋１」個分が設けられている。
【００２２】
しかしながら、引用された特許文献１，２共に、リフレッシュの際のカウンタ回路は開示されていない。しかし、通常、上述するように、リフレッシュカウンタとして三つのカウンタ回路を必要とするものである。
【００２３】
【特許文献１】
特開昭５６−９８７８１号公報（第１図、第３図）
【００２４】
【特許文献２】
特開２００２−５６６７１号公報（図３４）
【００２５】
【発明が解決しようとする課題】
上述した従来のアドレスカウンタ制御回路では、メモリ装置の面積が不利益を生じるという問題点がある。
【００２６】
その理由は、リフレッシュ動作のために、連続するアドレスを有するノーマル領域と不連続アドレスを有するパリティ領域とのそれぞれのカウンタを備え、更に、全てのリフレッシュ動作の終了を検出するカウンタを備えるからである。
【００２７】
本発明の課題は、このような問題点を解決し、構成を簡素化しすると共に制御を簡略化できるアドレスカウンタ制御回路を提供することである。
【００２８】
【課題を解決するための手段】
本発明によるアドレスカウンタ制御回路は、連続する第一のアドレス領域とこれに対応して不連続領域部分を有する第二のアドレス領域とを備えるデバイスにアドレスを供給するカウンタの制御方式に関するものであって、カウンタ回路と、パススイッチと、制御回路とから構成されている。
【００２９】
カウンタ回路は前記第一のアドレス領域に対応して形成される数のアドレスカウンタを有する。
【００３０】
パススイッチは、上記カウンタ回路で、前記第二のアドレス領域の前記不連続領域部分に対応して連続接続するアドレスカウンタの両端でその外側の連続領域部分への接続路に設けられる。一方では、パススイッチは、前記不連続領域部分を切離してその両側の切離された前記連続領域部分を直接結合する。また、他方では、パススイッチは、前記連続領域部分の直接結合を切離し前記不連続領域部分をその両側の連続領域部分に接合する。
【００３１】
制御回路は、前記パススイッチを制御して、前記第一のアドレス領域として形成する場合には前記連続領域部分の直接結合を切離し前記不連続領域部分をその両側の連続領域部分に接合して前記第一のアドレス領域に前記不連続領域を組込み前記不連続領域を含め全てのアドレスカウンタを順次カウントするように動作させる。一方、制御回路は、前記第二のアドレス領域を連続状態に形成する場合には前記不連続領域部分を切離してその両側の切離された前記連続領域部分を直接結合し不連続領域部分を切離して連続するアドレスカウンタを順次カウントするように動作させる。
【００３２】
このような構成により、連続するアドレス領域部分に対応する一つのカウンタ回路で、不連続領域部分を有するアドレス領域もカウントしている。従って、一つのカウンタ回路で二種類のアドレス領域のアドレスをカウントできる。この結果、メモリ装置の面積が削減できる。
【００３３】
また、この制御回路は、前記第一のアドレス領域に対応する最終アドレスのカウンタ出力を受けて前記第一のアドレス領域における全てのアドレスカウントが終了した際に、前記パススイッチを駆動して前記第二のアドレス領域におけるアドレスカウントを開始している。また、この制御回路は、当該第二のアドレス領域における最終アドレスのカウント出力を受けて全てのアドレスカウントを終了した際に、第一及び第二の全てのアドレスカウントを終了したという終了信号を発生している。
【００３４】
このような制御で、第一及び第二の両者のアドレス領域における全てのカウント終了を一つの上記カウンタ回路で知ることができる。この結果、図９に示された全体カウント回路も削除することができる。
【００３５】
このような構成は、「２のｎ乗」の連続するアドレスを有するノーマルアドレス領域、及び「２のｎ乗」とは異なる不連続アドレスを有するパリティアドレス領域を有する要リフレッシュ型メモリ装置のリフレッシュカウンタを制御する方式に適切である。
【００３６】
すなわち、ＥＣＣ回路を有するＤＲＡＭのような揮発性メモリのリフレッシュ動作に対して、上記制御回路がカウンタ回路のパススイッチを制御している。従って、連続するアドレス領域における全てのデータビットのリフレッシュを終了した後、続いて同一のカウンタ回路を用いて不連続領域部分を飛ばして全てのパリティビットのリフレッシュを終了できる。さらに、リフレッシュの終了が終了信号により知らされるので、この終了信号によりメモリ装置のポーズ期間となる低電力状態を自動的に開始することができる。
【００３７】
上記制御回路における上記パススイッチの切替動作は、カウンタ回路で、リセット状態からカウントを開始し最上位のアドレスカウンタからの出力を用いている。しかし、カウンタ回路の途中のアドレスからカウントを開始することも可能である。
【００３８】
すなわち、制御回路は、前記アドレスカウンタのカウンタ値を保持し、前記メモリ装置のリフレッシュ動作の際、前記第ノーマルアドレス領域で、前記カウンタ値に対応する次のアドレスカウンタから動作を開始する。次いで、制御回路は前記カウンタ値と一致したアドレスカウンタの出力を受けた際に前記パススイッチを駆動して前記パリティアドレス領域におけるアドレスカウントを開始する。更に、制御回路は、このパリティアドレス領域における全てのアドレスカウントを終了して前記カウンタ値に達した際に、前記ノーマル及びパリティ両者の全てのアドレスカウントを終了したというリフレッシュ終了信号を発生している。
【００３９】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。本実施形態は、図５から図８までを併せ参照して説明したメモリ装置に適用するものである。
【００４０】
図１は、本発明による実施の一形態のうち、ノーマルアドレス領域のリフレッシュ動作に対応するカウンタ回路を示すブロック図である。
【００４１】
図１におけるアドレスカウンタ制御回路では、アドレスカウンタ（以後、ＡＣと略称）１−０〜−１３とパススイッチ２−０〜−２と制御回路のうち切替信号発生部（以後、ＳＧと略称）３とが示されている。
【００４２】
ＡＣ１−０〜−１２は図８に示される行アドレス「ｘ０〜ｘ１２」それぞれに対応する。また、図示されるカウンタ回路は、図８のパリティアドレス領域に対応して三つの回路、ＡＣ１−０〜−３、ＡＣ１−４〜−８、及びＡＣ１−９〜−１２それぞれの領域に分割されている。ＡＣ１−４〜−８はパリティアドレスカウンタでは使用されない不連続領域に対応する部分（上述した不連続領域部分）である。ＡＣ１−０〜−３及びＡＣ１−９〜−１２はノーマルアドレス及びパリティアドレスの両者で使用される上述の連続領域部分である。
【００４３】
この三つの回路は、ＡＣ１−３とＡＣ１−４との間でパスを閉じたパススイッチ２−１により、また、ＡＣ１−８とＡＣ１−９との間でパスを閉じたパススイッチ２−２により、それぞれ直結されている。また、図１では、回路を開いたパススイッチ２−０がＡＣ１−３とＡＣ１−９との間を直結する接続路に備えられている。この結果、図１のカウンタ回路は、ＡＣ１−０からＡＣ１−１２までが連続してカウントされ、ノーマルアドレス領域に対応できる。
【００４４】
ＳＧ３は、ＡＣ１−１２までのカウントにより最終アドレスを検出しパススイッチ２−０〜−２を制御してパスの接続を切替え、カウンタ回路は図２に示す状態を形成する。また、ＳＧ３は、行アドレス「ｘ１３」に対応するＡＣ１−１３と接続してビットを照合する。図８の例では、ノーマルアドレス領域では行アドレス「ｘ１３」がビット「０」である。従って、図１では、ＡＣ１−１３ビット「０」を受けることによりリフレッシュ動作に対するＥＮＤ信号は発生しない。
【００４５】
図２では、パススイッチ２−０がパスを閉じ、パススイッチ２−１，−２がパスを開いているので、カウンタ回路では、ＡＣ−４〜−８が切離され、ＡＣ１−３からＡＣ１−９に直接続く。すなわち、図２に示されるカウンタ回路により図８に示されるパリティアドレス領域のアドレスが連続して得られる。
【００４６】
図２におけるＳＧ３では、上述したと同様ＡＣ１−１２までのカウントによりパススイッチ２−０〜−２を制御してパスの接続を切替え、カウンタ回路は図１に示す状態を形成する。ＡＣ１−１３では、パリティアドレス領域であるアドレス「ｘ１３」のビット「１」を受けるので、このカウンタ回路からリフレッシュ動作に対するＥＮＤ信号が発生される。
【００４７】
上記説明では、パススイッチ２−０〜−２は図２の状態から図１に戻るとしたが、他の状態、例えば全てのパスを開く状態としてもよい。この場合、リフレッシュ動作の開始で図１の状態にすることが必要である。また、上記説明では三つのパススイッチ２−０〜−２としているが、例えば図４に示されるように二つのスイッチ２−２，２−２それぞれがトランスファー接点で一方の接点を直結する回路でもよい。
【００４８】
次に、図３を参照して低電力じょうたいとなるポーズ期間について説明する。基本的には上記図１０を参照した説明と同一である。
【００４９】
リフレッシュ動作を必要とするメモリ装置は予め定められたリフレッシュ周期をもってリフレッシュ動作を繰り返す。この場合、リフレッシュ動作以外の期間は、電力消費を抑えるため、例えば内部電源のうちデータ保持動作に支障のない回路の電源を遮断するなどのポーズ期間としている。
【００５０】
図３で示されるように、ノーマル領域のリフレッシュ動作の開始で内部電源はスイッチオンされる。ノーマル領域の間、上記ＡＣ１−１３のアドレスにはビット「０」が現われる。上述したように、ノーマル領域のリフレッシュ動作の終了でパリティ領域のリフレッシュが実行される。この間、上記ＡＣ１−１３のアドレスにはビット「１」が現われる。リフレッシュ動作が終了した際には、上述したようにＥＮＤ信号が発生するので、メモリ装置は次のリフレッシュ動作開始までポーズ期間に入る。
【００５１】
上記説明では、パススイッチの切替信号が最終アドレスにより切替信号発生部ＳＧで形成されるとしたが、最上位のアドレスカウンタから発生することでもよい。
【００５２】
また、図４に示されるように、カウンタ値保持照合部４を設けて、パススイッチの切替信号を何れのアドレスカウンタからでも発生させることができる。この場合、カウント開始のアドレスを記憶保持し、カウンタが一周した際にアドレスを照合し、その一致によりパススイッチ切替信号が発生する。すなわち、アドレスの比較照合方式である。
【００５３】
上記説明では、カウンタの数を「１３」としたが、メモリ規模により拡張は可能であり、パリティ領域も方式により変更可能である。また、リフレッシュカウンタとしてデータ領域とパリティ領域との二つに対する領域のビットカウンタとしたが、他の不連続領域領域に対するカウンタを連続領域のカウンタと共用する回路にも適用できる。
【００５４】
上記説明では、図示された回路ブロックを参照しているが、機能の分離併合による配分などの変更は上記機能を満たす限り自由であり、上記説明が本発明を限定するものではなく、更に、アドレスカウンタの全般に適用可能なものである。
【００５５】
【発明の効果】
以上説明したように本発明によれば、次のような効果を得ることができる。
【００５６】
第一の効果は、メモリ装置における所要面積の削減である。
【００５７】
その理由は、連続領域のアドレスカウンタを基本として、不連続領域に対するアドレスカウンタもこの基本のカウンタを用いているからである。すなわち、連続する領域のうちの不連続領域部分にあるカウンタを、パススイッチを用いて切離すと共に、この切離した部分を短絡して連続のカウンタ回路に形成しているからである。この結果、一つの連続領域用カウンタで不連続領域を有するカウンタにも利用できる。
【００５８】
第二の効果は、切替制御の簡潔化である。
【００５９】
その理由は、連続領域と不連続領域との識別を行アドレス「ｘ１３」のビットで識別し、連続領域及び不連続領域両者の全ての一巡終了を検出してＥＮＤ信号を発生できるからである。この結果、従来の技術で説明した全体カウンタも一つに合体できるので、更にメモリ装置の経済化を図ることができる。
【図面の簡単な説明】
【図１】本発明による連続領域用アドレスカウンタの実施の一形態を示す回路ブロック図である。
【図２】図１から不連続領域に対応するアドレスカウンタに切替えた際の実施の一形態を示す回路ブロック図である。
【図３】本発明によるポーズ期間開始を指示するＥＮＤ信号発生を説明する図である。
【図４】図１とは別の実施の一形態を示す回路ブロック図である。
【図５】メモリの基本構造の一例を示す機能ブロック図である。
【図６】メモリの周辺回路における基本構造の一例を示す機能ブロック図である。
【図７】メモリバンクと行アドレスとの関連の一例を説明する図である。
【図８】図７におけるノーマルアドレス領域とパリティアドレス領域とのアドレスカウンタに対する対応の一例を示す図である。
【図９】ノーマル領域用アドレスカウンタ回路（Ａ）とパリティ領域用アドレスカウンタ回路（Ｂ）と全体カウンタ回路（Ｃ）とそれぞれの一例を示す図である。
【図１０】特許文献２に示されたリフレッシュ周期に発生する波形の一例を説明する図である。
【符号の説明】
１−０〜１−１３ＡＣ（アドレスカウンタ）
２−０、２−１、２−２パススイッチ
３ＳＧ（切替信号発生部）
４カウンタ値保持照合部

Claims

連続する第１のアドレス空間を有する第１のアドレス領域と、前記第１のアドレス空間よりも小さく、且つ、前記第１のアドレス空間を不連続にする不連続領域部分を除く第２のアドレス空間によって規定される第２のアドレス領域とに対応するアドレスを供給する要リフレッシュ型メモリ装置のリフレッシュカウンタであって、
前記第１又は前記第２のアドレス領域を選択する選択用アドレスカウンタと、
前記第１のアドレス空間のうち、前記不連続領域部分を指定するアドレスより下位側のアドレスをカウントする第１のアドレスカウンタと、
前記不連続領域部分を指定するアドレスをカウントする第２のアドレスカウンタと、
前記不連続領域部分を指定するアドレスより上位側のアドレスをカウントする第３のアドレスカウンタと、
前記第１のアドレスカウンタの出力を、前記第２のアドレスカウンタの入力又は前記第３のアドレスカウンタの入力に接続する第１のスイッチと、
前記第２のアドレスカウンタの出力又は前記第１のアドレスカウンタの出力を、前記第３のアドレスカウンタの入力に接続する第２のスイッチと、
前記選択用アドレスカウンタと前記第１及び第２のスイッチを制御し、前記第２のアドレス領域を指定する場合、前記第２のアドレスカウンタを切り離し、前記第１のアドレスカウンタの出力と前記第３のアドレスカウンタの入力とを接続する制御回路とを備えることを特徴とするリフレッシュカウンタ。
前記第１のアドレス領域に対応するアドレスをカウントした後に、前記第２のアドレス領域に対応するアドレスをカウントすることを特徴とする請求項１に記載のリフレッシュカウンタ。
前記制御回路は、前記第１及び前記第２のアドレス領域における全てのアドレスカウントを終了した際に、終了信号を発生することを特徴とする請求項１又は２に記載のリフレッシュカウンタ。
「２のｎ乗」の連続する第１のアドレス空間を有するノーマルアドレス領域に対応するアドレス、及び、前記第１のアドレス空間よりも小さく、且つ、前記第１のアドレス空間を不連続にする不連続領域部分を除く第２のアドレス空間によって規定されるパリティアドレス領域に対応するアドレスを供給する要リフレッシュ型メモリ装置のリフレッシュカウンタであって、
前記ノーマルアドレス領域又は前記パリティアドレス領域を選択する選択用アドレスカウンタと、
前記第１のアドレス空間のうち、前記不連続領域部分を指定するアドレスより下位側のアドレスをカウントする第１のアドレスカウンタと、
前記不連続領域部分を指定するアドレスをカウントする第２のアドレスカウンタと、
前記不連続領域部分を指定するアドレスより上位側のアドレスをカウントする第３のアドレスカウンタと、
前記第１のアドレスカウンタの出力を、前記第２のアドレスカウンタの入力又は前記第３のアドレスカウンタの入力に接続する第１のパススイッチと、
前記第２のアドレスカウンタの出力又は前記第１のアドレスカウンタの出力を、前記第３のアドレスカウンタの入力に接続する第２のパススイッチと、
前記選択用アドレスカウンタと前記第１及び第２のパススイッチを制御し、前記パリティアドレス領域を指定する場合、前記第２のアドレスカウンタを切り離し、前記第１のアドレスカウンタの出力と前記第３のアドレスカウンタの入力とを接続する制御回路とを備えることを特徴とするリフレッシュカウンタ。
前記第ノーマルアドレス領域に対応するアドレスを供給した後に、前記パリティアドレス領域に対応するアドレスを供給することを特徴とする請求項４に記載のリフレッシュカウンタ。
前記制御回路は、前記メモリ装置のリフレッシュ動作の際、前記ノーマルアドレス領域と前記パリティアドレス領域における全てのアドレスカウントを終了した際にリフレッシュ終了信号を発生することを特徴とする請求項４又は５に記載のリフレッシュカウンタ。
前記制御回路は、前記アドレスカウンタのカウンタ値を保持し、前記メモリ装置のリフレッシュ動作の際、前記第ノーマルアドレス領域で、前記カウンタ値に対応する次のアドレスカウンタから動作を開始し、前記カウンタ値と一致したアドレスカウンタの出力を受けた際に前記第１及び第２のパススイッチを駆動して前記パリティアドレス領域におけるアドレスカウントを開始し、当該パリティアドレス領域における全てのアドレスカウントを終了して前記カウンタ値に達した際に前記ノーマル及びパリティ両者の全てのアドレスカウントを終了したというリフレッシュ終了信号を発生することを特徴とする請求項４又は５に記載のリフレッシュカウンタ。
請求項１乃至７のいずれか一つに記載のリフレッシュカウンタを備えることを特徴するメモリ装置。