SU949721A1 - Запоминающее устройство с самоконтролем - Google Patents

Description

(54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С САМОКОНТРОЛЕМ

1

Изобретение отнбситс  к автоматике и вычислительной технике, в частности к запоминающим устройствам.

Известно запоминающее устройство на однотранзисторных  чейках пам ти, которое содержит динамические запоминающие 5 элементы (ЗЭ), дл  сохранени  информации, в которых требуетс  периодически проводить регенерацию хранимой информации 1.

Недостаток устройства состоит в том, что оно не используетс  во врем  регене- ю рации информации, котора  составл ет значительную часть от всего времени работы устройства.

Наиболее близким к предлагаемому по технической сущности  вл етс  запоминаю- 15 щее устройство с использованием итеративных кодов, содержащее матрицу ЗЭ из основных строк и столбцов, в которую включены дополнительные строка и столбец ЗЭ. Информаци , записываема  в дополнитель- jo ную строку и столбец, кодируетс  таким образом, чтобы в каждом столбце и каждой строке матрицы число логических единиц было четным (нечетным). При считывании осуществл етс  проверка четности по строке и столбцу. Если четность не реализуетс , то это свидетельствует о том, что  чейка, наход ща с  на пересечении соответствующих строк столбца, содержит ложную информацию и сигнал при считывании должен быть проинвертирован 2.

Недостаток устройства - невозможность применени  в устройстве однотранзисторных динамических запоминающих элементов.

Цель изобретени  - повышение точности контрол .

Поставленна  цель достигаетс  тем, что в запоминающее устройство с самоконролем , содержащее матричный накопитель, адресные входы которого подключены к выходам дешифратора строк, а входы-выходы матричного накопител  подключены к одним входам-выходам усилителей записи-считывани  группы,  чейки пам ти, входы которых подключены к соответствующим выходам дешифратора строк, а входывыходы  чеек пам ти подключены к одному из входов-выходов усилител  записи-считывани , мультиплексор, входы-выходы которого подключены к другим входам-выхо дам усилителей записи-считывани  группы, вход мультиплексора подключен к выходу. входного регистра, вход которого  вл етс  входом устройства, выход мультиплексор ра подключен к входу выходного регистра, выход которого  вл етс  выходом устройства , -один управл ющий вход мультиплексора подключен к управл ющему входу усилителей записи-воспроизведени  и  вл етс  управл ющим входом устройства, сумматор по модулю два, входы которого подключены к входам-выходам мультиплексора, дешифратор столбцов, дополнительно введены группы триггеров, логические блоки, блок управлени  и элементы ИЛИ, первые входы которых подключены к выходам дешифратора столбцов, а вторые входы элементов ИЛИ объединены и  вл ютс  вторым управл ющим входом устройства, выходы элементов ИЛИ подключены к другим управл ющим входам мультиплексора, одни входы триггеров первой группы подключены к соответствующим выходам дещифратора строк, другие входы триггеров первой группы подключены к соответствующим выходам блока управлени , выходы триггеров первой группы подключены к одним из входов первого логического блока, вторые входы которых подключены к соответствующим выходам дешифратора строк, выход первого логического блока  вл етс  первым управл ющим выходом устройства, одни входы триггеров второй группы подключены к выходам соответствующих элементов ИЛИ, другие входы триггеров второй группы подключены к соответствующим выходам блока управлени , а выходы триггеров второй группы подключены к первым входам триггеров третьей группы, вторые входы которых подключены к соответствующим входам сумматора rio модулю два, третьи входы триггеров третьей группы подключены к выходам соответствующих элементов ИЛИ, другие входы триггеров третьей группы подключены к соответствующим выходам блока управлени , а выходы триггеров третьей группы подключены к одним вхо-, дам второго логического блока, другие входы которого подключены к. выходам соответствующих элементов ИЛИ, выход второго логического блока  вл етс  вторым управл ющим выходом устройства. Кроме того, блок управлени  содержит элементы И, элементы ИЛИ, элементы НЕ, одновибраторы, элемент ИЛИ-НЕ, триггер и дешифратор, входы которого  вл ютс  соответствующими входами блока управлени , один из входов первого элемента И подключен к одному из выходов триггера, второй выход которого подключен к одном-у из входов второго элемента И, другой вход первого элемента И подключен к выходу третьего элемента Инк входу первого элемента НЕ, выход которого подключен -к другому входу второго элемента И, выход первого элемента И подключен к одному из входов первого элемента ИЛИ, другой вход которого подключен к выходу второго элемента И, выход первого элемента ИЛИ  вл етс  соответствующим выходом блока управлени , один вход третьего элемента И подключен к выходу второго элемента НЕ, вход которого подключен к соответствующему выходу дешифратора , другой вход третьего элемента И подключен к входу третьего элемента НЕ и к выходу второго элемента ИЛИ, первый вход которого подключен к выходу четвертого элемента И, выход третьего элеменTia НЕ подключен к одному входу п того элемента И, выход которого подключен к одному из входов третьего элемента ИЛИ, другой вход п того элемента И подключен к выходу первого одновибратора, вход которого  вл етс  соответствующим входом блока управлени , одни входы четвертого элемента И и элемента ИЛИ-НЕ объединены и  вл ютс  соответствующими входом блока управлени , другие входы четвертого элемента И и элемента ИЛИ-НЕ объединены и  вл ютс  соответствующим входом блока управлени , другие входы четвертого элемента И и элемента ИЛИ-НЕ объединены и  вл ютс  соответствующим входом блока управлений, выход элемента ИЛИ-НЕ подключен к второму входу втордро элемента ИЛИ, третий вход которого  вл етс  соответствующим входом блока управлени , четвертый вход второго элемента ИЛИ подключен к входам второго и третьего одновибраторов, к одному из входов шестого элемента И и  вл етс  соответствующим входом блока управлени , выходы второго и третьего одновибраторов  вл ютс  соответствующими выходами блока управлени , другой вход шестого элемента И подключен к выходу четвертого одновибратора, вход которого  вл етс  соответствующим входом блока управлени , один из входов триггера  вл етс  соответствующим входом блока управлени , другой вход триггера подключен к одним входам седьмого, восьмого, дев того и дес того элементов И, к выходу п того одновибратора, вход которого  вл етс  соответствующим входом блока управлени , другие входы седьмого, восьмого, дев того и Дес того элементов И подключены к соответствующим выходам дешифратора, выход седьмого элемента И подключен к другому входу третьего элемента ИЛИ, выход которого  вл етс  соответствующим выходом блока управлени , выход шестого элемента И подключен к одному из входов четвертого элемента ИЛИ, другой вход которого подключен к выходу дес того элемента И, выход четвертого элемента ИЛИ и дев того элемента И  вл ютс  .соответствующими выходами блока уП).авлени , выход восьмого элемента И подключен к одному из входов п того элемента ИЛИ, другой вход которого подключен к выходу второго одновибратора и к одному из в.ходов одиннадцатого элемента И, выход п того элемента ИЛИ  вл етс  соответствующим выходом блока управлени , другой вход одиннадцатого элемента И подключен к соответствующему выходу дещифратора, а выход одиннадцатого элемента И  вл етс  соответствующим выходом блока упоавлени . На фиг. 1 приведен пример реализации запоминающего устройства с самоконтролем; на фиг. 2 - пример выполнени  блока управлени . Устройство содержит триггеры 1-3  чейки 4 пам ти дополнительного столбца,  чейки 5 пам ти основных столбцов, матричный накопитель 6, усилитель 7 записи-считывани , усилитель 8 записи-считывани  дополнительного столбца, входной регистр 9 выходной регистр 10, дещифратор 11 строк, дешифратор 12 столбцов, блок 13 управлени , сумматор 14 по модулю два, логические блоки 15 и 16, мультиплексор 17, двухвходовой элемент ИЛИ 18, шину 19 регенерации , шину 20 записи, шину 21 считывани , выход 22 считывани  дополнительного столбца , вход 23 записи дополнительного столбца , выход 24 сумматора по модулю, два, выход 25 входного регистра, выход 26 выходного регистра, выход 27 - счетный вход Тг 1 группы, выход 28 - установка в нуль Тг 1 группы (уст. «О Тг 1), выход 29 - установка в нуль Тг 2 группы (уст. «О Тг 2), выход 30 - счетный вход Тг 2 группы , выход 31 - установка в нуль Тг 3 группы (уст. «О Тг 3), выход 32 - вход Т2 Тг 3 группы, выход 33 - вход Т1 Тг 3 группы, выход 34 - установка в единицу Тг 3 группы (уст. «1 Тг 3), выход 35 логического блока 15, выход 36 логического блока 16, входы 37-39 блока 13 управлени , шину 40 режима обращени , вход 41 выбора дополнительного столбца, согласующий элемент 42 (например, резистор), шину 43 питани , элементы И 44-53, элемент ИЛИ 54, элементы ИЛИ 55-58, элементы НЕ 59-61, триггер 62, элемент ИЛИНЕ 63, дешифратор 64, выходы 65-72 дешифратора , э;1емент И 73, одновибраторы 74-77, формирующие одиночный импульс по переднему фронту и одновибратор 78, формирующий одиночный импульс по заднему фронту. Наиболее общий алгоритм функционировани  предлагаемого запоминающего устройства с самоконтролем заключаетс  в следующем. В основные  чейки 5 пам ти накопител  6 записываетс  информаци  дл  хранени . а в  чейки 4 пам ти и триггера 2 записываетс  вспомогательна  информаци , котора  кодируетс  таким образом, чтобы сумма по модулю два логических едини ц по каждой строке и каждому столбцу была четной (нечетной). С помощью вспомогательной , аппаратуры периодически осуществл етс  контроль суммированием по модулю два по строкам и столбцам, полученные в результате суммировани  значени  сверток по строкам и по столбцам записываютс  в соответствующие триггеры 1 и 3, и если контроль суммированием по модулю два производитс  достаточно часто, то веро тность по влени  второй ощибки пренебрежимо мала и тогда нечетность (четность) суммы по модулю по некоторой строке и столбцу может использоватьс  дл  корректировки хранимой информации, искаженной во врем  хранени . Рассмотрим более подробно работу предлагаемого устройства дл  случа  выполнени   чеек 4 и 5 пам ти в виде динамических элементов пам ти, в которых требуетс  периодически проводить регенерацию хранимой информации. После включени  устройства все триггеры 1-3 групп устанавливают в нуль, дл  чего на входы 37-39 подаетс  соответствующий код, а на щину 19 уровень регенерации , по которому триггеры устанавливаютс  в нуль. Установка в нуль триггеров 1 осуществл етс  одиночным импульсом с выхода 28. Установка в нуль триггеров 2 осуществл етс  одиночным импульсом с выхода 29. Установка в нуль триггеров 3 осуществл етс  одиночнымимпульсом с выхода 31. Обращение к  чейкам пам ти накопител  6 производитс  по полному коду адреса , подаваемого на входы дещифраторов 11, 12 строк и столбцов. Режим «Запись либо «Считывание определ етс  уровнем на шине 40, причем нулевому уровню соответствует запись, а единичному уровню считывание. На вход 41 выбора дополнительного столбца через СОР ласующий элемент 42 с щины 43 питани  подаетс  разрешающий уровень, вследствие чего дополнительный столбец  чеек 4 пам ти всегда выбран. По этой причине, при обращении к некоторому запоминающему элементу 5 всегда выбираетс  одна из  чеек 4 пам ти дополнительного столбца, который соединен с той же адресной щиной . При обращении сигналы на шины 21 и 20 подаютс  последовательно, вначале на шину 21 подаетс  импульс считывани  по окончании которого на шину 20 подаетс  импульс записи. При считывании на щину 40 подаетс  уровень считывани , а на входы дешифраторов 11 и 12 полный код адреса. По импульсу считывани  на Щине 21 информаци  из элемента 5 основного столбца считываетс  и через мультиплексор l подаетс  в выходной регистр 10, одновременно информаци ,считанна  из  чейки 5,запоминаетс  в усилителе 7 записи-считывани . Кроме того, по этому же импульсу считываетс  информаци  из  чейки 4 дополнительного столбца в блок 13 управлени , где она запоминаетс . Одновременно информаци  из этой  чейки 4 запоминаетс  и в уСилителе 8 записи-считывани . По импульсу записи на шине 20 информаци , считанна  из  чейки 5 основного столбца и хранима  в усилителе 7 этого столбца, записываетс  обратно. По этому же импульсу записи информаци , считанна  из элемента 4 дополнительного столбца и хранима  в усилителе 8, записываетс  обратно. По окончаний импульса записи полный код адреса снимаетс  с входов дешифраторов 11, 12 и на этом цикл считывани  информации заканчиваетс . При записи на шину 40 подаетс  уровень «Запись а на адресные входы дешифраторов 11 и 12 полный код адреса. По импульсу считывани  на шине 21 информаци  из элемента 4 дополнительного столбца считываетс  в блок 13, где она запоминаетс . По импульсу записи на шине 20 На второй вход 2И логики данного триггера 2 подаетс  разрешающий уровень с выхода соответствующего двухвходового элемента ИЛИ 18. По окончании импульса записи с щины 40 снимаетс  уровень записи, а с входов дешифраторов 11 и 12 снимаетс  полный код адреса. На этом цикл записи информации в  чейку 5 заканчиваетс . По прошествии времени, определ емого в общем случае веро тностью по влени  одиночных сбоев, привод щих к искажению информации, хранимой в устройстве, а также периодом регенерации информации, производитс  процесс регенерации информации с одновременным контролем хранимой информации. При регенерации на шии уровню записи на шине 40 информаци  из входного регистра 9 подаетс  на вход усилител  7 записи-считывани  соответствующего основного столбца и запись ваетс  в . чейку 5. По этому же импульсу записи осуществл етс  запись информации в соответствующую  чейку 4 дополнительного столбца и триггер 2. Как сказано выще, информаци , записываема  в  чейку 4 дополнительного столбца и триггер 2, кодируетс  таким образом, чтобы сумма по модулю два логических единиц по соответ ствующей строке и столбцу была равна нулю . Поэтому информаци , записываема  в  чейку 4 и триггер 2, зависит от того, кака  информаци  хранилась в  чейке 5 перед записью и кака  информаци  записываетс , В зависимости от этого информаци  в  чейку 4 дополнительного столбца и триггера 2 записываетс  прежней, либо инвертируетс . В таблице показано, как блок 13 управлени  определ ет инвертируетс  или нет информаци  в  чейке 4 и триггере 2. Инвертирование информации в некоторой  чейке 4 дополнительного столбца производитс  подачей соответствующего сигнала на вход 23 с соответствующего выхода блока 13 управлени . ну 19 подаетс  единичный уровень, соответствующий процессу регенерации. По переднему фронту этого уровн  формируетс  одиночный импульс, устанавливающий в нуль все триггеры 1 и 3 соответственно с одиночными импульсами соответственно с выходов 28 и 31. Кроме того, на один из входов каждого из двухвходовых элементов ИЛИ 18 подаетс  уровень регенерации с шины 19, по которому на их выходах устанавливаютс  единичные уровни, по которым мультиплексор 17 формирует уровни разрещени  записи считывани  в столбцы наполнител  6. Уровень регенерации, подаваемый на вход 19 запрещает прием-выдачу информации через мультиплексор 17. После подачи уровн  регенерации на шину 19 и формировани  указанных сигналов на входы дешифратора 11 строк подаетс  комбинаци  части полного кода адреса, по которой выбираетс  соответствующа  строка, По импульсу считывани  информаци  считываетс  из всех  чеек 5 и соответствующей  чейки 4 данной строки. Информаци , считанна  из строки с выхода каждого усилител  7, подаетс  на один из входов 2И логики счетного входа Т2 соответствующего триггера 3, а на другой вход 2И логики счетного входа Т2 подаетс  единичный уровень с выхода 32 блока 13 управлени . Информаци , считанна  из  чеек 5 и 4 с выходов усилителей 7 и 8, подаетс  на входы сумматора 14 по модулю два, а кроме того запоминаетс  в усилител х записи считывани . Значение суммы по модулю два логических единиц по строке, с выхода 24 сумматора 14 по модулю два подаетс  на соответствующий вход блока 13. Если сумма по модулю два логических единицпо строке равна единице, то на выходе24 сумматора 14 формируетс  импульс,по переднему фронту которого в блоке13 производитс  формирование одиночного импульса, поступающего с выхода 27 на один из входов 2И логики счетного входа каждого триггера и данный импульс устанавливает в единицу только триггер, соединенный с выбранной строкой, потому что только у этого триггера на втором входе 2И логики имеетс  разрещающий уровень. Если сумма по модулю два логических единиц по строке равна нулю, то на выходе 24 сумматора 14 по модулю два не формирует с  импульс, триггер 1 остаетс  в нулевом состо нии. По импульсу «Запись на шине 20 производитс  запись информации, считанной из  чеек 5 и 4 данной строки и хранимой в схемах регенерации усилителей записи считывани  обратно в  чейки 5 и 4. J По окончании импульса записи комбинаци  части полного кода адреса, подаваема  на входы дещифратора 11, снимаетс  и на этом цикл регенерации информации в данной строке закончен. После окончани  описанного цикла регенерации на входы дещифратора строк подаетс  друга  комбинаци  полного адреса, по которой выбираетс  следующа  строка и т. д. Описанна  последовательность регенерации информации в строках повтор етс  до тех пор, пока информаци  во всех строках не будет регенерирована, после чего уровень регенерации снимаетс .с шины 19. По заднему фронту .уровн  регенерации на выходе 33 формируетс  одиночный импульс , который подаетс  на один из входов 2И логики счетного входа Т1 каждого из триггеров 3, другой же вход 2И логики счетного входа TI данного триггера 3 соединен с единичным выходом соответствующего триггера 2. Поэтому по данному одиночному импульсу осуществл етс  занесение информации из триггера 2 в соответствующий ему триггер 3 по входу Т1. На этом процесс регенерации информации и контрол  хранимой информации заканчиваетс . По окончании его в триггере 1 записаны злачени  сумм по модулю два логических единиц соответствующих строк, а в триггерах 3 записаны значени , сумм по модулю два логических единиц соответствующих столбцов, Выход 35 логического блока 15 и выход 36 логического блока 16 соединены с соответствующими входами системы, в которую включено предлагаемое устройство, и при обращении к некоторой  чейке 5 значение сумм по модулю два логических единиц по выбранной строке и столбцу выдаютс  с указанных выходов в систему и используютс  дл  коррекции искаженной информации в ЗЭ устройства, а также могут быть использованы дл  упрощени , процедур контрол  и диагностики устройства, одновременно может быть уменьщена и аппаратурна  избыточность систем, в которые входит устройство , например, использованием дл  груп ы предлагаемых устройств одних и тех же блоков контрол  и диагностики. Дл  улучщени  контрольно-диагностических и эксплуатационных свойств предлагаемого устройства , в нем предусмотрены следующие дополнительные режимы работы, которые осуществл ютс  подачей соответствующего кода на входы 19 и 37-40 блока 13 управлени  и последующего обращени  к соответствующей  чейке 5. 1. Инвертирование информации в соответствующем элементе 4 дополнительного столбца. 2. Инвертирование информации в соответствующем триггере 1. 3.Инвертирование информации в соответствующем триггере 2. 4.Установка в единицу соответствующего триггера 3. 5.Установка в нуль соответствующего триггера 3. 6.Установка в нуль триггера 3 при включении . Дл  исчерпывающего описани  всех особенностей предлагаемого устройства рассмотрим дополнительно организацию и работу БУ 13. Блок 13 управлени  работает при следующих услови х: при подаче соответствующего кода на входы 37-39 выбираетс  соответствующий выход дещифратора 64, на котором формируетс  единичный уровень; код дл  осуществлени  операций установки определенных элементов 4, триггеров 1-3 в необходимые состо ни  подаетс  на входы дешифратора 64 перед импульсом считывани  и снимаетс  с этих входов по окончании импульса записи следующего за данным импульсом считывани ; одновибраторы формируют импульсы с амплитудой и длительностью , необходимой дл  установки в соответствующие состо ни  триггеров 1-3; на выходе усилител  записи-считывани  столбца формируетс  одиночный импульс при считывании информации из некоторого запоминающего элемента столбца, если в данном элементе записана логическа  единица , если же записан нуль, то одиночный импульс не формируетс .

Предлагаемое устройство с самоконтролем позвол ет примен ть любые типы запоминающих элементов, в частности возможно применение элементов пам ти. Дл  таких устройств использование изобретени  повыщает точность контрол . Кроме того , эффективно используетс  присуща  таким устройствам временна  избыточность, необходима  дл  осуществлени  процесса регенерации информации.

Claims (2)

1. Запоминающее устройство с самоконтролем , содержащее матричный накопитель, адресные входы которого подключены к вы-, ходам дешифратора строк, а входы-выходы матричного накопител  подключены к одним входам-выходам усилителей записи-считывани  группы,  чейки пам ти, входы которых подключены к соответствующим выходам дещифратора строк, а входы-выходы  чеек пам ти подключены к одному из входов-выходов усилител  записи-считывани , мультиплексор, входы-выходы которого подключены к другим входам-выходам усилителей записи-считывани  группы, вход муль типлексора подключен к выходу входного регистра, вход которого  вл етс  входом устройства, выход мультиплексора подключен к входу выходного регистра, выход которого  вл етс  выходом устройства, один управл ющий вход мультиплексора подключен к соответствующим входам усилителей записи-воспроизведени  и  вл етс  управл ющим входом устройства, сумматор по модулю два, входы которого подключены к входам-выходам мультиплексора, дешифратор столбцов, отличающеес  тем, что, с целью повыщени  точности контрол , оно содержит группы триггеров, логические блоки, блок управлени  и элементы ИЛИ, первые входы которых подключены к выходам дещифратора столбцов, а вторые входы элементов ИЛИ объединены и .  вл ютс  вторым управл ющим входом устройства, выходы элементов ИЛИ подключены к другим управл ющим входам мультиплесора , одни входы триггеров первой группы подключены к соответствующим выходам дещифратора строк, другие входы триггеров

первой группы подключены к соответствующим выходам блока управлени , выходы триггеров первой группы подключены к одним из входов первого логического блока, вторые входы которых подключены к соответствующим выходам дешифратора строк, выход первого логического блока  вл етс  первым управл ющим выходом устройства , одни входы триггеров второй группы подключены к выходам соответствующих элементов ИЛИ, другие входы триггеров второй группы подключены к соответствующим выходам блока управлени , а выходы триггеров второй группы подключены к первым входам триггеров третьей группы, вторые входы которых подключены к соответствующим входам сумматора по модулю два, третьи входы триггеров третьей группы подключены к выходам соответствующих элементов ИЛИ, другие входы триггеров третьей группы подключены к соответствующим выходам блока управлени , а выходы триггеров третьей группы подключены к одним входам второго логического блока, другие входы которого подключены к выходам соответствующих элементов ИЛИ, выход второго логического блока  вл етс  вторым

управл ющим выходом устройства.

2. Устройство по п. 1, отличающеес  тем, что, блок управлени  содержит элементы И, элементы ИЛИ, элементы НЕ, одновибраторы , элемент ИЛИ-НЕ, триггер и дещифратор, входы которого  вл ютс 

0 соответствующими входами блока управлени , один из входов первого элемента И подключен к одному из выходов триггера, второй выход которого подключен к одному из входов второго элемента И, другой вход первого элемента И подключен к выходу третьего элемента Инк входу первого элемента НЕ, выход которого подключен к другому входу второго элемента И, выход первого элемента И подключен к одному из входов первого элемента ИЛИ, другой

0 вход которого подключен к выходу второго элемента И, выход первого элемента ИЛИ  вл етс  соответствующим выходом блока управлени , один вход третьего элемента И подключен к выходу второго элемента НЕ, вход которого подключен к соответствующему выходу дещифратора, другой вход третьего элемента И подключен к входу третьего элемента НЕ и к выходу второго элемента ИЛИ, первый вход которого подключён к выходу четвертого элемента И,

0 выход третьего элемента НЕ подключен к одному входу п того элемента И, выход которого подключен к одному из входов третьего элемента ИЛИ, другой вход п того элемента И подключен к выходу первого одновибратора, вход которого  вл етс  соответствующим входом блока управлений , одни входы четвертого элемента И и элемента ИЛИ-НЕ объединены и  вл ютс  соответствующим входом блока управлени , другие входы четвертого элемента И и элемента ИЛИ-НЕ объединены и  вл ютс  соответствующим входом блкока управлени , выход элемента ИЛИ-НЕ подключен к второму входу второго элемента ИЛИ, третий вход которого  вл етс  соответствующим входом блока управлени , четвертый вход второго элемента ИЛИ подключен к входам второго и третьего одновибраторов, к одному из входов щестого элемента И и  вл етс  соответствующим входом блока Ю управлени , выходы второго и третьего одновибраторов  вл ютс  соответствующими выходами блока управлени , другой вход щестого элемента И подключен к выходу четвертого одновибратора, вход которого  вл етс  соответствующим входом блока управлени , один из входов триггера  вл етс  соответствующим входом блока управлени , другой вход триггера подключен к одним входам седьмого, восьмого, дев того и дев того элементов И, к вы- 2 ходу п того одновибратора, вход которого  вл етс  соответствующим входом блока управлени . Другие входы седьмого, восьмого , дев того и дес того элементов И подключены к соответствующим выходам дещифратора, выход седьмого элемента И подключен к другому входу третьего элемента ИЛИ, выход которого  вл етс  соответствующим выходом блока управлени . выход шестого элемента И подключен к одному из входов четвертого элемента ИЛИ, другой вход которого подключен к выходу дес того элемента И, выход четвертого элемента ИЛИ и дев того элемента И  вл ютс  соответствующими выходами блока управлени , выход восьмого элемента И подключен к одному из входов п того элемента ИЛИ, другой вход которого подключен к выходу второго одновибратора и к одному из входов одиннадцатого элемента и, выход п того элемента ИЛИ  вл ётс  соответствующим выходом блока управлени , другой вход одиннадцатого элемента И подключен к соответствующему выходу дещифратора, а выход одиннадцатого элемента И  вл етс  соответствующим выходом блока управлени . Источники информации, прин тые во внимание при экспертизе 1. Гафаров П. М. и др. Запоминающее устройство емкостью 4096 бит на однотранзисторных  чейках пам ти. - «Электронна  промыщленность, 1978, вып. 8, с. 5-11. 2. Борисов В. С. и др. Избыточность в полупроводниковых запоминающих устройствах . Сборник. «Микроэлектроника и полупроводниковые приборы. Под ред. А. А. Васенкова и Я. А. Федотова. М., «Сов. радио, 1979, с. 217-219 (прототип ) .

Г9

U2.f