SU959167A1 - Запоминающее устройство с обнаружением и исправлением ошибок - Google Patents

Description

Изобретение относитс  к запоминающим устройствам и может быть использовайо при производстве больших интегральных схем запоминающих устройств (ЗУ) с произвольной выборкой, с высоким, быстродействием и надеж-, ностью, имеющих большую площадь . кристалла. .

Известно устройство, содержащее матрицу элементов пам ти, схемы логики обрамлени  и коррекции, позвол ющие производить коррекцию-одного отказавшего элемента пам ти в каждой строке матрицы и во всей матрице 1.

Недостатком этого устройства  вл етс  низка  надежность.

Наиболее близким техническим решением к изобретению  вл етс  ЗУ с обнаружением и исправлением ошибок , содержащее дешифратор адреса слова, соединенный с адресными шинами матрицы элементов пам ти, разр дные шины которой соединены с выходами первых вентилей и информационными входами первого блока считывани , управл ющие входы которого выводами -дешифратора адреса разр да, первыми входами первого блока нени  признака ошибки и первыми входами первых вентилей, вторые входы которых соединены с шиной записи, вторыми входами вторых вентилей, входами J, К, R и JK -триггера и первым входом сумматора по модулю два, третьи входы - с шиной управлени , третьими входами вторых вентилей, ходы дешифраторов адреса слова и разр да, первым входом выходного

10 блока, четвертые входы - с выходом первого элемента И, первым входом соединенного с: шиной разрешени  записи , управл ющих (счетным ) входом JK-триггера, первым входом второго

15 элемента И, управл ющим (счетным) входом первого RS-триггера и инвёртирую1ЦИ1Л входом первого элемента И-НЕ, второй вход первого элемента И-НЕ соединен с выходом

20 первого RS-триггера, установочным входом R соединенного с первым элементом ИЛИ, входы первого элемента ИЛИ соединены с выходами первого блока хранени  признака ошибки и первыми входами дешифратора

25 обращени  к дополнительным элементам пам ти, выходы дешифратора об .ращени  к дополнительным элементам пам ти соединены с первыми входами

30 вторых вентилей и с управл ющими входами второго блока считывани , информационные входы второго блока считывани  соединены с разр дными щинами дополнительных элементов пам ти и выходами вторых вентилей, вы ход второго блока считывани  соединен с первым входом третьего элемента И, первый вход четвертого эле мента И соединен с выходом первого блока считывани  и вторым входом сумматора по модулю два, выходы тре тьего и четвертого элементов И соединены через второй элемент ИЛИ с вторым входом выходного блока, выход второго элемента И соединен с первым входом третьего элемента ИЛИ выходом соединэнного с четвертыми входами вторых вентилей, в лходы сум маторов по модулю два, JK-уриггера, первого элемента И-НЁ соединены с входами п того элемента И, выходом соертненного с первым входом первог блоко1 занесени  признака ошибки, второй вход первого блока занесени  признака ошибки соединен с шиной ус новки в нуль, первый и вторыевыход с вторым и. третьими входами первого блока {ранени  признака ошибки 2. Недостатком этого устройства  вл етс  то, что в нем производитс  коррекци  всего разр да, если неисправен один или несколько элемент пам ти, что требует большого количества дополнительных элементов пам ти в матрице, в результате снижаетс  надежность устройства. Цель „изобретени  - повышение надежности устройства, ПосФавленна-  цель достигаетс  те что в запоминающее устройство с обнаружением и исправлением ошибок, содержащее дешифраторы адреса, логические блоки, блоки считывани , матрицу основных запоминающих элементов , дополнительные запоминающие элементы, первый.дополнительный накопитель-, триггеры, сумматор по м дулю два, группы элементов И, блок вывода данных, первый элемент И, элемент ИЛИ и элемент И-НЕ, причем адресные входы основных запоминающих элементов соединены с в. первого дешифратора -адреса, информационные входы - с первыми вьссодами элементов И первой группы, а выходы с вторыми выходами элементов И первой группы и информационными входами первого блока считывани , выход которого подключен к первому входу сумматора по модулю два и пер вому входу первого логического блока , первый выход которого подключен к первым входам элементов И вто рой группы, управл ющие входы перво блока считывани  соединены с одними из входов второго логического блока, выходами второго дешифратора адреса и первыми входами элементов И первой группы, вторые входы элементов И первой и второй групп подключены к второму входу сумматорй по модулю два и установочным входам первого триггера, третьи входы элементов И первой и второй групп соединены с управл ющими входами дешифраторов адреса, входами дополнительных запоминающих элементов и первым входом блока вывода данных, второй вход которого подключен к второму выходу первого логического блока, третий выход которого соединен с четвертыми входами элементов И первой группы, четвертые входы элементов И второй группы подключены к выходам элементов И третьей группы и управл ющим входам второго блока считывани , информационные входы которого соединены с выходами дополнительных запоминающих элементов и первыми выходами элементов И второй группы, . вторые выходы которых подключены к информационным входам дополнительных запоминающих элементов, второй и третий входы первого логического блока соединены соответственно с выходом второго блока считывани  и со .счетными входами первого и второго триггеров и инверсным входом первого элемента И-НЕ, первые и вторые вхог ды элементов И третьей группы подключены соответственно к выходам второго логического блока и входам первого элемента ИЛИ, вьоход которого соединен с установочным входом второго триггера, выход которого подключен к пр мому входу первого элемента И-НЕ, выход которого и выходы первого триггера и сумматора по модулю два соединены соответственно с входами первого элемента И, выход которого подключен к первому и второму входам первого дополнительного накопител , выходы которого соединены -с другими входами второго логического блока, а третий вход  вл етс  установочным входом устройства, управл ющие входы дешифраторов адреса объединены и  вл ютс  управл ю- щим -входом устройства, а счетный вход первого триггера и второй вход сумматора по модулю два - сдо гветственно входом разрешени  записи и входом записи устройства, выходом которого  вл етс  выход блока вывода данных, введены второй дополни- тельный накопитель, третий.триггер, второй и третий элементы И, второй и третий элементы ИЛИ, второй элемент И-НЕ и блок местного .управлени , адресные входы которого подключены к выходам первого дешифратора адреса, управл ющие входы - к выходам второго дополнительного накопител , а выходы - соответственно к третьему и четвертому входам элементов И третьей группы и входам второго

элемента ИЛИ, выход которого соединен с первым входом второго элемента И и установочным входом третьего триггера, счетный вход которого подключен к счетному входу второго триггера, а выход - к пр мому входу второго элемента И-НЕ, инверсный вход которого соединен с инверсным входом первого элемента И-НЕ, а выход - с одним из входов третьего элемента И, другие входы которого подключены к другим входам первого элемента И, а выход соединен с первым входом третьего элемента ИЛИ, выход которого подключен к четвертому входу первого логического блока , п тый которого соединен с выходом второго элемента ИЛИ, второй вход которого подключен к выходу первого .элемента ИЛИ, второй вход третьего элемента ИЛИ соединен с первым и вторым входами второго дополнительного накопител , третий и четвертый входы которого подключены со.ответственно к третьему и четвертому входам первого блока местного управлени .

На чертеже изображена функциональна  схема предложенного устройства .

Устройство содержит матрицу 1 . основных запоминающих элементов 2, первый 3 и второй 4 дешифраторы адреса , первый блок 5 считывани  с информационными входами 6, первую группу элементов И 7, первый логический блок 8, вход -9 разрешени  записи, второй логический блок 10, вход 11 записи., вторую группу элементов И 12, сумматор 13 по модулю два, первый триггер 14, уп равл ющий вход 15, блок 16 вывода данных, дополнительные запоминающие элементы 17 с выходами 18, второй блок 19 считывани  с управл ющими входами 20, третью группу элементов И 21, вполн ющую функции дешифратора обращени  к дополнительным запоминающим элементам, со входами 22 и 23, первый 24, второй 25 и. третий 26 элеметы ИЛИ, первый 27 и второй 28 эле менты И, второй 29 и третий 30 триггеры , третий элемент И 31, первый 3 и второй. 33 элементы И-НЕ, блок 34 местного управлени  с выходом 35, первый 36 и второй 37 дополнительны накопители. Первый логический блок содержит четвертый элемент И 38., чевертый элемент ИЛИ 39, п тый 40, шестой 41 и седьмой 42 элементы Ии п тый элемент ИЛИ 43.

Второй логический блок содержит первую группу элементов пам ти 44 и восьмой 45 и дев тый 46 элементы

Блок местного управлени  содержи дес тый 47 и одинадцатый 48 элементы И и вторую группу элементов пам ти 49.

Первый дополнительный накопитель содержит первый регистр 50 сдвига, двенадцатый 51, тринадцатый 52 и четырнадцатый 53 элементы И, шестой элемент ИЛИ 54, третью группу элементюв пам ти 55, п тнадцатый 56 и шестнадцатый 57 элементы И.

Второй дополнительный накопитель содержит четвертую группу элементов .пам ти 58, второй регистр 59 сдвига , семнадцатый 60, восемнадцатый 61, дев тнадцатый 62 и двадцатый 63 элементы И, седьмой элемент ИЛИ 64 и . двадцать первый элемент 65.

На чертеже обозначены установочный вход 66 и выход 67 устройства.

Количество слов, хранимых в элементах пам ти 55 и 58, равно количеству разр дов регистров 50 и 59.

Устройство работает следующим образом .

В исходном состо нии {при включении источника питани ) все элементы пам ти 44 и 49 блоков10 и 34

устанавливаютс  в нулевое состо. ние нулевым сигналом.на входе 66 поочередным опросом разр дов матрицы 1 дешифратором 4. При этом единичные сигналы на выходах элементов ИЛИ 54 и 64 держат открыть1ми элементы И 4548 , а в регистры 50 и 59 по входу 66 заноситс  информаци  10.... При изготовлении в элементы пам ти 55 и 58 заноситс  посто нна  информаци  -в зависимости от числа исправл емых запоминающих элементов 2 матрицы 1. Так, например при исправлении трех запоминающих элементов 2, в элементах пам ти 55 и 58 хран т с  три двухзар дных слова 10,

, 01, 11.

При записи информации на входы 11, 9 и 15-устройствд подаютс  соответственно сигналы записи, разрешени  записи и управлени . При

этом происходит возбуждение выходов дешифраторов 3 и 4 в соответствии с кодом адреса. Возбужденные выходы дешифратора 3 и сигнал на входе 15 подключают запоминающие

элементы 2 накопител  1 выбранного слова в запоминающие элементы 17 к входам 6 и 18 блоков 5 и 19, кроме того, возбужденные выходы дешифраторов 3 и 4 подключают элементы пам ти 44 и 49 к элементам ИЛИ 24 и 25 и к входам элементов И 21. При этом, если опрашиваетс  элемент 2 матрицы 1, который не был дефектен в предыдущих тактах работы, то либо в блоке 10, либо в блоке 34, либо в обоих блоках 10 и 34 хранитс  число О...О . На выходах элементов И 21 устанавливаютс  нулевые сигналы, а на выходе элемента И 28 установитс  нулевой сигнал, который откроет элемент И 42. При этом сигнал разрешени  записи на входе 9 открывает элементы И 7 дли записи входной информации в матрицу 1. В то же врем , нулевой сигнал с выхода триггера 14 поступает через элементы И 27 и 31, элемент ИЛИ 26 на второй вход элемента ИЛИ 39, на первый вход которого поступает нулевой сигнал с выхода элемента И 38 На выходе элемента ИЛИ 39 устанавли ваетс  нулевой сигнал, который удар живает элементы И 12 в закрытом состо нии . При сн тии сигнала разрешени  за писи запись, информации в опрашиваемый элемент 2 матрицы 1 и ин.формаци с выходов элемелтов ИЛИ 24 и 25 и триггеров 20 и 30 прекращаетс , и происходит контрол ное считывание записанной информации с опрашиваемо го элемента 2 матрицы 1и сравнение ее на сумматоре 13 с входной информацией на входе 11, Нар ду с этим,, при сн тии сигнала разрешени  записи на выходе триггера 14, по витс  единичный сигнал, который о.ткрывает элементы И 27 и 31, на- входах которых присутствуют либо нулевые сигналы, либо нулевой и единичный сигналы, соответствующие нулевым, или йулевс1му и единичному сигналам на выходах триггеров 29 и 30. Тогда если опрашиваетс  исправный запоминающий элемент 2,: то на выходе сумматора 13 и выходах элементов И 27 и 31 устанавливаютс  нулевые сиг лы, которые., проход  через- элементы ИДИ 54 и 64, закрывают элементы 4548 , а проход  через элементы И 51 и 60, эакрывают элементы И 52 и 56 и не привод т к .сдвигу информации в регистрах 50 и 59. На выходе элемен таИЛИ 39 по-прежнему устанавливает с  нулевой сигнал, удерживающий эле менты И 12 в закрытом состо нии. В случае, если опрашиваетс  дефектный запоминающий элемент 2 и на выходах триггеров 29 и.30 устанавли ваютс  нулевые сигналы, указывающие на то, что в элементах пам ти 44 и 49 блоков 10 и 34 хран тс  нулевые сигналы, то на. выходе сумматора 13 и выходах элементов И 27 и 31 по вл ютс  единичные сигналы, которые проход  через элементы И 54 и 64, элементы И 51 и 60, элементы ИЛИ 26 и 39, открывают элементы И 45-48, элементы И 12 и элементы И 52, .56, 61 и 62. При первоначальном обнаружении дефектного запоминающего элемента 2 опрашиваетс  перва  строка элементов пам ти 55 и 58 (поскольку в регистрах 50 и 59 хранитс  число 10...О ). Хранимое число в элементах пам ти 55 и 58 перезаписывает с  в элементы пам ти 44 и 49 опрашиваемого разр да и слова и одновременно ., поступа  на входы элементов И 21, открывает один из элементов И 12. При этом происходит запись входной информации со входа 11 в дополнительный запоминающий элемент 17. После сн ти  сигнала записи на выходе 14 по вл етс  нулевой сигнал, который, проход  через элементы И 27, 31, 51 и 60, сдвигает на один разр д информацию в регистрах 50 и 60, сдвиг информации в которых осуществл етс  по заднему фронту счетного сигнала. После этого в регистрах 50 и 59 хран тс  числа 010..О . Если в следующих тактах работы устройства опрашиваетс  второй дефектный запоминающий элемент 2 из., другого разр да и слова матрицы 1, то работа устройства происходит N аналогично выше описанному, но в элементы пам ти 44 и 49 этого разр да и слова записываетс  число, хран щеес  во второй строке элементов пам ти 55 и 58. Поскольку это чис- . ло отличаетс  от числа, хранимого в первой строке, то и входна  информаци  заноситс  в следующий дополнительный запоминающий элемент 17, Информаци  в регистрах 50 и 59 при этом сдвигаетс  еще на один разр д, т.е. в них будет хранитс  число 0010...О. Если же в следующих тактах работы устройства опрашиваетс  следующий дефектный элемент 2 матрицы 1, причем на выходе одного .из триггеров 29 или 30 установитс  единичный сигнал, то на выходе одного из элейентов И 27 или 31 по витс  нулевой сигнал., а на выходе другого; иэ элементов И 27 или 31 - единичный сигнал. Тем самым, в элементы пам ти 44 и 49 ( наход щиес  в нулевом состо нии) записываетс  число, хранимое в опрашиваемой строке элементов пам ти 55 и 58. Входна  информаци  заноситс  в следующий запоминающий элемент 17. Информаци  в одном из регистров 50 и 59 при этом сдвигаетс  еще на один разр д. I Например, в запоминающие элементы 17 входна  информаци  заноситс  по адресу 1010, 1001, 1011, ОНО, 0101, 0111, 1110, 1101, illl при исправлении трех отказавших эле-. ментов 2 матрицы 1. Если при записи информации otrpa- шиваетс  дефектный элемент пам ти, обращение к которому произошло в предыдущих тактах, что определ етс  наличием единичных сигналов в элементах пам ти 44 -и 49, тона выходе элементов ИЛИ 24 .и 25 по в тс  единичные сигналы,, которые, проход  через элементы И 28 и 42 закроют элементы И 7 дл  записи информации, а проход  через элементы и -28 и 38 и элемент ИЛИ 39, откроют элементы

12 дл  записи входной информации запоминающие элементы 17, После сн ти  сигнала разрешени  записи на выходе элементов И-НЕ 32 и 33 устанавливаютс  нулевые сигналы, которые удерживают закрытыми элементы И 4548 , элементы И 52, 56, 61 и 62, в результате информаци  в регистрах 50 и 59 остаетс  без изменени .

В режиме считывани  сигналы по входам 11 и 9 отсутствуют. При этом элементы И 7, 19, 45-47 и 49 заперты, а сигнал о состо нии опрашиваемого элемента 2 матрицы 1 поступает с выхода блока 6 на первый вход элемента И 41. На второй вход элемента И 40 поступает си17нал с вьохрда блока 19.

Если опрашиваетс  исправный элемент 2, то в элементах пам ти 44 и . 49 опрашиваемого разр да и слова хран тс  либо нулевые числа, у либо нулевое около из них. Тогда на выходе элемента И 28 устанавливаетс  нулевой сигнал. Этот сигнал открывает элемент И 41 и закрывает элемент И 40, тем самым на выходе элемента ИЛИ 43 и на выходе блока 16 по вл етс  сигнал с исправного элемента 2 матрицы 1.

Если же опргиииваетс  дефектный элемент 2, то в элементах пам ти 44 и 49 опрашиваемого разр да и слова хранитс  отличное от нул  число, и на выходах элементов И 24,- 25 и 28 устанавливаютс  единичные сигналы. Кроме того, на одном из выходов 20 элементов И 21 по вл етс  единичный сигнал, который опрашивает один из запоминающих элементов 17, и на выходе блока 19 по вл етс  сигнал, который, проход  через И 40, элемент ИЛИ 43 и блок 16, по вл етс  на выходе 67 устройства.

Технико-экономическое преимущест-.

во предложенного устройства заключаетс  в его более высокой надежности , так как в нем используетс  значительно меньше, чем в известном, дополнительных запоминающих элементов .

Claims (1)

1. Формула изобретени 

   Запоминающее устройство с обнаружением и исправлением ошибок, содержащее дешифраторы адреса,, логические блоки, блоки считывани , матрицу основных запоминающих элементов, дополнительные запоминающие элемент ты, первый дополнительный накопитель триггеры,, сумматор по модулю два, группы элементов И, блок вывода данных , первый элемент И, элемент ИЛИ и элемент И-НЕ, причем адресные входы основных запоминающих элементов соединены с выходами первого дешифратора адреса, информационные входы

   с первыми выходами элементов и первой группы, а выходы - с вторыми выходами элементов И первой группы и информационными входами первого блока считывани , выход которого подключен к первому входу сумматора по модулю два и первому входу первого логического блока, первый выход которого подключен к первым входам элементбв И второй группы, управл ющие входы первого блока считывани  соединены с одними из входов второго логического блока, выходами второго дешифратора адреса и первыми входами элементов И первой группы, вторые 5 входы элементов И первой и второй .(Групп подключены к второму входу сумматора по модулю два и установочным входам первого триггера, третьи входы элементов И первой и второй групп

   0 соединены с управл ющими входами дешифраторов адреса, входами дополнительных запоминающих элементов и первым входом блока вьшода данных, второй вход которого подключен к вто5 рому выходу первого логического блока , третий выход которого соединен с четвертыми входами элементов и первой группы, четвертые входы элементов И второй группы подключены к 0 выходам элементов И третьей группы и управл ющим входам второго блока .считывани . Информационные входы которого соединены с выходами доЛолнительнчх запоминающих элементов и 5 первыми выходами элементов И второй группы, вторые выходы которых подключены к информационным входам дополнительных запоминающих элементов , второй и третий входы первого логического блока соединены со0 ответственно с выходом второго блока считывани  и со .счетными входами первого и второго триггеров и инверсным входом первого элемента И-НЕ, первые и вторые входы элементов И

   5 третьей группы подключены соответственно к выходам второго логического блока и входам первого элемента ИЛИ, выход которого соединен с установочным входом второго триггера, выход

   0 которого пбдключен к пр мому входу первого элемента И-НЕ, выход которого и выхода первого триггера и сумматора по модулю два соединены соответственно с входами первого элемента И, выход которого подключен к первому и второму входам первого дополнительного накопител , выходы которого соединены с другими входами второго логического блока, а 0 третий вход  вл етс  установочным входом устройства, управл ющие входы дешифраторов адреса объединены и  вл ютс  управл ющим входом устройства , а счетный вход первого триггера и второй вход сумматора по мо