SU1249592A1 - Запоминающее устройство с самоконтролем - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в отказоустойчивых микро - процессорных системах. Цель изобретени  - повьшение надежности устройства за счет использовани  информационной избыточности современных БИС ЗУ. Введение в запоминающее устройство с самоконтролем преобра (О

Description

зрвателей 11-13 кодов и св занных с ними цепей управлени  (формировател  20 управл ющих сигналов, элементов 18 и 19 задержки), служащих соответственно дл  преобразовани  адресов,

1

Изобретение относитс  к вычислительной технике, в частности к запоминающим устройствам (ЗУ) .

Цель изобретени  - повышение надежности устройства.

На чертеже изображена структурна  схема ЗУ с самоконтролем.

Устройство содержит накопитель 1, имеющий информационную емкость, не менее, чем в два раза превьшающую требуемую дл  решени  задач, регистр

2адреса, выходной регистр 3 числа, блок 4 контрол  на четность, регистр

3кoJHтpoльнoй информации, представ- л юший собой регистр последовательного сравнени , формирователь 6 сигналов ошибки, триггер 7, первый элемент 8 задержки,элемент ИЛИ 9, второй элемент 10 задержки, первую

11 ,...,11, вторую 1 . ,. . . , 1 2 и третью 13,...,13 группы преобразо вателе кодов, {где ы - количество разр дов кода адреса, и- количество разр дов данных, включа  контрольный разр д) и входной регистр 14 числа. Каждый из указанных преобразователей содержит элемент И-НЕ 15, элемент И 16 и дополийтельньш элемент ИЛИ 17 Устройство также содержит третий 18 и четвертый 19 элементы задержки, формирователь 20 управл ющих сигналов , выполненный в виде дифференцирующего элемента.

Формирователь 6 содержит элемент НЕ 21, дополнительный триггер 22, группу элементов И 23-25 с первого по третий соответственно и дополнительный элемент И-НЕ 26.

Устройство имеет адресные входы 27, информационные входы 28, первьй 29 и второй 30 управл ющие входы, информационные выходы 31 и управл ю- пре выходы: выход 32 сигнала Готовность , выход 33 сигнала Разрешение

записываемой и считываемой информации , позвол ет обеспечивать обнаружение всех кратных и некратных ошибок и исправление всех некратных ошибок. 2 3.п. ф-лы, 1 ил.

0

считьгоани , выход 34 сигнала Кратна  ошибка, выход 35 сигнала Одиночна  ошибка и выход 36 сигналов Неисправные разр ды.

Устройство работает следук цим образом .

В накопитель 1, состо щий из БИС оперативной или электрически программируемой пам ти, количество адресов в каждой и-з которых по крайней мере в два раза превьш1ает необходимую дл  обеспечени  работы вычислительного устройства, производитс  запись информации . При этом на входы ЗУ посту5 пает от арифметического или программирующего устройства (не показаны) код адреса по входам 27, код записываемого числа по входам 28, включа  код контрольного разр да, признак записи по входу 30.

После поступлени  на вход 29 управл ющего сигнала (Запрос ЗУ) по его переднему фронту происходит запись входной информации в регистры

2 и 14. Триггер 7 устанавливаетс  в положение,соответствующее адресам первой половины накопител . Через формирователь 20 происходит установка в исходное состо ние триггера 22

0 формировател  6 сигналов ошибки и всех триггеров регистра 5. Управл ю- ш:ий сигнал с входа 29 через элемент ИЛИ 9 и элемент 18 задержки поступает также на входы выбора кристалла

5 всех БИС ЗУ в момент времени, когда на адресные и информационные входы всех БИС накопител  уже подан код адреса и числа.

Таким образом, в накопитель 1 в

0 первом такте работы устройства информаци  в соответствующие адреса запи- сываетс  в пр мом коде. По истечении времени, определ емого элементом 8 задержки, переключаетс  триггер 7.

3

При этом в блоках 11 и 3 разрешаетс  прохождение кодов адреса и запис ваемогЪ числа по цепи: элементы И-Н 15 , элементы ИЛИ 17.

На соответствующие входы накопител  1 во втором такте обращени  к ЗУ оказываетс  приложенным инверсны код адреса и инверсный код записываемого числа. Задержанный на элементе 8 задержки сигнал запроса через элемент ИЛИ 9 и элемент 18 задержки поступает на входы выбора кристалла всех БИС накопител  1. При этом инверсный код числа записываетс  в адрес, код которого инверсен коду адреса, по которому произведена запись числа в первом такте обращени  к ЗУ. Этот адрес схематех нически и топологически прив зан к совершенно другим, чем в первом такте , строкам и столбцам матрицы накопител  1 и выбираетс  совершенно другими  чейками дешифраторов строк и столбцов,-По истечении времени, определ емого элементом 10 задержки на выходе устройства 32 по вл етс  сигнал Готовность, разрешающий следующее обращение к ЗУ. Аналогичным о бразом производитс  запись информации во все адреса ЗУ.

При считывании информации на вхо ЦзI ЗУ поступает от арифметического устройства код адреса по входам 27 и признак считывани  по входу 30.

По переднему фронту поступающего на вход 29 управл ющего сигнала производитс  запись в регистр 2 кода адреса . Триггер 7 устанавливаетс  в положение, соответствующее адресам первой половины накопител , через формирователь 20 подтверждаетс  исходное состо ние триггера 22 формировател  6 сигналов ошибки и всех триггеров регистра 5. Управл ющий сигнал с входа 29 через элемент ИЛИ 9 и элемент 18 задержки поступает также на входы выбора кристалла всех БИС ЗУ в момент времени, когда на адресные входы всех БИС накопител  уже поданы код адреса старшего разр да с триггера 7 и коды адреса всех остальных разр дов с регистра 2 через элементы И 16 и элементы ИЛИ 17 соответствующих блоков 11. На соответствующие входы каждой БИС накопител  1 подан также признак считывани  с входа 30.

495924

По истечении времени, равного времени выборки БИС накопител , считанна  информаци  через элементы И 16 и ИЛИ I7 блока 12 поступает на 5 входы регистра 3, на управл ющий

вход которого поступает также управл ющий сигнал с выхода элемента ИЛИ 9 через элемент 19 задержки, обеспечивающий задержку этого сигнала от носительно выбора кристалла на врем , превьш1ающее врем  выборки информации из накопител  и врем  контрол  на четность в блоке 4. По переднему фронту этого сигнала считанна  инфор- маци  заноситс  в регистр 3. Считанна  информаци  поступает также на входы блока 4, в том числе и информаци  с контрольного разр да.

Если свертка по модулю два совпа- 20 дает с информацией, считанной из

контрольного разр да, с выхода 33 в арифметическое устройство передаетс  сигнал Разрешение считывани , вы- рабатьшаемьш элементом И 23. В про тивном случае сигнал Разрешение считывани  не вырабатываетс . В обоих случа х производитс  повторное считывание информации из поставленного в соответствие адреса другой половины

0 каждой БИС, дл  чего по истечении времени, определ емого задержкой запроса в элементе 8 задержки, формируетс  повторный запрос, поступающий через элемент ИЛИ 9 и элемент 18 за5 держки на вход выбора кристалла каждой БИС. Задержанный на элементе 8 задержки управл ющий сигнал перебрасывает триггер 7, в результате чего обеспечиваетс  выбор другой половины

0 накопител  и подача на адресные входы каждой БИС инверсного кода адреса по цеп м: выход регистра 2, элементы И-НЕ 15 и элементы ИЛИ 17.Информаци , считанна  из другой

5 половины накопител  по инверсному адресу, инвертируетс , т.е. восстанавливаетс  до пр мой, так как записана во второй половине накопител  в инверсном коде, и через элементы ИЛИ

0 17 поступает на входы регистра 3, где она записываетс  передним фронтом управл ющего сигнала, задержанным на элементе 19 задержки, и на входы блока 4 , где она контролируетс  по моду5 лю два.

Если при первом или втором считывании блоком 4 обнаруживаетс  одиночна  или люба  некратна  ошибка, то

формирователь 6 вырабатывает соответствующий сигнал следующим образом. На один из входов элемента И 23 посл проверки считанной информации на четность поступает сттнал ошибки от блока 4, а на другой вход - управл ющий сигнал с элемента 19 задержки, При этом на выходе 33 сигнал разрешени  считЬгоани  отсутствует, а через элемент НЕ 21 срабатьгоает элемент И 25, в результате чего на его выходе, соответствующем выходу 35 устройства по вл етс  сигнал одиночной (некрат ной ) ошибки,.

В зависимости от результатов контрол  возможны следующие варианты.

Одиночна  или люба  некратна  ошибка зафиксирована только при первом считьшании. Тогда с выхода 35 в арифметическое устройство и на пульт оператора (не показан) поступает сигнал одиночной ошибки. При повторном считьшании из другой половины накопител  на выходе 33 по в- л етс  сигнал Разрещение считывани  ,

Одиночна  ошибка зафиксирована толысо при повторном считывании. На выходе 35 по вл етс  сигнал одиноч- ной ошибки, В этом случае считанна  при первом такте информаци  уже используетс  арифметическим устройством , а полученна  с выходов 36 информаци  о неисправных разр дах мо- жет быть использована оператором или автоматом дп  контрол  за состо нием резерва.

Одиночна  ошибка обнаружена при первом и втором считывании. Эта си- туаци  соответствует отказу основного и резервного адреса накопител  1, и вопрос о дальнейшем его использовании решаетс  в зависимости от наличи  в системе других средств анализа и коррекции обнаруженной

н еиспр ав но сти, I

При первом и втором считывании контроль по модулю два показывает отсутствие одиночных (некратных) ошибок. В этом случае арифметическое устройство использует информацию , полученную при первом считывании , но в ЗУ производитс  контроль на отсутствие кратных ошибок следую щим образом: информаци  при первом и втором считьшании поступает на р егистр 5, каждый разр д которого

представл ет собой триггер со счетным входом. Запись информации в каждый разр д регистра 5 производитс  по переднему фронту сигнала, поступающему с элемента 19 задержки.

Если на любой триггер регистра 5 от накопител  при двух последовательных обращени х подаетс  дважды сигнал Лог, О, то его исходное состо ние сохран етс , если же дважды сигнал Лог, 1, то состо ние триггера со счетным входом измен етс  дважды и после второго считывани  соответствует исходному. Поэтому при совпадении информации первого и второго считывани  на каждом выходе 36 устанавливаетс  сигнал Лог. 1, что соответствует отсутствию неисправности во всех разр дах накопител . Если в каких-либо разр дах информаци  при двух последовательных считывани х различаетс , то на выходах 36 этих разр дов устанавливаетс  сигнал, инверсный по отношению к исправным разр дам. Тогда на выходе элемента И-НЕ 26 вырабатываетс  сигнал ошибки. Этот сигнал поступает на один из входов элемента И 24, на другой вход которого подают сигнал Готовность, Поэтому после второго считывани  на выходе 34 устанавливаетс  сигнал Кратна  ошибка.

Таким образом, при отсутствии ошибок на выходах 34 и 35 устанавливаетс  (сохран етс  ) О, свидетельствующий об отсутствии неисправности Если в любой половине накопител  имеетс  одиночна  (некратна  ) ошибка , то на выходе 35 устанавливаетс  сигнал одиночной ошибки (1 X а на выходе 34 - О, так как формирователь 6 формирует сигнал кратной ошибки при несравнении сигналов считывани  в разр дах при условии отсутстви  ошибки при контроле по модулю два, что определ етс  состо нием элемента И 24 и триггера 22, При по влении кратной ощибки, характеризуемой сигналом несравнени  в разр дах при отсутствии ошибки при контроле по модулю два, на выходе 35 сохран етс  О, а на выходе 34 по вл етс  1, С выходов 36 в арифметическое устройство и на пульт оператора выводитс  информаци  о неисправных разр дах дл  оценки состо ни  накопител  1 и прин тии мер по корректировке кратных ошибок, если в системе предусмотрены необходимые дл  этого аппаратные или программные средства.

Разрешение на последующие обраще- ни  к пам ти по окончании второго считывани  и операции контрол  выдаетс  по вьпсоду 32.

Claims (3)

1. Запоминающее устройство с самоконтролем , содержащее регистр адреса входной и выходной регистры числа, регистр контрольной информации, фор- мирователь сигналов ошибки, элемент ИЛИ, элементы задержки, блок контрол  на четность, триггер и накопитель первый вход которого подключен к первому выходу триггера, первый вход которого и первые входы входного регистра числа, регистра адреса, элемента ИЛИ и вход первого элемента задержки  вл ютс  первым управл ющим входом устройства, выход первого эле- мента задержки подключен к вторым входам триггера и элемента ИЛИ и к входу второго элемента задержки, выход которого соединен с первым входом формировател  сигналов ошиб- ки, вторые и третьи входы которого соединены соответственно с выходами регистра контрольной информации и блока контрол  на четность, входы

которых соединены с первым входом выходного регистра числа, второй вход регистра адреса  вл етс  адресным входом устройства, управл юш - ми выходами которого  вл ютс  выходы регистра контрольной информации, формировател  сигналов ошибки и второго элемента задержки, отличающеес  тем, что, с целью по- вьш1ени  надежности устройства, в него введены три группы преобразова- телей кодов с первой по третью, формирователь управл ющих сигналов, третий и четвертый элементы задержки , причем первые и вторые входы преобразователей кодов соединены с первым и вторым выходами триггера, тр.етьи входы преобразователей кодов второй группы соединены с выходами накопител , выходы преобразователей кодов первой и третьей групп соединены соответственно с вторым и треть

ВНИИПИ Заказ 4333/53

Тираж 543 Подписное

Произв.-полигр. пр-тие, г. Ужгород, ул. Проектна , 4

j

10

15 20 25 ЗО

35

40

5

0

5

им входами накопител , четвертый вход которого  вл етс  вторым управл ющим входом устройства, вьрсоды преобразователей кодов второй группы соединены с входами блока контрол  на четность, третьи входы преобразователей кодов первой и третьей групп подключены соответственно к выходам регистра адреса и входного регистра числа, выход элемента ШШ соединен с входами третьего и четвертого элементов задержки, выход третьего элемента задержки подключен к п тому входу накопител , выход четвертого элемента задержки соединен с вторыми входами регистра контрольной информации и выходного регистра числа и четвертым входом формировател  сигналов ошибки, п тый вход ко- .торого подключен к третьему входу регистра контрольной информации и выходу формировател  управл ющих сигналов , вход которого соединен с первым управл ющим входом устройства.

2.Устройство по п. 1, о т л и- чающее с  тем, что каждьй из преобразователей кодов содержит мент И-НЕ, элемент И и дополнительный элемент ИЛИ, выход которого  вл етс  выходом преобразовател , а входы подключены к выходам элемента И и элемента И-НЕ, входы которых  вл ютс  входам преобразовател .

3.Устройство по п. 1, о т л и- чающеес  тем, что формирователь сигналов ошибки содержит группу элементов И с первого по третий, дополнительный элемент И-НЕ, элемент НЕ и дополнительный триггер, причем выход дополнительного элемента И-НЕ подключен к первому входу второго элемента И группы, второй вход которого соединен с первым выходом дополнительного триггера, выход элемента НЕ подключен к одному из входов третьего элемента И группы, второй выход дополнительного триггера и выходы элементов И группы  вл ютс  выходами формировател , входами которого  вл ютс  входы дополнительного элемента И-НЕ и триггера, входы элемента НЕ и первого элемента И группь, а также третий вход второго элемента И и другие входы первого и третьего элементов И группы.

Тираж 543 Подписное

Ужгород, ул. Проектна , 4