JP3649320B2 - リダンダンシー回路およびリダンダンシー方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、リダンダンシー回路およびリダンダンシー方法に関し、特に、強誘電体メモリ素子(ferro electric memory device)においてペール(fail)されたノーマル(normal)メモリセルをリダンダンシーメモリセルにソフトウェア的にリペアするためのリダンダンシー回路およびリダンダンシー方法に関する。
【0002】
【従来の技術】
メモリ素子を具現することにおいて、アレイされた多数のセルの中いくつかのセルがペールされたとして、そのメモリ素子全体をペール処理するということは、多大な浪費である。
【0003】
したがって、通常的にDRAM(dynamic random access memory)のようなメモリ素子は、ペールされたノーマルメモリセルをリダンダンシーメモリセルにリペアするためリダンダンシー回路を備えている。
【0004】
一方、FRAM(ferro electric random access memory)のような強誘電体メモリ素子のリダンダンシー回路は、既存のDRAMリダンダンシー回路をそのまま適用している。
【0005】
【発明が解決しようとする課題】
このように公知されているリダンダンシー回路は、ハードウェア的な具現方法として、デコーダに備わっているリペアヒューズ(fuse)を切断する方法を使用している。
【0006】
このため、パッケージが完了されたメモリ素子をリペアできないという問題点がある。
【0007】
すなわち、パッケージ完了された後、バーンイン(burn−in)テスト等でペールが発見されたような場合には、ペールされたチップ(chip)をリペアできない。その結果、そのチップをそのまま焼却処理しなければならなくなり、素子の歩留まり(yield)が大きく低下してしまうことになる。
【0008】
そこで、本発明の目的は、メモリ素子のリペアをソフトウェア的に具現化することにより、メモリ素子の歩留まりを大幅に向上させることが可能なリダンダンシー回路およびリダンダンシー方法を提供することにある。
【0009】
【課題を解決するための手段】
本発明は、アドレスバッファと、ノーマルデコーダと、ノーマルメモリーセルアレイと、リダンダンシー回路とを含む強誘電体メモリ素子のリダンダンシー回路であって、前記リダンダンシー回路は、
リダンダンシーメモリセルアレイと、ペールアドレス信号を貯蔵するための第1プログラミングユニットと、ペール数信号を貯蔵するための第2プログラミングユニットと、前記第1プログラミングユニットおよび前記第2プログラミングユニットを制御するための複数の制御信号を生成する制御部と、前記アドレスバッファからのアドレスと前記第1プログラミングユニットに貯蔵されたペールアドレスとを比較するためのアドレス比較部と、前記アドレスバッファからのアドレスと前記アドレス比較部からの出力信号および前記第2プログラミングユニットからの出力信号に応答して、前記ノーマルメモリセルアレイと前記リダンダンシーメモリセルアレイを選択的にアクティブさせるためのリダンダンシーデコーダとを具えることによって、リダンダンシー回路を構成する。
【0010】
ここで、前記第1プログラミングユニットは、互いに相補的な信号を持つデータラインおよびレファレンスラインと、前記データラインおよびレファレンスラインを通じてペールアドレス信号を貯蔵するための貯蔵部と、外部からペールアドレスデータおよび書き込み信号を印加され、前記貯蔵部にペールアドレス信号を貯蔵させるための書き込み駆動部と、前記データラインおよびレファレンスラインを通じて前記貯蔵部に貯蔵された信号をリードするためのリード駆動部と、前記データラインおよびレファレンスラインをフリーチャージさせるためのフリーチャージ部とを有することができる。
【0011】
前記貯蔵部は、前記データラインからの信号を貯蔵するための第1強誘電体キャパシタと、前記レファレンスラインからの信号を貯蔵するための第2強誘電体キャパシタとを有することができる。
【0012】
前記リード駆動部は、前記データラインと前記レファレンスラインの信号の差を増幅するためのセンス増幅器と、前記センス増幅器からの信号を貯蔵するためのラッチとを有することができる。
【0013】
前記第2プログラミングユニットは、データラインおよびレファレンスラインと、前記データラインおよびレファレンスラインを通じてペール数信号を貯蔵するための貯蔵部と、外部からペール数データおよび書き込み信号を印加され、前記貯蔵部にペール数信号を貯蔵させるための書き込み駆動部と、前記データラインとレファレンスラインを通じて前記貯蔵部に貯蔵された信号をリードするためのリード駆動部と、前記データラインおよびレファレンスラインをフリーチャージさせるためのフリーチャージ部とを有することができる。
【0014】
前記貯蔵部は、前記データラインからの信号を貯蔵するための第1強誘電体キャパシタと、前記レファレンスラインからの信号を貯蔵するための第2強誘電体キャパシタとを有することができる。
【0015】
前記リード駆動部は、前記データラインと前記レファレンスラインの信号の差を増幅するためのセンス増幅器と、前記センス増幅器からの信号を貯蔵するためのラッチとを有することができる。
【0016】
前記アドレス比較部は、前記アドレスバッファからのアドレスおよび前記第1プログラミングユニットに貯蔵されたペールアドレスを入力される複数の排他的論理和(EXOR)ゲートと、前記複数のEXORゲートからの出力を入力される否定論理和(NOR)ゲートとを有することができる。
【0017】
前記制御部は、チップイネーブル信号(/CE)を印加されることによって駆動することができる。
【0018】
本発明は、アドレスバッファと、ノーマルデコーダと、ノーマルメモリセルアレイと、リダンダンシー回路を含み、前記リダンダンシー回路が、リダンダンシーメモリセルアレイと、ペールアドレス信号を貯蔵するための第1プログラミングユニットと、ぺール数信号を貯蔵するための第2プログラミングユニットと、前記第1プログラミングユニットと上記第2プログラミングユニットを制御するための複数の制御信号を生成する制御部と、前記アドレスバッファからのアドレスと前記第1プログラミングユニットに貯蔵されたペールアドレスを比較するためのアドレス比較部と、前記ノーマルメモリセルアレイと前記リダンダンシーメモリセルアレイを選択的にアクティブさせるためのリダンダンシーデコーダとを具えた強誘電体メモリ素子のリダンダンシー回路を用い、バーンイン(burn−in)テスト後、前記制御部が前記第1プログラミングユニットと第2プログラミングユニットを制御するための複数の制御信号を出力する第1工程と、前記制御信号により前記第2プログラミングユニットに前記ペール数信号を貯蔵して、前記第1プログラミングユニットに前記ペールアドレス信号を貯蔵する第2工程と、電源がオン(on)された後、前記制御信号により前記貯蔵されたペールアドレス信号及びペール数信号が再度読み出され、該データが前記第1および第2プログラミングユニットに各々貯蔵される第3工程と、前記アドレスバッファにアドレスが印加される第4工程と、前記アドレス比較部で前記アドレスバッファからのアドレスと前記第1プログラミングユニットに貯蔵されたアドレスを比較してその結果を出力信号に発生する第5工程と、前記アドレスバッファからのアドレスと前記アドレス比較部の出力信号および第2プログラミングユニットの出力信号に応答して、前記リダンダンシーデコーダでノーマルメモリセルアレイと前記リダンダンシーメモリセルアレイを選択的にアクティブさせる第6工程とを具えることによって、リダンダンシー方法を提供する。
【0019】
ここで、前記第2工程は、外部から前記ペールアドレスデータと書き込み信号を前記第1プログラミングユニットに印加して、前記制御信号により前記第1プログラミングユニットに含まれた強誘電体キャパシタに前記ペールアドレス信号を貯蔵しながら、外部から前記ペール数データと書き込み信号を前記第2プログラミングユニットに印加して、前記制御信号により前記第2プログラミングユニットに含まれた強誘電体キャパシタに前記ペール数信号を貯蔵する工程を有することができる。
【0020】
前記第3工程は、前記貯蔵されたペールアドレス信号およびペール数信号を前記第1及び第2プログラミングユニットに含まれたセンス増幅器により感知し増幅して、前記第1及び第2プログラミングユニットに含まれたラッチ部に貯蔵する工程を有することができる。
【0021】
前記第5工程は、前記アドレスバッファからのアドレスと第1プログラミングユニットからのペールアドレスを前記アドレス比較部に含まれた複数のEXORゲートに各々入力する工程と、前記EXORゲートらからの各出力を前記アドレス比較部に含まれた複数のNORゲートに入力して出力信号を発生する工程とを有することができる。
【0022】
前記第6工程は、前記第2プログラミングユニットの出力信号がペールアドレスのない信号の場合には、前記アドレスバッファからの出力アドレスを前記ノーマルデコーダに印加してノーマルメモリセルアレイブロックを選択する工程と、前記第2プログラミングユニットの出力信号がペールアドレスのある信号の場合には、前記アドレス比較部の出力信号は、前記アドレスバッファのアドレスと前記ペールアドレスとが同一の場合には前記アドレスバッファの出力を切って前記リダンダンシーメモリセルアレイブロックのセルを選択し、同一でない場合には前記アドレスバッファのアドレスをノーマルデコーダに印加してノーマルメモリセルアレイを選択する工程とを有することができる。
【0023】
前記第1工程は、前記制御部にチップイネーブル信号を印加して駆動させる工程を有することができる。
【0024】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態を詳細に説明する。
【0025】
[概要]
まず、本発明の概要について説明する。
強誘電体キャパシタは、キャパシタ両端の電圧が0Vであるとき、誘起された電荷量が2つの状態で存在して電源の供給がなくても2進形態のデータを保存することができる。
【0026】
このような特性をもつことを考慮して、強誘電体キャパシタは、非揮発性メモリ素子の記憶手段として利用可能である。
【0027】
本発明は、このような強誘電体キャパシタの非揮発特性を利用したリダンダンシー回路及びリダンダンシー方法である。
【0028】
すなわち、本発明は、アドレスバッファと、ノーマルデコーダと、ノーマルメモリセルアレイと、リダンダンシー回路とを含む強誘電体メモリ素子において、前記リダンダンシー回路は、リダンダンシーメモリセルアレイと、ペールアドレス信号を貯蔵するための第1プログラミングユニットと、ペール数信号を貯蔵するための第2プログラミングユニットと、前記第1プログラミングユニットと前記第2プログラミングユニットを制御するための複数の制御信号を生成する制御部と、前記アドレスバッファからのアドレスおよび前記第1プログラミングユニットに貯蔵されたペールアドレスが同一であるかを比較するためのアドレス比較部と、前記アドレスバッファからのアドレスと前記アドレス比較部からの出力信号および前記第2プログラミングユニットからの出力信号とに応答して、前記ノーマルメモリセルアレイと前記リダンダンシーメモリセルアレイを選択的にアクティブさせるためのリダンダンシーデコーダとを含む強誘電体メモリ素子のリダンダンシー回路を構成する。
【0029】
また、本発明は、アドレスバッファと、ノーマルデコーダと、ノーマルメモリセルアレイと、リダンダンシー回路とを含み、前記リダンダンシー回路が、リダンダンシーメモリセルアレイと、ペールアドレス信号を貯蔵するための第1プログラミングユニットと、ペール数信号を貯蔵するための第2プログラミングユニットと、前記第1プログラミングユニットと前記第2プログラミングユニットを制御するための複数の制御信号を生成する制御部と、前記アドレスバッファからのアドレスと前記第1プログラミングユニットに貯蔵されたペールアドレスを比較するためのアドレス比較部と、前記メモリセルアレイと前記リダンダンシーメモリセルアレイを選択的にアクティブさせるためのリダンダンシーデコーダとを含む強誘電体メモリ素子のリダンダンシー回路を用い、
バーンインテスト後、前記制御部が、前記第1プログラミングユニットと第2プログラミングユニットを制御するための複数の制御信号を出力する第1工程と、前記制御信号により、前記第2プログラミングユニットに前記ペール数信号を貯蔵して、前記第1プログラミングユニットに前記ペールアドレス信号を貯蔵する第2工程と、電源がオン(on)された後、前記制御信号により前記貯蔵されたペールアドレス信号およびペール数信号が再度読み出されてそのデータが前記第1および第2プログラミングユニットに各々貯蔵される第3工程と、前記アドレスバッファにアドレスが印加される第4工程と、前記アドレス比較部によって前記アドレスバッファからのアドレスと前記第1プログラミングユニットに貯蔵されたアドレスとを比較してその結果を出力信号に発生する第5工程と、前記アドレスバッファからのアドレスと前記アドレス比較部の出力信号および第2プログラミングユニットの出力信号に応答して、前記リダンダンシーデコーダでノーマルメモリセルアレイと前記リダンダンシーメモリセルアレイを選択的にアクティブさせる第6工程とを含む強誘電体メモリ素子のリダンダンシー方法を提供する。
【0030】
[具体例]
以下、具体例を挙げて説明する。
【0031】
図1は、本発明に係るリダンダンシー回路を具備した強誘電体メモリー素子の構成を示す。
【0032】
強誘電体メモリ素子は、アドレスバッファ400と、ノーマルデコーダ100と、ノーマルメモリセルアレイブロック200と、リダンダンシー回路とを備えることによって構成される。
【0033】
リダンダンシー回路は、リダンダンシーメモリセルアレイブロック300と、制御部500と、第1プログラミングユニット600と、アドレス比較部700と、第2プログラミングユニット800と、リダンダンシーデコーダ900とを有している。
【0034】
リダンダンシーメモリセルアレイは、2m−1個(mは、1以上の自然数)で構成されれば、2m−1個のペールされたセルをリペアできるようになる。
【0035】
このような強誘電体メモリ素子では、ノーマルデコーダ100によってノーマルメモリセルアレイブロック200の中、いずれか一つのセルを選択し、ノーマルメモリセルアレイブロック200で一つ以上のセルがペールされた場合には、そのセルの選択経路をリダンダンシーメモリセルアレイブロック300の中、いずれか一つのリペアセルに代替するが、本発明は、従来のハードウェア的な方法でなくソフトウェア的にリペアを具現したものである。
【0036】
すなわち、本発明のリダンダンシー回路のリペア方式は、ヒューズを切断する等の従来リペア方式とは異なり、ペールアドレスを貯蔵していながら、チップにアドレスが入力されれば、そのアドレスがペールアドレスであるかどうかを比較し、その比較結果によってノーマルセルブロックまたはリダンダンシーセルブロックを選択的にアクティブさせる機能を有する。
【0037】
本発明に係るリダンダンシー回路によるリペア過程を調べてみると、以下の通りである。
【0038】
例えば、バーンインテスト後、ペールされた数が少なくてリペアが可能であれば、そのペール数を第2プログラミングユニット800に貯蔵し、ペールアドレスは第1プログラミングユニット600に貯蔵する。
【0039】
電源がオンになって、チップイネーブル信号(/CE)がチップに印加されれば、制御部500によって第1プログラミングユニット600と第2プログラミングユニット800を制御するための複数の制御信号が出力され、これにより、第2プログラミングユニット800と第1プログラミングユニット600にそのデータが貯蔵される。
【0040】
具体的に説明すれば、第1プログラミングユニット600は、制御部500により制御され、書き込み信号(WRITE)とペールアドレス(FAi)とが入力されてペールされたセルのアドレスが貯蔵され、第2プログラミングユニット800は制御部500により制御され、書き込み信号(WRITE)とペールされた数(FNj)とが入力されてペール数を貯蔵する。
【0041】
次に、アドレスバッファ400(強誘電体メモリ素子に備わった既存構成)にアドレスが印加されれば、アドレス比較部700でペールアドレスであるかどうかを決定し、印加されたアドレスがペールアドレスでなければノーマルデコーダ100を通じてノーマルメモリセルアレイブロック200を選択して印加されたアドレスがペールアドレスであるならば、リダンダンシーメモリセルアレイブロック300を選択する。この際、アドレス比較部700は、アドレスバッファ400からのアドレス(Ai)と前記第1プログラミングユニット(600)に貯蔵されたアドレス(RAi)とが同一であるかどうかの如何を比較し、その結果信号(RCONj)を出力する。
【0042】
次に、リダンダンシーデコーダ900は、アドレスバッファ400からのアドレス(Ai)とアドレス比較部700からの出力信号(RCONj)及び第2プログラミングユニット800からの出力信号(RNj)に応答して、入力されたアドレスがペールアドレスではなければノーマルデコーダ100を通じてノーマルメモリセルアレイブロック200のある一つのセルを選択し、印加されたアドレスがペールアドレスであるならばリダンダンシーメモリセルアレイブロック300のある一つのセルを選択する。
【0043】
一方、図1で、例えば、n=4、m=2であると仮定すれば、リダンダンシー回路には、3個のリペアセルと、2ビットの第2プログラミングユニットと、3個の4ビットの第1プログラミングユニットと、3個のアドレス比較部とが必要である。これにより、バーンインテスト結果、ペール数が3個以下であればそのチップはリペアが可能であり、ペール数が4個以上であればそのチップはリペアが不可能である。
【0044】
次に、リダンダンシー回路の構成をより詳細に説明する。
【0045】
図2は制御部500の構成を示し、図3は制御部500の各出力制御信号の波形を示す。
【0046】
制御部500は、チップイネーブル信号(/CE)に応答して駆動するインバータ501と、MOS(モス)キャパシタ502及びNORゲート503によって構成され、所定の幅を持つパルス信号などを制御信号として出力する。
【0047】
制御信号は、第1プログラミングユニット600及び第2プログラミングユニット800に備わった各構成を制御するため”wl”、”pcg”、”plate”、”sap”、及び”read”信号などとして、図3に示すように各制御信号は、チップイネーブル信号(/CE)が”ロー”にアクティブされた時に”ハイ”にアクティブされ、この”ハイ”にアクティブされる幅(すなわち、パルス幅)は”wl”、”pcg”、”plate”、”sap”、及び”read”制御信号が順序的に次第に小さくなる。
【0048】
次に、図4は、第1プログラミングユニット600の構成を示す。
【0049】
第1プログラミングユニット600は、互いに相補的な信号を持つデータライン(data_line)及びレファレンスライン(ref_line)を備え、前記データラインとレファレンスラインを通じてペールアドレス信号を貯蔵するため、第1及び第2の強誘電体キャパシタを持つペールアドレス信号貯蔵部630と、外部からペールアドレス(FAi)と書き込み信号(WRITE)を印加されて前記貯蔵部630にペールアドレスデータを貯蔵させるための書き込み駆動部610と、前記データラインとレファレンスラインを通じて前記貯蔵部630に貯蔵されたデータをリードするためのリード駆動部640,650と、前記データラインとレファレンスラインをフリーチャージさせるためのフリーチャージ部620とを有する。
【0050】
貯蔵部630は、データラインからの信号を貯蔵するための第1強誘電体キャパシタと、レファレンスラインからの信号を貯蔵するための第2強誘電体キャパシタとによって構成される。
【0051】
リード駆動部は、前記データラインと前記レファレンスラインの微細な信号の差を増幅するためのセンス増幅器640と、センス増幅器640からの信号を貯蔵するためのラッチ650とによって構成される。
【0052】
上記構成を持つ第1プログラミングユニット600は、外部からペールアドレス(FAi)と書き込み信号(WRITE)が入力されると、制御部500からの制御信号(pcg、plate、wl、sap、read)によって、強誘電体キャパシタにペールアドレスを貯蔵する。
【0053】
そして、電源がオフされれば、強誘電体キャパシタの非揮発特性によりペールアドレスは半永久的に貯蔵される。
【0054】
その後、電源がオンになってチップイネーブル信号(/CE)が制御部500に印加されれば、制御部500から出力された制御信号(pcg、plate、wl、sap、read)により、第1プログラミングユニット600のセルデータがセンス増幅器640により感知されて増幅され、ラッチ650に貯蔵される。
【0055】
図5は、アドレス比較部700の構成を示す。
【0056】
アドレス比較部700は、アドレスバッファ400からn個のアドレス(A0,A1...An−1)と、第1プログラミングユニット600からのn個のペールアドレス(RA0、RA1...RAn−1)を各々入力されるn個のEXORゲートと、n個のEXORゲートらからの各出力を入力されるn入力NORゲートとによって構成される。
【0057】
この構成によって、アドレス比較部700にアドレスバッファ400から入力されたnビットアドレス(Ai)と第1プログラミングユニット600に貯蔵されたnビットペールアドレス(RAi)とが各々印加されれば、排他的論理和(EXOR)ゲートはこの2つのアドレスを各々比較して同じであれば”0”(LOW)、異なれば”0”(HIGH)を出力する。このEXORゲート等の出力は、n入力NORゲートに入力され、”RCONj”という信号を出力するが、この出力RCONjは、アドレスバッファ400で入力されたnビットアドレス(Ai)と第1プログラミングユニット600に貯蔵されたnビットペールアドレス(RAi)とが全て同じであれば”1”(HIGH)、どれ一つでも異なれば”0”(LOW)を出力する。
【0058】
図6は、第2プログラミングユニット800は、第1プログラミングユニット600の構成と基本的には同様な構成である。
【0059】
第2プログラミングユニット800は、互いに相補的な信号を持つデータライン(data_line)及びレファレンスライン(ref_line)を備え、前記データラインとレファレンスラインを通じてペール数信号を貯蔵するため第1及び第2の強誘電体キャパシタを持つペール数信号貯蔵部830と、外部からペール数データ(FNj)と書き込み信号(WRITE)を印加されて前記貯蔵部830にペール数信号データを貯蔵させるための書き込み駆動部810と、前記データラインとレファレンスラインを通じて前記貯蔵部830に貯蔵されたデータをリードするためのリード駆動部840,850と、前記データラインとレファレンスラインをフリーチャージさせるためのフリーチャージ部820とを有する。
【0060】
貯蔵部830は、データラインからの信号を貯蔵するための第1強誘電体キャパシタと、レファレンスラインからの信号を貯蔵するための第2強誘電体キャパシタとによって構成される。
【0061】
リード駆動部は、データラインとレファレンスラインの微細な信号の差を増幅するためのセンス増幅器840と、センス増幅器840からの信号を貯蔵するためのラッチ850とによって構成される。
【0062】
図7は、リダンダンシーデコーダ900の構成を示す。
【0063】
ここでは、m=2であるときのリダンダンシーデコーダ回路を示す。すなわち、このデコーダ回路は、リペア可能な数が最大3個の場合である。
【0064】
このリダンダンシーデコーダ900では、ペール数がなければ、他の回路に関係なくRNOが”1(HIGH)”になってアドレスバッファ400からの出力(Ai)をノーマルデコーダ100に印加してノーマルメモリセルアレイブロック200を選択する。
【0065】
しかし、ペール数がひとつでもあればRNjとRCONjを全て考慮しなければならない。すなわち、ペール数が1つであればRN1が”1(HIGH)”になり、この場合、RCON1が”0(LOW)”であればアドレスバッファーの出力(Ai)がそのままノーマルデコーダ100に印加されて、RCON1が”1(HIGH)”であればアドレスバッファの出力が切れてリダンダンシーメモリセルアレイブロックの第1リペアセル(RCELL1)が選択される。
【0066】
これと同様に、ペール数が3個であるならばRN3が”1(HIGH)”になり、アドレス比較部700の出力が全て”0(LOW)”であればアドレスバッファの出力(Ai)がそのままノーマルデコーダ200に印加されて、3個の出力の中1つが”1(HIGH)”あればリダンダンシーメモリセルアレイブロック300を選択することになる。
【0067】
なお、本発明は、前述した実施例及び添付した図面により限定されるものではなく、本発明の技術的思想の範囲内での各種の置換、変形及び変更が可能であることは本発明が属する技術分野での当業者において明白なことである。
【0068】
【発明の効果】
以上説明したように、本発明によれば、強誘電体メモリ素子を用いてペールされたノーマルメモリセルをリダンダンシーメモリセルにソフトウェア的にリペアするようにしたので、パッケージ完了後、バーンイン(burn−in)テスト等でペールが発見された場合にも、ペールされたチップ(chip)をリペアすることができ、これにより、半導体メモリ素子の歩留まり(yield)を大きく向上させることができる。
【図面の簡単な説明】
【図1】本発明の実施の形態であるリダンダンシー回路を備えた強誘電体メモリ素子の構成を示すブロック図である。
【図2】リダンダンシー回路の制御部の構成を示す回路図である。
【図3】図2の各出力制御信号を示す波形図である。
【図4】第1プログラミングユニットの構成を示す回路図である。
【図5】アドレス比較部の回路図である。
【図6】第2プログラミングユニットの回路図である。
【図7】リダンダンシーデコーダの回路図である。
【符号の説明】
100 ノーマルデコーダ
200 メモリセルアレイブロック
300 リダンダンシーメモリセルアレイブロック
400 アドレスバッファ
500 制御部
600 第1プログラミングユニット
700 アドレス比較部
800 第2プログラミングユニット
900 リダンダンシーデコーダ
Claims (15)
- アドレスバッファと、ノーマルデコーダと、ノーマルメモリーセルアレイと、リダンダンシー回路とを含む強誘電体メモリ素子のリダンダンシー回路であって、
前記リダンダンシー回路は、
リダンダンシーメモリセルアレイと、
ペールアドレス信号を貯蔵するための第1プログラミングユニットと、
ペール数信号を貯蔵するための第2プログラミングユニットと、
前記第1プログラミングユニットおよび前記第2プログラミングユニットを制御するための複数の制御信号を生成する制御部と、
前記アドレスバッファからのアドレスと前記第1プログラミングユニットに貯蔵されたペールアドレスとを比較するためのアドレス比較部と、
前記アドレスバッファからのアドレスと前記アドレス比較部からの出力信号および前記第2プログラミングユニットからの出力信号に応答して、前記ノーマルメモリセルアレイと前記リダンダンシーメモリセルアレイを選択的にアクティブさせるためのリダンダンシーデコーダと
を具えたことを特徴とするリダンダンシー回路。 - 前記第1プログラミングユニットは、
互いに相補的な信号を持つデータラインおよびレファレンスラインと、
前記データラインおよびレファレンスラインを通じてペールアドレス信号を貯蔵するための貯蔵部と、
外部からペールアドレスデータおよび書き込み信号を印加され、前記貯蔵部にペールアドレス信号を貯蔵させるための書き込み駆動部と、
前記データラインおよびレファレンスラインを通じて前記貯蔵部に貯蔵された信号をリ―ドするためのリード駆動部と、
前記データラインおよびレファレンスラインをフリーチャージさせるためのフリーチャージ部と
を有することを特徴とする請求項1記載のリダンダンシー回路。 - 前記貯蔵部は、
前記データラインからの信号を貯蔵するための第1強誘電体キャパシタと、
前記レファレンスラインからの信号を貯蔵するための第2強誘電体キャパシタと
を有することを特徴とする請求項2記載のリダンダンシー回路。 - 前記リード駆動部は、
前記データラインと前記レファレンスラインの信号の差を増幅するためのセンス増幅器と、
前記センス増幅器からの信号を貯蔵するためのラッチと
を有することを特徴とする請求項2記載のリダンダンシー回路。 - 前記第2プログラミングユニットは、
データラインおよびレファレンスラインと、
前記データラインおよびレファレンスラインを通じてペール数信号を貯蔵するための貯蔵部と、
外部からペール数データおよび書き込み信号を印加され、前記貯蔵部にペール数信号を貯蔵させるための書き込み駆動部と、
前記データラインとレファレンスラインを通じて前記貯蔵部に貯蔵された信号をリードするためのリード駆動部と、
前記データラインおよびレファレンスラインをフリーチャージさせるためのフリーチャージ部と
を有することを特徴とする請求項1記載のリダンダンシー回路。 - 前記貯蔵部は、
前記データラインからの信号を貯蔵するための第1強誘電体キャパシタと、
前記レファレンスラインからの信号を貯蔵するための第2強誘電体キャパシタと
を有することを特徴とする請求項5記載のリダンダンシー回路。 - 前記リード駆動部は、
前記データラインと前記レファレンスラインの信号の差を増幅するためのセンス増幅器と、
前記センス増幅器からの信号を貯蔵するためのラッチと
を有することを特徴とする請求項5記載のリダンダンシー回路。 - 前記アドレス比較部は、
前記アドレスバッファからのアドレスおよび前記第1プログラミングユニットに貯蔵されたペールアドレスを入力される複数の排他的論理和(EXOR)ゲートと、
前記複数のEXORゲートからの出力を入力される否定論理和(NOR)ゲートと
を有することを特徴とする請求項1記載の強誘電体メモリ素子のリダンダンシー回路。 - 前記制御部は、チップイネーブル信号(/CE)を印加されて駆動されることを特徴とする請求項1記載のリダンダンシー回路。
- アドレスバッファと、ノーマルデコーダと、ノーマルメモリセルアレイと、リダンダンシー回路を含み、
前記リダンダンシー回路が、リダンダンシーメモリセルアレイと、ペールアドレス信号を貯蔵するための第1プログラミングユニットと、ぺール数信号を貯蔵するための第2プログラミングユニットと、前記第1プログラミングユニットと上記第2プログラミングユニットを制御するための複数の制御信号を生成する制御部と、前記アドレスバッファからのアドレスと前記第1プログラミングユニットに貯蔵されたペールアドレスを比較するためのアドレス比較部と、前記ノーマルメモリセルアレイと前記リダンダンシーメモリセルアレイを選択的にアクティブさせるためのリダンダンシーデコーダとを具えた強誘電体メモリ素子のリダンダンシー回路を用い、
バーンイン(burn−in)テスト後、前記制御部が
前記第1プログラミングユニットと第2プログラミングユニットを制御するための複数の制御信号を出力する第1工程と、
前記制御信号により前記第2プログラミングユニットに前記ペール数信号を貯蔵して、前記第1プログラミングユニットに前記ペールアドレス信号を貯蔵する第2工程と、
電源がオン(on)された後、前記制御信号により前記貯蔵されたペールアドレス信号及びペール数信号が再度読み出され、該データが前記第1および第2プログラミングユニットに各々貯蔵される第3工程と、
前記アドレスバッファにアドレスが印加される第4工程と、
前記アドレス比較部で前記アドレスバッファからのアドレスと前記第1プログラミングユニットに貯蔵されたアドレスを比較してその結果を出力信号に発生する第5工程と、
前記アドレスバッファからのアドレスと前記アドレス比較部の出力信号および第2プログラミングユニットの出力信号に応答して、前記リダンダンシーデコーダでノーマルメモリセルアレイと前記リダンダンシーメモリセルアレイを選択的にアクティブさせる第6工程と
を具えたことを特徴とするリダンダンシー方法。 - 前記第2工程は、
外部から前記ペールアドレスデータと書き込み信号を前記第1プログラミングユニットに印加して、前記制御信号により前記第1プログラミングユニットに含まれた強誘電体キャパシタに前記ペールアドレス信号を貯蔵しながら、
外部から前記ペール数データと書き込み信号を前記第2プログラミングユニットに印加して、前記制御信号により前記第2プログラミングユニットに含まれた強誘電体キャパシタに前記ペール数信号を貯蔵する工程
を有することを特徴とする請求項10記載のリダンダンシー方法。 - 前記第3工程は、
前記貯蔵されたペールアドレス信号およびペール数信号を前記第1及び第2プログラミングユニットに含まれたセンス増幅器により感知し増幅して、前記第1及び第2プログラミングユニットに含まれたラッチ部に貯蔵する工程
を有する請求項11記載のリダンダンシー方法。 - 前記第5工程は、
前記アドレスバッファからのアドレスと第1プログラミングユニットからのペールアドレスを前記アドレス比較部に含まれた複数のEXORゲートに各々入力する工程と、
前記EXORゲートらからの各出力を前記アドレス比較部に含まれた複数のNORゲートに入力して出力信号を発生する工程と
を有することを特徴とする請求項12記載のリダンダンシー方法。 - 前記第6工程は、
前記第2プログラミングユニットの出力信号がペールアドレスのない信号の場合には、前記アドレスバッファからの出力アドレスを前記ノーマルデコーダに印加してノーマルメモリセルアレイブロックを選択する工程と、
前記第2プログラミングユニットの出力信号がペールアドレスのある信号の場合には、前記アドレス比較部の出力信号は、前記アドレスバッファのアドレスと前記ペールアドレスとが同一の場合には前記アドレスバッファの出力を切って前記リダンダンシーメモリセルアレイブロックのセルを選択し、同一でない場合には前記アドレスバッファのアドレスをノーマルデコーダに印加してノーマルメモリセルアレイを選択する工程と
を有することを特徴とする請求項13記載のリダンダンシー方法。 - 前記第1工程は、
前記制御部にチップイネーブル信号を印加して駆動させる工程を有することを特徴とする請求項10記載のリダンダンシー方法。
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