JP3807745B2 - 半導体メモリ、メモリデバイス及びメモリカード - Google Patents
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Description
技術分野
本発明は、救済不能な部分的欠陥を有する半導体メモリを組み合わせて良品の半導体メモリと完全互換性を達成可能にする技術に関し、例えば救済不可能な欠陥を有するフラッシュメモリの欠陥部分を見かけ上無視出来るようにしたフラッシュメモリを複数個組み合わせて、メモリデバイスさらにはメモリカードを構成する技術に適用して有効な技術に関するものである。
背景技術
半導体メモリにおいて、一部のメモリセルが不良である場合、冗長メモリセルで欠陥メモリセルを置き換えて当該半導体メモリを救済することができる。しかしながら、動作不良部分が救済可能な範囲を超えて存在する場合には、その半導体メモリは不良品とされる。動作不良部分がなく、又は動作不良部分が救済可能な範囲に収まっているものを完動品と称する。前記不良品に対しては、欠陥部分を除いて全体の記憶容量を２分の１又は４分の１のように低減した動作可能品として利用することができる。斯る部分的な動作可能品がパーシャル品である。パーシャル品は、相互に一方の動作可能な部分が他方の動作不可能な部分を補うもの同士組み合わせて利用することが出来る。例えば、メモリエリアの上位半分が不良とされた下位パーシャル品と、メモリエリアの下位半分が不良とされた上位パーシャル品とを組み合わせて利用する場合、下位パーシャル品に対してはメモリエリアの上位又は下位を選択するとみなされるアドレスビットのアドレス入力端子を下位側メモリエリアの選択レベルに外部で固定し、上位パーシャル品に対してはメモリエリアの上位又は下位を選択するとみなされるアドレスビットのアドレス入力端子を上位側メモリエリアの選択レベルに外部で固定して利用することができる。
前記上位パーシャル品と下位パーシャル品を１個の良品に代えて利用するために、例えば双方のパーシャル品のデータ入出力端子を外部で共通接続する場合、夫々のパーシャル品に対してチップ選択を別々のチップ選択信号で行わなければならない。このため、メモリカードに適用される半導体メモリにパーシャル品を利用する場合には、良品を利用する場合に比べてチップ選択信号の本数を増やさなければならず、パーシャル品を用いる場合と良品を用いる場合とで、チップ選択のためのデコーダの論理を相違させなければならなくなる。
また、製造プロセスなどとの関係で、複数のパーシャル品の夫々の不良部分に偏りがある場合もある。欠陥部分尾アドレス領域が相補的な複数個のパーシャル品を組み合わせて１個の良品を代替する場合、不良部分の相違されるパーシャル品が数量的に偏ってしまうと、数量的に多い方の不良形態のパーシャル品が余ってしまう。
さらに、フラッシュメモリのような不揮発性半導体メモリでは情報の書き換えは、メモリセルを消去状態にし、その後でデータの書込みが行われる。消去及び書込みの夫々の操作ではベリファイ動作が必要とされる。フラッシュメモリのような半導体メモリはそのような消去、消去ベリファイ、書込み、及び書込みベリファイを内部で制御して、システム上（オンボード状態）でもデータの書換が可能にされている。内部で書換が行われている状態は、例えばレディー／ビジー信号にてマイクロプロセッサ等のアクセス主体に通知される。メモリセルの特性劣化等によって消去動作や書込み動作に異常を生ずると、消去と消去ベリファイ、書込みと書込みベリファイを何回繰り返してもメモリセルに所要の消去状態又は書込み状態を得ることができず、内部の書き換え制御動作は異常終了される。
本発明の目的は、複数個のパーシャル品を良品若しくは完動品に代えてそのままメモリデバイスやメモリカードに適用可能な半導体メモリを提供することにある。
本発明の別の目的は、外部からのアクセスによってパーシャル品の欠陥部分の動作が指定された場合に、当該パーシャル品の欠陥部分を代替する別のパーシャル品との間で内部状態に矛盾を生じないようにすることができる半導体メモリ、そして、斯るメモリを利用したメモリデバイスを提供することにある。
本発明の更に別の目的は、不良部分から分離された可動部分のアドレス配置を内蔵アドレスデコード論理に拘わらずに変更できる半導体メモリ、そして、斯るメモリを利用したメモリデバイスを提供することにある。
本発明のその他の目的は、パーシャル品を利用しても半導体メモリに対するチップ選択のためのアドレスデコード論理を完動品利用の場合と共通化することができるメモリカードを提供することにある。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
発明の開示
本発明の半導体メモリ（１，１Ｃ）は、多数のメモリセルを含んで構成される複数個のメモリブロック（２，３又は２Ｙ，３Ｙ）と、前記メモリブロックへの書き込みデータが外部から供給されると共にメモリブロックからの読み出しデータを外部に出力するデータ入出力バッファ（７）と、前記メモリセルに対するデータの書き換えとデータの読み出しを制御する第１の制御手段とを含む。第１の制御手段は、例えば第１図に示される１１、又は第３１図に示される４３Ｙ、４５及び４６Ｙとされる。この半導体メモリに、前記複数のメモリブロックの中に存在する一部の不良メモリブロックを指定する第１の記憶手段（３０，４７）と、第１の記憶手段が指定する不良メモリブロックのアクセスをアドレス信号に基づいて検出する検出手段（３２，４８Ｙ）とを設ける。このとき、前記制御手段は、前記検出手段が不良メモリブロックに対するアクセスを検出すると、データの書き換え動作の指示に対してはその動作を抑止し、データ読出し動作の指示に対してはデータ入出力バッファのデータ出力動作を抑止する。
また、別の観点に立った本発明の半導体メモリ（１，１Ｂ，１Ｃ）は、電気的に書き換え可能な多数のメモリセルを含んで構成される複数個のメモリブロック（２，３又は２Ｙ，３Ｙ）と、前記メモリブロックへの書き込みデータが外部から供給されると共にメモリブロックからの読み出しデータを外部に出力するデータ入出力バッファ（７）と、前記メモリセルに対するデータの書き換えとデータの読み出しを制御する第１の制御手段とを含む。第１の制御手段は、例えば第１図に示される１１、第１５図に示される４３、４４、４５及び４６、又は第３１図に示される４３Ｙ、４５及び４６とされる。この半導体メモリに、前記複数のメモリブロックの中に存在する一部の不良メモリブロックを指定する第１の記憶手段（３０，４７）と、第１の記憶手段が指定する不良メモリブロックのアクセスをアドレス信号に基づいて検出する検出手段（３２，４８，４８Ｙ）とを設け、前記制御手段には、前記検出手段が不良メモリブロックに対するアクセスを検出すると、データの書き換え動作の指示に対してはその動作の完了を意味するステータス（ＭＲ／Ｂ）を当該動作の完了とは無関係に外部出力可能に形成させ、データ読出し動作の指示に対してはデータ入出力バッファのデータ出力動作を抑止させる。
更に別の観点に立った半導体メモリ（１Ａ）は、多数のメモリセルを含んで構成される複数個のメモリブロック（７２，７３）と、前記メモリブロックへの書き込みデータが外部から供給されると共にメモリブロックからの読み出しデータを外部に出力するデータ入出力バッファ（７７Ｌ，７７Ｕ）と、前記メモリセルに対するデータの書き換えとデータの読み出しを制御する第１の制御手段（８１）とを含み、前記複数のメモリブロックの中に存在する一部の不良メモリブロックを指定する第１の記憶手段（１００）を有する。このとき、前記制御手段は、前記第１の記憶手段が指定する不良メモリブロックに対し、データの書き換え動作の指示に対してはその動作を抑止し、データ読出し動作の指示に対してはデータ入出力バッファのデータ出力動作を抑止する。
不良メモリブロックを指定するアドレス情報として、例えばアドレス信号の最下位ビット（Ａ０）、又はアドレス信号の最上位ビット（Ａ２０）とすることができる。
不良メモリブロックのアドレス配置を半導体メモリ上で可能にするには、前記第１の記憶手段が指定する不良メモリブロックのアクセスを検出するために前記検出手段にアドレス情報を供給する経路に、入力を選択的に反転して出力可能とする論理手段（１０４）を設けると共に、この論理手段による入力の反転動作の可否を決定する制御情報を保有する第２の記憶手段（３４）を設けることができる。
パーシャル品としての前記半導体メモリを複数個利用して完動品の半導体メモリと同一記憶容量を持つ互換品は、前記半導体メモリ（１−Ｌ，１−Ｕ）を複数個含み、それら半導体メモリは相互に一方が他方の不良メモリブロックを代替する関係を有すし、夫々の半導体メモリにおいて相互に同一機能を有する外部端子が共通接続されて成るメモリデバイス（４０）によって実現することができる。
前記メモリデバイスを利用したメモリカード（５０）は、それらメモリデバイスをカード基板に複数個実装して成り、夫々のメモリデバイスは前記外部端子として外部データ入出力端子、チップ選択端子、アドレス入力端子を供え、前記外部データ入出力端子がカード基板のデータ配線に共通接続されたメモリデバイスに対して、当該メモリデバイス毎にチップ選択端子がカード基板の相互に異なるチップ選択信号配線に結合されると共に、夫々のメモリデバイスの外部アドレス入力端子がカード基板のアドレス信号配線に共通接続されて構成される。
そのメモリカードは、一方が前記カード基板の外部とインタフェースされ他方が前記データ配線、チップ選択信号配線及びアドレス信号配線に結合されたカードコントローラ（５２）を備え、該カードコントローラは、外部から与えられるアドレス情報の一部をデコードして前記チップ選択信号を生成するデコード手段（５４）を含んで構成できる。
上記した手段によれば、外部から与えられるアドレス情報に基づいて選択されようとするメモリブロックが前記第１の記憶手段にて指定されているメモリブロック（パーシャル品における不良メモリブロック）に一致するとき、データの書き換え動作の指示に対しては前記第１の制御手段にてその動作が抑止され、また、情報読出し動作の指示に対してはデータ入出力バッファのデータ出力動作が第１の制御手段にて抑止される。別の観点に立った手段によれば、不良メモリブロックに対するアクセスが検出されたとき、データの書き換え動作の指示に対してはその動作の完了を意味するステータスが当該動作の完了とは無関係に第１の制御手段にて外部出力可能にされ、データ読出し動作の指示に対しては同じくデータ入出力バッファのデータ出力動作が第１の制御手段にて抑止される。
パーシャル品としての半導体メモリ自らによる前記抑止機能は、システム上、メモリブロックを指定する特定アドレスを半導体メモリの外部で固定したりする処理を要とすることなくパーシャル品利用を可能にする。例えば、前記１個の半導体メモリが２個のメモリブロックを備えるとき、上位パーシャル品としての半導体メモリ（１−Ｕ）と下位パーシャル品としての半導体メモリ（１−Ｌ）を外部端子を共通接続して用いるメモリデバイス（４０）とする事により、当該メモリデバイス（４０）は、外部端子仕様若しくは利用形態の点において、完動品の半導体メモリと互換を達成する。
フラッシュメモリなどのように外部から供給されたコマンドに応答する処理を自立的に行う半導体メモリにおいて、パーシャル品における不良のメモリブロックに対する外部からの情報書き換え動作が指示されても、当該メモリブロックの情報書き換え動作が抑止され、或いは、前述のようにデータの書き換え動作の完了を意味するステータスを当該動作の完了とは無関係に外部出力可能にするから、外部からのアクセスによってパーシャル品の欠陥部分の動作が指定された場合に当該パーシャル品の欠陥部分を代替する別のパーシャル品との間で内部状態に矛盾を生じないようにすることができる。
製造プロセスなどとの関係で、複数のパーシャル品の夫々の不良部分には偏りが発生することが予想される。メモリブロックを選択するものとみなされるアドレス情報を第２の記憶手段に設定された値に従って選択的に論理反転する前記論理手段を採用することにより、不良部分が相違されるパーシャル品が数量的に偏っても、第２記憶手段の情報設定の仕方によって、外部から供給されるアドレス信号に対する見かけ上の動作可能メモリブロックの配置を自由に変更でき、これにより、動作領域が相補的とされるパーシャル品を組み合わせて良品を代替する場合、数量的に多い方の不良形態のパーシャル品が余ってしまう事態が防止される。
例えば半導体メモリとしてフラッシュメモリを例に採り、１個の半導体メモリが２個のメモリブロックを備えるとき、当該半導体メモリのパーシャル品を利用したメモリカードは、上位パーシャル品としての半導体メモリと下位パーシャル品としての半導体メモリを、完動品としての半導体メモリに代えて、配線基板上で相互の外部端子を共通接続して実装すればよい。パーシャル品としての半導体メモリの不良部分に対する処理は半導体メモリの内部で実現されるから、半導体メモリの特定アドレス端子の固定等の処理を一切要しない。メモリカードに利用する半導体メモリがパーシャル品であっても完動品であっても、実装基板の配線、カードコントローラの論理特に半導体メモリのチップ選択用デコーダの論理を共通化できる。
このように、本願発明によれば、パーシャル品を利用したメモリデバイスやメモリカードに対し、完動品を利用したものとの良好な互換性を実現できる。半導体メモリのパーシャル品を完動品に代えてそのままメモリデバイスやメモリカードに適用することができる。
【図面の簡単な説明】
第１図は本発明の第１の実施例に係るフラッシュメモリのブロック図である。
第２図は第１図のアドレス入力バッファの一例論理回路図である。
第３図は第１図で説明したフラッシュメモリのパーシャル品を用いたメモリデバイスの一実施例説明図である。
第４図は第３図のメモリデバイスを構成するパーシャル品のレディー／ビジー信号とレディー／ビジーステータスの生成論理を示す説明図である。
第５図は第１図のフラッシュメモリのパーシャル品を用いたメモリカードの一実施例ブロック図である。
第６図は第１図のフラッシュメモリの完動品を４個用いたメモリカードのブロック図である。
第７図はメモリカードの動作説明図である。
第８図は第１図におけるメモリブロックに対するアクセスを選択的に抑止するための回路構成を備えていないフラッシュメモリのパーシャル品を用いて構成したメモリカードのブロック図である。
第９図は第５図のメモリカードにおけるレディー／ビジー信号の処理系を示す説明図である。
第１０図は本発明の第２の実施例に係るフラッシュメモリのブロック図である。
第１１図はフラッシュメモリに用いられるメモリセルの説明図である。
第１２図はメフラッシュメモリにおけるモリセルアレイの基本的な構成を示す一例回路図である。
第１３図はメモリセルに対する消去動作並びに書込み動作のための電圧条件の一例を示す説明図である。
第１４図は第１図で説明した前記書込み消去制御回路、メモリブロック及び入出力回路の一例回路図である。。
第１５図は本発明の第３の実施例に係るフラッシュメモリのブロック図である。
第１６図ヒューズプログラム回路の設定状態に応じてデータ入出力バッファ７の出力動作を抑止する回路の一例説明図である。
第１７図はヒューズプログラム回路の設定状態に応じて消去制御回路の動作を抑止する回路の一例説明図である。
第１８図ヒューズプログラム回路の設定状態に応じて消去ベリファイ制御回路の動作を抑止する回路の一例説明図である。
第１９図はヒューズプログラム回路の設定状態に応じて書き込み制御回路の動作を抑止する回路の一例説明図である。
第２０図はヒューズプログラム回路の設定状態に応じて書き込みベリファイ制御回路の動作を選択的に抑止する回路の一例説明図である。
第２１図は抑止条件判定回路の一例説明図である。
第２２図は消去ベリファイ判定回路の一例説明図である。
第２３図は書き込みベリファイ判定回路の一例説明図である。
第２４図はフラッシュメモリの製造工程を概略的に示すフローチャートである。
第２５図は第１５図に示されるフラッシュメモリの完動品に対する消去動作の手順の一例を示すフローチャートである。
第２６図は第１５図に示されるフラッシュメモリの下位パーシャル品に対する消去動作の手順の一例を示すフローチャートである。
第２７図は第１５図に示されるフラッシュメモリの上位パーシャル品に対する消去動作の手順の一例を示すフローチャートである。
第２８図は第１５図に示されるフラッシュメモリの完動品に対する書き込み動作の手順の一例を示すフローチャートである。
第２９図は第１５図に示されるフラッシュメモリの下位パーシャル品に対する書き込み動作の手順の一例を示すフローチャートである。
第３０図は第１５図に示されるフラッシュメモリの上位パーシャル品に対する書き込み動作の手順の一例を示すフローチャートである。
第３１図は本発明の第４の実施例に係るフラッシュメモリのブロック図である。
第３２図はヒューズプログラム回路の設定状態に応じてデータ入出力バッファの出力動作を抑止する別の回路の説明図である。
第３３図はヒューズプログラム回路の設定状態に応じて消去制御回路の動作を抑止する別の回路の説明図である。
第３４図はヒューズプログラム回路の設定状態に応じて消去ベリファイ制御回路の動作を抑止する別の回路の説明図である。
第３５図はヒューズプログラム回路の設定状態に応じて書き込み制御回路の動作を抑止する別の回路の説明図である。
第３６図はヒューズプログラム回路の設定状態に応じて書き込みベリファイ制御回路の動作を選択的に抑止する別の回路の説明図である。
第３７図は第３１図に示されるフラッシュメモリの完動品に対する消去動作の手順の一例を示すフローチャートである。
第３８図は第３１図に示されるフラッシュメモリの下位パーシャル品に対する消去動作の手順の一例を示すフローチャートである。
第３９図は第３１図に示されるフラッシュメモリの上位パーシャル品に対する消去動作の手順の一例を示すフローチャートである。
第４０図は第３１図に示されるフラッシュメモリの完動品に対する書き込み動作の手順の一例を示すフローチャートである。
第４１図は第３１図に示されるフラッシュメモリの下位パーシャル品に対する書き込み動作の手順の一例を示すフローチャートである。
第４２図は第３１図に示されるフラッシュメモリの上位パーシャル品に対する書き込み動作の手順の一例を示すフローチャートである。
発明を実施するための最良の形態
第１図は本発明の一実施例に係るフラッシュメモリ１のブロック図である。同図に示されるフラッシュメモリは、半導体集積回路製造技術によって単結晶シリコンのような１個の半導体基板に形成される。本実施例のフラッシュメモリ１は、電気的に書き換え可能な不揮発性のメモリセルがマトリクス配置された２個のメモリブロック２，３を備える。
夫々のメモリブロック２，３に対するデータ書込み単位とデータ読み出し単位は、本実施例に従えば、８ビット（１バイト）とされる。夫々のメモリブロック２，３に対するデータの入出力は入出力回路４，５によってバイト単位で行われる。入出力回路４，５はセレクタ６を介して何れか一方がデータ入出力バッファ７に接続される。データ入出力バッファ７は８ビットの外部データ入出力端子８に結合され、外部との間でデータの入出力が行われる。メモリセルを選択するためのアドレス信号Ａ０〜Ａ２０は外部アドレス入力端子９からアドレス入力バッファ１０を介して各メモリブロックに２，３に供給される。このアドレス入力バッファ１０はアドレスラッチ回路としての機能を有し、例えば書き込みアドレスをそのまま保持し、これを書き込みベリファイアドレスとして利用できるようになっている。ここで、アドレス信号Ａ１〜Ａ２０はワードアドレス、即ち、ワードサイズのデータを指定するためのアドレス信号とみなされる。Ａ０は、ワードサイズのデータの内のどのバイトサイズのデータを指定するかを示すアドレス信号とみなされる。特に制限されないが、フラッシュメモリにおいてアドレス信号Ａ０はメモリブロック２又は３の何れを選択するかを指定するアドレス信号とみなされる。本実施例に従えば、メモリブロック２，３は夫々１Ｍバイトの記憶容量を備える。
第１図において１１は外部からの指示に従って前記メモリブロック２，３のメモリセルに対する情報の書き換えと情報の読み出しを制御すると共に、書き換え動作の指示に応答する書き換え動作の完了を示すレディー／ビジー信号ＭＲ／Ｂを外部に出力する第１の制御手段である。第１の制御手段１１は、特に制限されないが、メモリブロック２に専用化された書込み消去制御回路１２、メモリブロック３に専用化された書込み消去制御回路１３、及びフラッシュメモリ全体の制御を行うタイミングコントローラ１４から成る。前記書き込み消去制御回路１２，１３は夫々消去ベリファイと書き込みベリファイのための制御回路と判定回路を備えている。タイミングコントローラ１４は代表的に示されたアウトプットイネーブル信号ＭＯＥ、ライトイネーブル信号ＭＷＥ、チップイネーブル信号ＭＣＥなどを外部アクセス制御信号として受ける。タイミングコントローラ１４はコマンドレジスタ１５を有し、外部からデータ入出力バッファ７を介して供給されるコマンドがセットされ、それを解読することによって消去、消去ベリファイ、書込み、書込みベリファイなどの動作モードが設定される。特に制限されないが、前記制御信号ＭＷＥはコマンドレジスタへのコマンド書込みを指示する。制御信号ＭＯＥは読み出し動作を指示する。制御信号ＭＣＥはチップ選択を指示する。
消去動作は例えば５１２バイト単位のようなブロック単位で可能とされる。消去対象ブロックの指定は、特に制限されないが、１１ビットのアドレス信号Ａ１０〜Ａ２０と１ビットのアドレス信号Ａ０にて行われる。即ち、コマンドレジスタ１５への消去コマンドの書込みに際してアドレス信号Ａ０，Ａ１０〜Ａ２０が消去ブロック指定レジスタ１６に取り込まれる。タイミングコントローラ１４は、消去ブロック指定レジスタ１６に取り込まれたアドレス信号Ａ０によって指定される一方のメモリブロックに対して、Ａ１０〜Ａ２０で指定される５１２バイトのブロックを一括消去するための内部制御信号を生成する。
本実施例において最下位のアドレス信号Ａ０はその論理値に従ってメモリブロック２又はメモリブロック３を選択するための信号とみなされる。ａ０，ａ０＊（記号＊は反転を意味する）、ａ１，ａ１＊〜ａ２０，ａ２０＊は、Ａ０〜Ａ２０に対応される内部相補アドレス信号である。タイミングコントローラ１４は前記内部相補アドレス信号ａ０，ａ０＊を参照して、メモリブロック２又は３の何れに対して、読み出し動作や書き換え動作を行うかを制御し、また、選択回路６を入出力回路４又は５の何れに接続するかを制御する。２０は書込み消去制御回路１２とタイミングコントローラ１４との間でやりとりされる制御信号などの情報を総称し、２１は書込み消去制御回路１３とタイミングコントローラ１４との間でやりとりされる制御信号などの情報を総称し、２２は入出力回路４に対する制御信号、２３は入出力回路５に対する制御信号、２４は選択回路６に対する制御信号を意味する。
本実施例のフラッシュメモリ１は、メモリブロック２又は３の何れか一方に救済不可能な欠陥がある場合、パーシャル品として利用される。メモリブロック２，３の双方に救済不可能な欠陥が無いフラッシュメモリを完動品と言う。本実施例では、２個のパーシャル品を１個の完動品と完全互換とするために、前記メモリブロック２，３の中から不良のメモリブロックを指定するための情報が設定されるヒューズプログラム回路３０、パーシャル品であることを示す情報が設定されるヒューズプログラム回路３１、及び抑止コントローラ３２を備える。抑止コントローラ３２は、前記相補内部アドレス信号ａ０（ａ０＊）、ヒューズプログラム回路３０，３１の出力を受ける。
この抑止コントローラ３２は、ヒューズプログラム回路３１の出力がパーシャル品であることを示していることを条件に、前記相補内部アドレス信号ａ０（ａ０＊）が選択しているとみなされるメモリブロックが前記ヒューズプログラム回路３０にて指定されているメモリブロックに一致するとき、抑止制御信号３３を活性化レベルに制御する。すなわち、抑止コントローラ３２は、ヒューズプログラム回路３０で指示される不良メモリブロックのアクセスをアドレス信号に基づいて検出する検出手段の一例とされる。
前記抑止制御信号３３を受けるタイミングコントローラ１４は、当該信号が活性化されていると、メモリセルの情報書き換え動作の指示に応答する当該メモリブロックの情報書き換え動作を抑止し、また、メモリセルなどに対する情報読出し動作の指示に応答する前記データ入出力バッファ７のデータ出力動作を抑止する。タイミングコントローラ１４は前記メモリブロックの情報書き換え動作を抑止するときは、レディー／ビジー信号ＭＲ／Ｂをレディー状態として外部に出力する。レディー状態のレディー／ビジー信号ＭＲ／Ｂは、書き換え動作の完了を意味するステータスとされる。尚、タイミングコントローラ１４は、活性化レベルの抑止制御信号３３に基づく論理動作が確定されるまでの極めて短い期間において一瞬前記レディー／ビジー信号ＭＲ／Ｂがビジー状態にされることがあっても、最終的にはレディー状態にされる。
第２図には前記アドレス入力バッファ１０の一例が示される。アドレス信号Ａ１〜Ａ２０の各ビットは、４段のインバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＮＶ４を介して非反転の内部相補アドレス信号ａ１〜ａ２０に変換され、３段のインバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３を介して反転の内部相補アドレス信号ａ１＊〜ａ２０＊に変換される。このとき、アドレス信号Ａ０を受ける２段目は、インバータＩＮＶ２に代えて２入力型の排他的ノアゲート１０４が介在され、当該排他的ノアゲート１０４の他方の入力端子にはヒューズプログラム回路３４の出力が供給され、当該ヒューズプログラム回路３４の出力論理値に応じ、アドレス信号Ａ０の論理値に対して内部相補アドレス信号ａ０，ａ０＊の論理値を選択的に反転できるようになっている。即ち、ヒューズプログラム回路３４の設定値が”１”のとき内部相補アドレス信号ａ０の論理値はアドレス信号Ａ０の論理値に一致され、ヒューズプログラム回路３４の設定値が”０”のとき内部相補アドレス信号ａ０の論理値はアドレス信号Ａ０の論理値と逆にされる。
第１図に示される前記タイミングコントローラ１４は、内部相補アドレス信号ａ０の論理値が”０”のときメモリブロック２の動作を選択し、且つ選択回路６にて入出力回路４をデータ入出力バッファ７に接続制御する。内部相補アドレス信号ａ０の論理値が”１”のときはメモリブロック３の動作が選択され、且つ選択回路６にて入出力回路５がデータ入出力バッファ７に接続制御される。例えばメモリブロック２に救済不可能な欠陥がある場合、ヒューズプログラム回路３０には論理値”０”が設定される。この状態で、内部相補アドレス信号ａ０の論理値が”０”にされると、抑止制御信号３３が活性化レベルにされ、そのときメモリセルの情報書き換え動作が指示されていれば、当該指示に応答するメモリブロック２の情報書き換え動作が抑止され、また、メモリセルに対する情報読出し動作が指示されていれば当該指示に応答する前記データ入出力バッファ７のデータ出力動作が抑止される。このとき、ヒューズプログラム回路３４の設定値が”１”にされていれば、アドレス信号Ａ０の論理値が”０”とされるアクセスに対してメモリブロック２の前記抑止動作が行われる。逆に、ヒューズプログラム回路３４の設定値が”０”にされていれば、アドレス信号Ａ０の論理値が”１”とされるアクセスに対して前記メモリブロック２の抑止動作が行われる。
上記実施例から明らかなように、外部から与えられるアドレス信号Ａ０〜Ａ２０に基づいて選択されようとするメモリブロックが、ヒューズプログラム回路３０にて指定されているメモリブロック（パーシャル品における不良メモリブロック）に一致するとき、メモリセルの情報書き換え動作が指示されている場合にはその指示に応答する当該メモリブロックの情報書き換え動作が抑止コントローラ３２にて抑止される。また、メモリセルなどに対する情報読出し動作が指示されているときはその指示に応答する前記データ入出力バッファ７のデータ出力動作が抑止コントローラ３２にて抑止される。このように、パーシャル品としてのフラッシュメモリ１自らによる前記抑止機能により、当該フラッシュメモリ１を実装したシステム上において、このフラッシュメモリ１の特定のアドレス信号Ａ０の入力端子を不良メモリブロックのアドレス配置に応じて一定のレベルに固定する処理を外部で必要とせず、そのままフラッシュメモリチップのパーシャル品を利用することができる。
第３図には第１図で説明したフラッシュメモリのパーシャル品を用いたメモリデバイスの一実施例が示される。第３図の（Ａ）に示されるメモリデバイス４０は、第１図で説明したパーシャル品としてのフラッシュメモリ１を２個利用し、夫々の外部端子は相互に対応するもの同士が共通接続されてパッケージ４１の対応するリード端子Ｐに結合されて成る。一方のフラッシュメモリは１−Ｌとして図示され、他方のフラッシュメモリは１−Ｕとして図示されている。例えばフラッシュメモリ１−Ｌはアドレス信号Ａ０が論理値”０”のとき一方の正常なメモリブロックがアクセスされ、論理値”１”のときは他方の不良メモリブロックに関する前記アクセスが抑止されるようにヒューズプログラムされたフラッシュメモリであり、単に下位パーシャル品とも称する。これに対してフラッシュメモリ１−Ｕはアドレス信号Ａ０が論理値”１”のとき一方の正常なメモリブロックがアクセスされ、論理値”０”のときは他方の不良メモリブロックに関する前記アクセスが抑止されるようにヒューズプログラムされたフラッシュメモリであり、単に上位パーシャル品とも称する。前記ヒューズプログラム回路３４の説明から明らかなように、下位パーシャル品１−Ｌと上位パーシャル品１−Ｕにおける正常なメモリブロックは物理的に異なるメモリブロックであることを要せず、アドレス信号Ａ０に対する正常メモリブロックのアドレス配置はヒューズプログラム回路３４の設定値によって決定されている。したがって、製造プロセスなどとの関係で、複数のパーシャル品の夫々の不良部分に偏りが発生しても、その偏り具合に応じて個々のパーシャル品のヒューズプロセス回路３４の設定値を決定すれば、外部から供給されるアドレス信号Ａ０に対する動作可能なメモリブロックの配置を見かけ上、自由に変更でき、これにより、動作領域が相補的とされるパーシャル品を組み合わせて良品を代替するようなメモリデバイス４０を形成する場合でも、数量的に多い方の不良形態のパーシャル品が余ってしまう事態を防止することができる。
第３図の実施例においてパーシャル品相互間で共通接続される外部端子として代表的に、ＯＥ（ＭＯＥの入力端子）、ＷＥ（ＭＷＥの入力端子）、ＣＥ（ＭＣＥの入力端子）、Ｒ／Ｂ（ＭＲ／Ｂの出力端子）、ＤＡＴ（データ入出力端子８）、及びＡ０〜Ａ２０のアドレス入力端子が示されている。電源端子については図示を省略してあるがパーシャル品相互間で対応する電源端子同士は共通接続されている。ここでフラッシュメモリのレディー／ビジー信号ＭＲ／Ｂはオープンドレイン回路によって構成され、夫々の出力端子はワイヤードオア結合される。
第３図に示される上位パーシャル品１−Ｕと下位パーシャル品１−Ｌを利用したメモリデバイスは、第１図の説明から明らかなように、それに供給されるアドレス信号Ａ０の論理値に従って上位パーシャル品１−Ｕと下位パーシャル品１−Ｌが相補的に動作される。したがって、第３図の（Ｂ）に示されるように、下位パーシャル品１−Ｌには実質的に０番地、２番地、４番地…のアドレスがマッピングされ、上位パーシャル品１−Ｕには実質的に１番地、３番地、５番地…のアドレスがマッピングされることになる。メモリデバイスの全体的な記憶容量、パッケージの外部端子構成は、双方のメモリブロックに救済不可能な欠陥が無い完動品としてのフラッシュメモリ１−Ｐと同一であり、アドレス信号Ａ０に対する取り扱いも完動品１−Ｐと同一にできるから、それらの点において第３図のメモリデバイスは完動品１−Ｐと完全互換を達成している。
第４図にはメモリデバイス４０を構成するパーシャル品１−Ｌ，１−Ｕのレディー／ビジー信号とレディー／ビジーステータスの生成論理の一例が示される。各パーシャル品１−Ｌ，１−Ｕのレディー／ビジー端子Ｒ／Ｂは各フラッシュメモリチップの内部においてオープンドレイン回路に結合される。即ち、ビジーステータスジェネレータ１４０の出力によってスイッチ制御されるＮチャンネル型ＭＯＳトランジスタ３６が設けられ、当該トランジスタ３６のソースは接地端子ＧＮＤに、ドレインは抵抗３５を介して電源端子Ｖｃｃに結合される。
ビジーステータスジェネレータ１４０は、第１図のタイミングコントローラ１４に含まれ、例えば消去モードや書込みモードが指定されているときは指定された動作が完了されるまでＭＯＳトランジスタ３６をオン状態に制御する。このビジーステータスジェネレータ１４０は、前記抑止信号３３にて書き換え動作が抑止された場合には、消去，書き込み動作の抑止に連動して、出力をローレベルにする。すなわち、ビジーステータスジェネレータ１４０は、不良メモリブロックに対するアクセスが検出されたとき、データの書き換え動作の指示に対してその動作の完了を意味するステータスを当該動作の完了とは無関係に外部出力可能にする手段の一例とされる。
前記ＭＯＳトランジスタ３６のゲート制御信号はステータスレジスタ１４１に供給され、レディー／ビジーフラッグＲＢＦを形成する。レディー／ビジーフラッグＲＢＦは論理値”１”がビジー状態を示し、論理値”０”がレディー状態を示す。ステータスレジスタ１４１の値はデータ入出力バッファ７を介して外部に読み出し可能にされる。第４図にはレディー／ビジーフラッグＲＢＦの読み出し経路だけが代表的に示されている。レディー／ビジーフラッグＲＢＦの読み出し経路には２入力型のオアゲート１４３が介在され、その一方の入力にはレディー／ビジーフラッグＲＢＦが供給され、他方の入力にはインバータ１４２を介してＭＯＳトランジスタ３６のドレインが結合される。上位パーシャル品１−Ｕのレディー／ビジー端子Ｒ／Ｂと下位パーシャル品１−Ｌのレディー／ビジー端子Ｒ／Ｂはワイヤードオア結合されてパッケージの外部レディー／ビジー端子ＰＲ／Ｂに結合される。
データの消去や書込みの最中においてビジーステータスジェネレータ１４０はＭＯＳトランジスタ３６をオン状態に制御する。これによってレディー／ビジーフラッグＲＢＦは論理値”１”とされる。フラッシュメモリ１−Ｌ，１−Ｕのレディー／ビジー状態はレディー／ビジー端子Ｒ／Ｂを外部で参照して認識できる。その他に、データ入出力バッファ７が使用されていない状態では、ステータスレジスタ１４の値を外部から読み出してレディー／ビジー状態を外部で認識できる。ここで、メモリデバイス４０はＡ０の値に従って上位パーシャル品１−Ｕと下位パーシャル品１−Ｌのメモリブロックに対する動作が選択的に抑止される。ステータスレジスタ１４１の外部読み出しは、制御信号ＭＯＥを活性化することによって可能とされるが、このとき、Ａ０の値如何により、読み出し対象とされるステータスレジスタ１４１はパーシャル品１−Ｌ又は１−Ｕの何れに対しても可能にされる。Ａ０によって動作が抑止されているパーシャル品と抑止されていないパーシャル品の内部状態を比較すると、抑止されていない方のパーシャル品がビジー状態の時、抑止されているパーシャル品はレディー状態にされる。このとき端子ＰＲ／Ｂは、双方のパーシャル品の端子Ｒ／Ｂがワイヤードオア結合されているからビジー状態を示す。しかしながら、レディー／ビジーフラッグＲＢＦはパーシャル品の実際の内部状態を表している。すなわち、動作が抑止されたパーシャル品のフラグＲＢＦはレディー状態にされ、動作されるパーシャル品のフラグＲＢＦはビジー状態にされる。このとき、レディー／ビジーフラッグＲＢＦの出力経路には前記オアゲート１４３が介在されているから、レディー／ビジーフラッグＲＢＦがレディー状態（論理値”０”）であっても、他方のパーシャル品がビジー状態を示していれば、オアゲート１４３の出力はビジー状態（論理値”１”）に強制される。したがって、メモリデバイス４０の端子ＰＲ／Ｂがビジー状態（論理値”０”）を示しているとき、動作が抑止されているパーシャル品のレディー／ビジーフラッグＲＢＦが外部に読出されてもビジー状態（論理値”１”）を得ることができる。仮にレディー／ビジーフラッグＲＢＦの出力経路にオアゲート１４３が配置されていなければ、動作が抑止されているパーシャル品のレディー／ビジーフラッグＲＢＦを外部に読出すとレディー状態を示し、動作が抑止されていないパーシャル品のレディー／ビジーフラッグＲＢＦを外部に読出すとビジー状態を示し、相互に不一致になってしまう。したがって、第４図の構成を採用することにより、外部に読出されたレディー／ビジーフラグＦＲ／Ｂの状態も完動品の場合と同じになり、この点においても完動品と完全互換とされる。
第５図にはメモリカードの一実施例が示される。本実施例のメモリカード５０は前記下位パーシャル品１−Ｌと前記上位パーシャル品１−Ｕを夫々４個備える。特に制限されないが、各パーシャル品１−Ｌ，１−Ｕの有効な記憶容量は夫々１Ｍバイトとされる。第６図には夫々の記憶容量が２Ｍバイトの前記完動品１−Ｐを４個用いたメモリカード５１が示される。尚、メモリカードの説明において前記下位パーシャル品１−Ｌ、上位パーシャル品１−Ｕ、及び完動品１−Ｐの夫々は８ビットのデータ入出力端子を備えている。
第５図において５２はカードコントローラ、５３は電源回路である。カードコントローラ５２は、アドレス信号ＳＡ０〜ＳＡ２４、各種制御信号ＳＣＯＮＴを入力し、ビジー信号ＳＢＳＹを出力し、データＳＤ０〜ＳＤ１５を入出力する。電源回路５３は５Ｖのような電源電圧Ｖｃｃと１２Ｖのような書き換え用高電圧Ｖｐｐの入力端子を有し、外部からＶｐｐの供給が無い場合にはＶｃｃを昇圧して書き込み用高電圧を形成するＤＣ−ＤＣコンバータのような回路を有する。外部からＶｐｐが供給される場合には電圧昇圧機能は用いられない。
本実施例のメモリカード５０は、下位パーシャル品１−Ｌと上位パーシャル品１−Ｕを対にした４対のメモリペアＭ１〜Ｍ４を有する。各メモリペアは第３図のメモリデバイス４０と実質的に同じであるが、各メモリペアはパッケージングされていなくてもよい。メモリカード５０は外部とワード単位でデータの入出力を行う。メモリペアＭ２，Ｍ４は下位データバスＭＤ０〜ＭＤ７を介して下位バイトデータＳＤ０〜ＳＤ７に対応される。メモリペアＭ１，Ｍ３は上位データバスＭＤ８〜ＭＤ１５を介して上位バイトデータＳＤ８〜ＳＤ１５に対応される。アドレスバスＭＡ０〜ＭＡ２０は各メモリペアＭ１〜Ｍ４の各パーシャルメモリのアドレス入力端子（Ａ０〜Ａ２０）に共通接続される。アウトプットイネーブル信号ＭＯＥ、ライトイネーブル信号ＭＷＥは各メモリペアＭ１〜Ｍ４の各パーシャルメモリの対応端子ＯＥ，ＷＥに共通に供給される。メモリペアＭ１，Ｍ２の各パーシャルメモリにはチップイネーブル信号ＭＣＥ０が共通に供給され、メモリペアＭ３，Ｍ４の各パーシャルメモリにはチップイネーブル信号ＭＣＥ１が共通に供給される。パーシャルメモリのレディー／ビジー端子Ｒ／Ｂは、メモリペア毎に共通接続されてカードコントローラ５２に接続される。尚、前記データ、アドレス、及び各種制御信号のための信号配線は図示しないカード基板に形成された配線が用いられる。
前記カードコントローラ５２は、それが接続される図示しないカードインタフェースを介してホストプロセッサなどから与えられる指示に従って、メモリペアＭ１〜Ｍ４のアクセス制御を行う。例えばホストプロセッサからの指示はコマンドとされ、図示しないコマンドレジスタにフェッチされる。指示の内容は、メモリペアに対するリード、消去、書込み等とされる。アクセス対象はアドレス信号によって与えられる。特に制限されないが、前記アドレス信号ＳＡ０〜ＳＡ２４の内、ＳＡ０〜ＳＡ２０はＡ０〜Ａ２０とされる。ＳＡ２１はデコーダ５４に供給され、その論理値に従ってチップイネーブル信号ＭＣＥ０，ＭＣＥ１が生成される。
第５図のメモリカード５０は、第６図に示される完動品１−Ｐを用いたメモリカード５１に対し、上位パーシャル品１−Ｕと下位パーシャル品１−Ｌを用いる点が相違されるだけである。各メモリペアＭ１〜Ｍ４は第３図の説明から明らかなように完動品１−Ｐと完全互換とされるからである。
第７図にはメモリカード５０の動作説明図が示される。同図は代表的にメモリペアＭ１，Ｍ２の動作を示すものである。例えば下位パーシャル品１−Ｌはアドレス信号Ａ０が論理値”１”のとき抑止制御信号３３が活性化され、それに含まれるメモリブロック３に対する書換動作と読み出しデータの外部出力が抑止される。また、上位パーシャル品１−Ｕはアドレス信号Ａ０が論理値”０”のとき抑止制御信号３３が活性化され、それに含まれるメモリブロック２に対する書換え動作と読み出しデータの外部出力が抑止されるものとする。チップイネーブル信号ＭＣＥ０が選択レベルにされると、メモリペアＭ１，Ｍ２の各パーシャル品１−Ｕ，１−Ｌが動作可能な状態にされる。このときワードアドレスＡ１〜Ａ２０が各パーシャル品の０番地を指すとき、バイト指定アドレスとしてのＡ０が論理値”０”とされるときは、上位パーシャル品１−Ｕにおいてはそれに含まれるメモリブロック２の書換え動作と読み出しデータの外部出力が抑止され、実質的なアクセス動作は下位パーシャル品１−Ｌだけで行われる。これによって各メモリペアＭ１，Ｍ２では下位パーシャル品１−Ｌの０番地がアクセスされる。ワードアドレスＡ１〜Ａ２０が各パーシャル品の０番地を指すとき、バイト指定アドレスとしてのＡ０が論理値”１”とされるときは、下位パーシャル品１−Ｌにおいてはそれに含まれるメモリブロック３の書換え動作と読み出しデータの外部出力が抑止され、実質的なアクセス動作は上位パーシャル品１−Ｕだけで行われる。これによって各メモリペアＭ１，Ｍ２では上位パーシャル品１−Ｕの１番地がアクセスされる。
このように並列的にチップ選択された上位パーシャル品１−Ｕと下位パーシャル品１−Ｌは、Ａ０の論理値の変化に従って交互に実質的なアクセス動作が行われる。したがって、完動品のみから成るメモリカード５１とパーシャル品１−Ｌ，１−Ｕを用いたメモリカード５０は同一のカードコントローラ５２を用いても見かけ上（外部仕様上）は相互に同一の動作を行うことができる。即ち、双方のメモリカード５０，５１に対する外部からの制御は全く同一とすることができる。
メモリブロック２，３に対するアクセスを選択的に抑止するための前記ヒューズプログラム回路３０，３１と抑止コントローラ３２を備えていないフラッシュメモリのパーシャル品を用いて上記同様のメモリカード６１を構成する場合には第８図に例示されるような回路構成にしなければならない。即ち、下位パーシャル品６０−Ｌに対してはアドレスＡ０を接地端子ＧＮＤに接続してメモリブロック３に対する選択を固定的に禁止させ、上位パーシャル品６０−Ｈに対してはアドレスＡ０を電源端子Ｖｃｃに接続してメモリブロック２に対する選択を固定的に禁止させる必要がある。その場合にはメモリペアを構成する上位パーシャル品６０−Ｈと下位パーシャル品６０−Ｌは別々にチップ選択制御しなければ相互間でデータの衝突が起きる。このため、第８図のメモリカードではチップイネーブル信号はＭＣＥ１〜ＭＣＥ４の４本が必要になり、カードコントローラ６２は第５図及び第６図のメモリカードとは異なる論理のデコーダ６３が必要とされる。例えばデコーダ６３はチップ選択のためにアドレスＳＡ０も必要とする。
第９図には前記メモリカード５０におけるレディー／ビジー信号の処理系が示される。各パーシャル品１−Ｌ，１−Ｕのレディー／ビジー端子Ｒ／Ｂは内部においてオープンドレイン回路に結合される。その回路構成は例えば第４図に示されるものが採用される。レディー／ビジー信号ＭＲ／Ｂ１はメモリペアＭ１に専用化され、レディー／ビジー信号ＭＲ／Ｂ２はメモリペアＭ２に専用化され、レディー／ビジー信号ＭＲ／Ｂ３はメモリペアＭ３に専用化され、レディー／ビジー信号ＭＲ／Ｂ４はメモリペアＭ４に専用化され、夫々はカードコントローラ５２の内部に設けられたステータスレジスタ５６の対応ビットに結合される。レディー／ビジー信号ＭＲ／Ｂ１及びＭＲ／Ｂ２は２入力型アンドゲート５９の入力に、レディー／ビジー信号ＭＲ／Ｂ３及びＭＲ−Ｂ４は２入力型アンドゲート５８の入力に結合される。アンドゲート５９，５９の出力は２入力型アンドゲート５７の入力に結合され、当該アンドゲート５７の出力が前記ビジー信号ＳＢＳＹとして外部に出力されると共に、カードステータスレジスタ５５の対応ビットに供給される。ビジー信号ＳＢＳＹはハイレベルによってメモリカード５０がレディー状態であることを外部に通知する。
第１０図には本発明の第２の実施例に係るフラッシュメモリが示される。同図に示されるフラッシュメモリ１Ａは、半導体集積回路製造技術によって単結晶シリコンのような１個の半導体基板に形成される。第１０図に示されるフラッシュメモリ１Ａは、電気的に書き換え可能な不揮発性のメモリセルがマトリクス配置された２個のメモリブロック７２，７３を備える。夫々のメモリブロック７２，７３に対するデータ書込み単位とデータ読み出し単位は、本実施例に従えば、４ビットとされる。夫々のメモリブロック７２，７３に対するデータの入出力は入出力回路７４，７５によって４ビット単位で行われる。入出力回路７４，７５は夫々専用化されたデータ入出力バッファ７７Ｌ，７７Ｕに接続される。データ入出力バッファ７７Ｌ，７７Ｕは夫々に専用化された４ビットの外部データ入出力端子７８Ｌ，７８Ｕに結合され、外部との間でデータの入出力が行われる。メモリセルを選択するためのアドレス信号Ａ０〜Ａ２０は外部アドレス入力端子７９からアドレス入力バッファ８０を介して各メモリブロックに７２，７３に供給される。本実施例に従えば、メモリブロック７２，７３は夫々１Ｍバイトの記憶容量を備えることになる。
第１０図において８１は外部からの指示に従って前記メモリブロックのメモリセルに対する情報の書き換えと情報の読み出しを制御すると共に、書き換え動作の指示に応答する書き換え動作の完了を示すレディー／ビジー信号ＭＲ／Ｂを外部に出力する第１の制御手段である。第１の制御手段８１は、メモリブロック７２に専用化された書込み消去制御回路８２、メモリブロック７３に専用化された書込み消去制御回路８３、及びフラッシュメモリ全体の制御を行うタイミングコントローラ８４から成る。タイミングコントローラ８４は代表的に示されたアウトプットイネーブル信号ＭＯＥ、ライトイネーブル信号ＭＷＥ、チップイネーブル信号ＭＣＥを外部アクセス制御信号として受ける。タイミングコントローラ８４はコマンドレジスタ８５を有し、外部からデータ入出力バッファ７７Ｌ，７７Ｕを介して供給されるコマンドがセットされ、それを解読することによって消去、消去ベリファイ、書込み、書込みベルファイなどの動作モードが設定される。特に制限されないが、前記制御信号ＭＷＥはコマンドレジスタへのコマンド書込みを指示する。制御信号ＭＯＥは読み出し動作を指示する。制御信号ＭＣＥはチップ選択を指示する。
消去動作は例えば５１２バイト単位のようなブロック単位で可能とされる。消去対象ブロックの指定は、特に制限されないが、１１ビットのアドレス信号Ａ１０〜Ａ２０にて行われる。即ち、コマンドレジスタ８５への消去コマンドの書込みに際してアドレス信号Ａ１０〜Ａ２０が消去ブロック指定レジスタ８６に取り込まれる。タイミングコントローラ８４は、消去ブロック指定レジスタ８６に取り込まれたアドレス信号Ａ１０〜Ａ２０で指定される５１２バイトのメモリブロックを一括消去するための内部制御信号を生成する。
本実施例において双方のメモリブロック７２，７３に救済不可能な欠陥がない場合、タイミングコントローラ８４は、双方のメモリブロック７２，７３を並列的に動作制御する。９０は書込み消去制御回路８２に対する制御信号、９１は書込み消去制御回路８３に対する制御信号、９２は入出力回路７４に対する制御信号、９３は入出力回路７５に対する制御信号、９４はデータ入出力バッファ７７Ｌに対する制御信号、９５はデータ入出力バッファ７７Ｕに対する制御信号である。
本実施例のフラッシュメモリは、メモリブロック７２又は７３の何れか一方に救済不可能な欠陥がある場合、パーシャル品として利用される。本実施例では、２個のパーシャル品を１個の完動品と完全互換とするために、前記メモリブロック７２，７３の中から不良のメモリブロックを指定するための情報が設定されるヒューズプログラム回路１００、パーシャル品であることを示す情報が設定されるヒューズプログラム回路１０１、及び抑止コントローラ１０２を備える。抑止コントローラ１０２は、ヒューズプログラム回路１０１の出力がパーシャル品であることを示していることを条件に、前記ヒューズプログラム回路１００にて指定されているメモリブロックの書換動作と当該メモリブロックに対応される前記データ入出力バッファのデータ出力動作を前記タイミングコントローラ８４に抑止させるための抑止制御信号３３Ａを生成する。抑止制御信号３３Ａを受けるタイミングコントローラ８４は、それによりメモリブロック７２側の動作の抑止が指示されていると、制御信号９０，９２，９４にて書込み消去制御回路８２を常時非活性化し、入出力回路７４を常時非活性化（例えばセンスアンプの常時非活性化）し、且つデータ入出力バッファ７８Ｌを常時高インピーダンス状態に制御する。タイミングコントローラ８４が抑止制御信号３３Ａにてメモリブロック７３側の動作の抑止が指示されていると、制御信号９１，９３，９５にて書込み消去制御回路８３を常時非活性化し、入出力回路７５を常時非活性化（例えばセンスアンプの常時非活性化）し、且つデータ入出力バッファ７８Ｕを常時高インピーダンス状態に制御する。本実施例のフラッシュメモリに係るパーシャル品も、第３図のメモリデバイス同様のメモリデバイスに利用することができる。
第１１図にはフラッシュメモリのメモリセル構造の一例が示される。同図の（Ａ）に例示的に示されたメモリセルは、２層ゲート構造の絶縁ゲート型電界効果トランジスタにより構成されている。同図において、２０１はＰ型シリコン基板、２０２は上記シリコン基板１に形成されたＰ型半導体領域、２０３，２０４はＮ型半導体領域である。２０５はトンネル絶縁膜としての薄い酸化膜２０６（例えば厚さ１０ｎｍ）を介して上記Ｐ型シリコン基板２０１上に形成されたフローティングゲート、２０７は酸化膜２０８を介して上記フローティングゲート２０５上に形成されたコントロールゲートである。ソースは２０４によって構成され、ドレインは２０３，２０２によって構成される。このメモリセルに記憶される情報は、実質的にしきい値電圧の変化としてトランジスタに保持される。以下、特に述べないかぎり、メモリセルにおいて、情報を記憶するトランジスタ（以下メモリセルトランジスタとも記す）がＮチャンネル型の場合について述べる。
メモリセルへの情報の書込み動作は、例えばコントロールゲート２０７及びドレインに高圧を印加して、アバランシェ注入によりドレイン側からフローティングゲート２０５に電子を注入することで実現される。この書込み動作により記憶トランジスタは、第１１図の（Ｂ）に示されるように、そのコントロールゲート２０７からみたしきい値電圧が、書込み動作を行わなかった消去状態の記憶トランジスタに比べて高くなる。
一方消去動作は、例えばソースに高圧を印加して、トンネル現象によりフローティングゲート２０５からソース側に電子を引き抜くことによって実現される。第１１図の（Ｂ）に示されるように、消去動作により記憶トランジスタはそのコントロールゲート２０７からみたしきい値電圧が低くされる。第１１図の（Ｂ）では、書込み並びに消去状態の何れにおいてもメモリセルトランジスタのしきい値は正の電圧レベルにされる。すなわちワード線からコントロールゲート２０７に与えられるワード線選択レベルに対して、書込み状態のしきい値電圧は高くされ、消去状態のしきい値電圧は低くされる。双方のしきい値電圧とワード線選択レベルとがそのような関係を持つことによって、選択トランジスタを採用することなく１個のトランジスタでメモリセルを構成することができる。記憶情報を電気的に消去する場合においては、フローティングゲート２０５に蓄積された電子をソース電極に引き抜くことにより、記憶情報の消去が行われるため、比較的長い時間、消去動作を続けると、書込み動作の際にフローティングゲート２０５に注入した電子の量よりも多くの電子が引く抜かれることになる。そのため、電気的消去を比較的長い時間続けるような過消去を行うと、メモリセルトランジスタのしきい値電圧は例えば負のレベルになって、ワード線の非選択レベルにおいても選択されるような不都合を生ずる。尚、書込みも消去と同様にトンネル電流を利用して行うこともできる。
読み出し動作においては、上記メモリセルに対して弱い書込み、すなわち、フローティングゲート２０５に対して不所望なキャリアの注入が行われないように、ドレイン及びコントロールゲート２０７に印加される電圧が比較的低い値に制限される。例えば、１Ｖ程度の低電圧がドレインに印加されるとともに、コントロールゲート２０７に５Ｖ程度の低電圧が印加される。これらの印加電圧によってメモリセルトランジスタを流れるチャンネル電流の大小を検出することにより、メモリセルに記憶されている情報の論理値“０”、“１”を判定することができる。
第１２図は前記メモリセルトランジスタを用いたメモリセルアレイの概略的な一例を示す。同図には代表的に４個のメモリセルトランジスタＱ１乃至Ｑ４が示される。Ｘ，Ｙ方向にマトリクス配置されたメモリセルにおいて、同じ行に配置されたメモリセルトランジスタＱ１，Ｑ２（Ｑ３，Ｑ４）のコントロールゲート（メモリセルの選択ゲート）は、それぞれ対応するワード線ＷＬ１（ＷＬ２）に接続され、同じ列に配置された記憶トランジスタＱ１，Ｑ３（Ｑ２，Ｑ４）のドレイン領域（メモリセルの入出力ノード）は、それぞれ対応するデータ線ＤＬ１（ＤＬ２）に接続されている。上記記憶トランジスタＱ１，Ｑ３（Ｑ２，Ｑ４）のソース領域は、ソース線ＳＬ１（ＳＬ２）に結合される。
第１３図にはメモリセルに対する消去動作並びに書込み動作のための電圧条件の一例が示される。同図においてメモリ素子はメモリセルトランジスタを意味し、ゲートはメモリセルトランジスタの選択ゲートとしてのコントロールゲートを意味する。同図において負電圧方式の消去はコントロールゲートに例えば−１０Ｖのような負電圧を印加することによって消去に必要な高電界を形成する。同図に例示される電圧条件から明らかなように、正電圧方式の消去にあっては少くともソースが共通接続されたメモリセルに対して一括消去を行うことができる。したがって第１２図の構成において、ソース線ＳＬ１，ＳＬ２が接続されていれば、４個のメモリセルＱ１乃至Ｑ４は一括消去可能にされる。この場合、同一ソース線につながるメモリセルトランジスタの数を変えることによりメモリブロックのサイズを任意に設定することができる。ソース線分割方式には、第１４図に例示されるようなデータ線を単位とする場合（共通ソース線をデータ線方向に延在させる）の他に、ワード線を単位とする場合（共通ソース線をワード線方向に延在させる）がある。一方、負電圧方式の消去にあっては、コントロールゲートが共通接続されたメモリセルに対して一括消去を行うことができる。
第１４図には第１図で説明した前記書込み消去制御回路１２、メモリブロック２、及び入出力回路４の一例が示される。メモリブロック２は８ビットのデータ端子Ｄ０〜Ｄ７を有し、各データ端子毎にメモリアレイＡＲＹ０〜ＡＲＹ７を備える。夫々のメモリアレイＡＲＹ０〜ＡＲＹ７は、特に制限されないが、ソース線ＳＬ１，ＳＬ２を共通とした一括消去ブロックとして２分割されている、図には代表的にメモリアレイＡＲＹ０の詳細が示されているが、その他のメモリアレイＡＲＹ１〜ＡＲＹ７も同様に構成されている。
夫々のメモリアレイＡＲＹ０〜ＡＲＹ７には前記第１１図で説明した２層ゲート構造の絶縁ゲート型電界効果トランジスタによって構成されたメモリセルＭＣがマトリクス配置されている。同図においてＷＬ０〜ＷＬｎは全てのメモリアレイＡＲＹ０〜ＡＲＹ７に共通のワード線である。同一行に配置されたメモリセルのコントロールゲートは、それぞれ対応するワード線に接続される。夫々のメモリアレイＡＲＹ０〜ＡＲＹ７において、同一列に配置されたメモリセルＭＣのドレイン領域は、それぞれ対応するデータ線ＤＬ０〜ＤＬｎに接続されている。一方の一括消去ブロックを構成するメモリセルＭＣのソース領域はソース線ＳＬ１に共通接続され、他方の一括消去ブロックを構成するメモリセルＭＣのソース領域はソース線ＳＬ２に共通接続されている。
前記ソース線ＳＬ１，ＳＬ２には電圧出力回路ＶＯＵＴ１，ＶＯＵＴ２から消去に利用される高電圧Ｖｐｐが供給される。電圧出力回路ＶＯＵＴ１，ＶＯＵＴ２の出力動作は、消去制御部ＥＣＯＮＴによって選択される。
前記ワード線ＷＬ０〜ＷＬｎの選択は、ＸアドレスラッチＸＡＬＡＴを介して取り込まれるＸアドレス信号ＡＸをＸアドレスデコーダＸＡＤＥＣが解読することによって行われる。ワードドライバＷＤＲＶはＸアドレスデコーダＸＡＤＥＣから出力される選択信号に基づいてワード線を駆動する。データ読出し動作においてワードドライバＷＤＲＶは、電圧選択回路ＶＳＥＬから供給される５Ｖのような電圧Ｖｃｃと０Ｖのような接地電位とを電源として動作され、選択されるべきワード線を電圧Ｖｃｃによって選択レベルに駆動し、非選択とされるべきワード線を接地電位のような非選択レベルに維持させる。データの書き込み動作においてワードドライバＷＤＲＶは、電圧選択回路ＶＳＥＬから供給される１２Ｖのような電圧Ｖｐｐと０Ｖのような接地電位とを電源として動作され、選択されるべきワード線を１２Ｖのような書き込み用高電圧レベルに駆動する。データの消去動作においてワードドライバＷＤＲＶの出力は０Ｖのような低い電圧レベルにされる。
夫々のメモリアレイＡＲＹ０〜ＡＲＹ７において前記データ線ＤＬ０〜ＤＬｎはＹ選択スイッチＹＳ０〜ＹＳｎを介して共通接続される。Ｙ選択スイッチＹＳ０〜ＹＳｎのスイッチ制御は、ＹアドレスラッチＹＡＬＡＴを介して取り込まれるＹアドレス信号ＡＹをＹアドレスデコーダＹＡＤＥＣが解読することによって行われる。ＹアドレスデコーダＹＡＤＥＣの出力選択信号は全てのメモリアレイＡＲＹ０〜ＡＲＹ７に共通に供給される。したがって、ＹアドレスデコーダＹＡＤＥＣの出力選択信号のうちの何れか一つが選択レベルにされることにより、各メモリアレイＡＲＹ０〜ＡＲＹ７において共通データ線ＣＤには１本のデータ線が接続される。
メモリセルＭＣからＹ選択スイッチを介して読出されたデータは選択スイッチＲＳを介してセンスアンプＳＡに与えられ、ここで増幅されて出力される。前記選択スイッチＲＳは読出し動作に同期して選択レベルにされる。外部から供給される書き込みデータはデータ入力ラッチＤＩＬに保持される。データ入力ラッチＤＩＬに保持されたデータが”０”のとき、書き込み回路ＷＲは選択スイッチＷＳを介して書き込み用の高電圧を供給する。この書き込み用高電圧はＹアドレス信号ＡＹによって選択されたデータ線を通して、Ｘアドレス信号ＡＸでコントロールゲートに高電圧が印加されるメモリセルのドレインに供給され、これによって当該メモリセルが書き込みされる。前記選択スイッチＷＳは書き込み動作に同期して選択レベルにされる。書き込み消去の各種タイミングや電圧の選択制御は書き込み消去制御回路ＷＥＣＯＮＴが生成する。尚、φＲＥＡＤはスイッチＲＳのスイッチ制御信号、φＤＩＬはデータラッチＤＬのラッチ制御信号、φＳＡはセンスアンプＳＡの活性化制御信号であり、前記制御信号２２に含まれる。φＷＲＩＴＥはスイッチＷＳのスイッチ制御信号である。
第１５図には本発明の第３の実施例に係るフラッシュメモリ１Ｂのブロック図が示される。同図に示されるフラッシュメモリは、半導体集積回路製造技術によって単結晶シリコンのような１個の半導体基板に形成される。本実施例のフラッシュメモリ１Ｂは、電気的に書き換え可能な不揮発性のメモリセルがマトリクス配置された２個のメモリブロック２，３を備える。メモリブロック２，３は、夫々前記２層絶縁ゲート電界効果型のトランジスタによって構成されるフラッシュメモリセルがマトリクス配置されたメモリセルアレイと、フラッシュメモリセルを選択するためのアドレスデコーダ及び選択スイッチ回路を有する。夫々のメモリブロック２，３に対するデータ書込み単位とデータ読み出し単位は、本実施例に従えば、８ビット（１バイト）とされる。夫々のメモリブロック２，３に対するデータの入出力は入出力回路４，５によってバイト単位で行われる。入出力回路４，５はセレクタ６を介して何れか一方がデータ入出力バッファ７に接続される。データ入出力バッファ７は８ビットの外部データ入出力端子８に結合され、外部との間でデータの入出力が行われる。メモリセルを選択するためのアドレス信号Ａ０〜Ａ２０は外部アドレス入力端子９からアドレス入力バッファ１０を介して各メモリブロックに２，３に供給される。このアドレス入力バッファ１０はアドレスラッチ回路としての機能を有し、例えば書き込みアドレスをそのまま保持し、これを書き込みベリファイアドレスとして利用できるようになっている。ここで、アドレス信号Ａ０〜Ａ２０は、バイトアドレスとされる。最下位ビットＡ０は、メモリブロックの２又は３の何れを指定しているかを示す情報とみなされる。本実施例に従えば、メモリブロック２，３は夫々１Ｍバイトの記憶容量を備える。
第１５図において４３，４４，４５，４６で示されるものは、外部からの指示に従って前記メモリブロック２，３のメモリセルに対する情報の書き換えと情報の読み出しを制御する回路ブロックである。４３はメモリブロック２に専用化された消去回路である。４４はメモリブロック３に専用化された消去回路４４である。４５はメモリブロック２と３に兼用される書込み回路４５である。４６はフラッシュメモリ全体の制御を行うタイミングコントローラ４６である。タイミングコントローラ４６は、信号線群４７を介して前記消去回路４３，４４及び書き込み回路４５に接続されている。
前記消去回路４３は、消去制御回路４３０、消去ベリファイ制御回路４３１及び消去ベリファイ判定回路４３２から構成される。同様に前記消去回路４４は、消去制御回路４４０、消去ベリファイ制御回路４４１及び消去ベリファイ判定回路４４２から構成される。前記書き込み回路４５は書き込み制御回路４５０、書き込みベリファイ制御回路４５１及び書き込みベリファイ判定回路４５２から構成される。
前記タイミングコントローラ４６は代表的に示されたアウトプットイネーブル信号ＭＯＥ、ライトイネーブル信号ＭＷＥ、チップイネーブル信号ＭＣＥなどを外部アクセス制御信号として受ける。タイミングコントローラ４６はコマンドレジスタ１５を有し、外部からデータ入出力バッファ７を介して供給されるコマンドがセットされ、それを解読することによって消去、消去ベリファイ、書込み、書込みベリファイ、データ読出しなどの動作モードに応じた内部制御信号を生成する。４６０で示されるものは、前記コマンドを解読して前記内部制御信号を生成する論理回路である。前記信号ＭＯＥ，ＭＣＥ，ＭＷＥは論理回路４６０に供給される。特に制限されないが、前記制御信号ＭＷＥはコマンドレジスタへのコマンド書込みを指示する。制御信号ＭＯＥは読み出し動作を指示する。制御信号ＭＣＥはチップ選択を指示する。
消去動作は例えば５１２バイト単位のようなブロック単位で可能とされる。消去対象ブロックの指定は、特に制限されないが、１２ビットのアドレス信号Ａ９〜Ａ２０にて行われる。即ち、コマンドレジスタ１５への消去コマンドの書込みに際して、アドレス信号Ａ９〜Ａ２０（実際には同一論理値の内部相補アドレス信号の一方）によって特定される消去開始ブロックのアドレス情報が消去開始ブロック指定レジスタ１６Ｓに、アドレス信号Ａ９〜Ａ２０によって特定される消去終了ブロックのアドレス情報が消去終了ブロック指定レジスタ１６Ｅに設定される。１６Ｃは、前記消去開始ブロック指定レジスタ１６Ｓに設定されたアドレス信号Ａ９〜Ａ２０がプリセットされるカウンタであり、その値が前記消去ブロック終了レジスタに設定されたアドレス信号に一致するまで、消去動作毎にインクリメントされる。タイミングコントローラ４６は、レジスタ１６Ｓに設定された消去開始ブロックを起点に、レジスタ１６Ｅに設定された消去終了ブロックまで、順次消去及びベリファイ動作を指示する制御信号を消去回路４３，４４に供給する。特にこの実施例ではＡ０はメモリ空間を規定するアドレス信号の最下位ビットとされ、この最下位ビットがメモリブロック２，３切り分け信号とされる。従って、一括消去単位とされる５１２バイトの記憶領域は双方のメモリブロック２，３に跨ることになる。このとき、消去回路４３，４４は各メモリブロック２，３に専用化されている。したがって、この実施例では、ブロック単位の消去動作は、双方のメモリブロック２，３で並列的に行われるようになっている。但し、それは後述するように完動品の場合だけとされる。
タイミングコントローラ４６は、コマンドレジスタ１５に書き込みコマンドが設定されると、データ入出力バッファ７を介して供給される書き込みデータを、例えばアドレス信号Ａ０〜Ａ２０によって指示されるメモリセルに書き込むための制御信号を書き込み回路４５に供給する。書き込み動作は、特に制限されないが、バイト単位での書き込みとされ、バイトデータの書き込みはアドレス信号Ａ０〜Ａ２０によって指定される何れか一方のメモリブロックで行われる。
本実施例において最下位のアドレス信号Ａ０は前述の通り、その論理値に従ってメモリブロック２又はメモリブロック３の何れを選択するかを示すための信号とみなされる。例えば、Ａ０＝０はメモリブロック２を選択し、Ａ０＝１はメモリブロック３を選択するものとみなされる。尚、この実施例においてＡ０によるメモリブロックの選択とは、メモリブロック２，３に含まれるアドレスデコーダによるメモリセルの選択動作を意味する。したがって、アドレス信号に含まれるＡ０が０のときはメモリブロック２に含まれるメモリセルがアクセス対象とされ、Ａ０が１のときはメモリブロック３に含まれるメモリセルがアクセス対象とされる。
ａ０，ａ０＊〜ａ２０，ａ２０＊は前記アドレス信号Ａ０〜Ａ２０の内部相補アドレス信号である。２２は入出力回路４に対する制御信号、２３は入出力回路５に対する制御信号、２４は選択回路６に対する制御信号を意味する。
本実施例のフラッシュメモリは、メモリブロック２又は３の何れか一方に救済不可能な欠陥がある場合、パーシャル品として利用される。本実施例のフラッシュメモリでは、２個のパーシャル品を１個の完動品と完全互換とするために、ヒューズプログラム回路４７を備え、更に前記タイミングコントローラ４６は抑止条件判定回路４８を備える。
前記ヒューズプログラム回路４７は、特に制限されないが、ヒューズが切断されることによってローレベルにされパーシャル品であることを示す信号ＰＳＬを出力するヒューズ回路４７０、ヒューズに切断によってローレベルにされ前記メモリブロック２に救済不可能な欠陥のあることを示す信号ＤＥ１を出力するヒューズ回路４７１、及びヒューズに切断によってローレベルにされ前記メモリブロック３に救済不可能な欠陥のあることを示す信号ＤＥ２を出力するヒューズ回路４７２を有する。前記信号ＰＳＬ，ＤＥ１，ＤＥ２は前記抑止条件判定回路４８と論理回路４６０に供給される。前記抑止条件判定回路４８及び論理回路４６０は、信号ＰＳＬがパーシャル品であることを示すのを条件に、前記信号ＤＥ１，ＤＥ２に基づいて、救済不可能なメモリブロックに対する消去、書き込み、読み出しなどの動作を抑止する。前記抑止条件判定回路４８は、ヒューズプログラム回路４７で指定される不良メモリブロックのアクセスをアドレス信号に基づいて検出する検出手段の一例とされる。
前記論理回路４６０は、前記メモリブロックの消去や書き込み動作を抑止するとき、レディー／ビジー信号ＭＲ／Ｂをレディー状態として外部に出力する。レディー状態のレディー／ビジー信号ＭＲ／Ｂは、書き換え動作の完了を意味するステータスとされる。
第１６図にはヒューズプログラム回路４７の設定状態に応じてデータ入出力バッファ７の出力動作を抑止する回路の一例が示される。同図において４６１Ａは出力制御論理回路、４６１Ｂはアンドゲートであり、前記論理回路４６０に含まれている。出力制御論理回路４６１Ａは、コマンドによってデータの読み出しモードが設定されたとき、メモリセルからの読み出しデータを外部に出力するタイミング信号４６１Ｃを生成する。アンドゲート４６１Ｂはそのタイミング信号４６１Ｃと前記抑止条件判定回路４８からの抑止信号３３Ｂを２入力とし、その出力でデータ入出力バッファ７の出力動作を制御する。
前記抑止条件判定回路４８は、第２１図に例示されるように、排他的論理和回路４８０，４８１、論理和回路４８２及びインバータ４８３によって構成される。パーシャル品でない場合（ＰＳＬ＝１）、前記抑止信号３３Ｂは常時非活性化レベル（ハイレベル）にされるので、データ入出力バッファ７の出力動作は一切抑止されない。パーシャル品の場合に（ＰＳＬ＝０）、メモリブロック２が救済不可能なときヒューズ回路４７１のヒューズが切断されて信号ＤＥ１＝０になっていると（このとき当然ＤＥ２＝１である）、ａ０＝０（メモリブロック２に対するアクセス）ならば抑止信号３３Ｂが活性化レベル（ローレベル）にされ、ａ０＝１（メモリブロック３に対するアクセス）ならば、抑止信号３３Ｂが非活性化レベル（ローレベル）にされる。また、パーシャル品の場合に（ＰＳＬ＝０）、メモリブロック３が救済不可能なときヒューズ回路４７２のヒューズが切断されて信号ＤＥ２＝０になっていると（このとき当然ＤＥ１＝１である）、ａ０＝１（メモリブロック３に対するアクセス）ならば抑止信号３３Ｂが活性化レベル（ローレベル）にされ、ａ０＝０（メモリブロック２に対するアクセス）ならば、抑止信号３３Ｂが非活性化レベル（ローレベル）にされる。
したがって、メモリブロック２が不良（ＤＥ１＝０）のパーシャル品において（ＰＳＬ＝０）、メモリブロック２に対する読み出し動作アクセスが指示されても（ａ０＝０）、データ入出力バッファ７の出力動作は抑止される。同様に、メモリブロック３が不良（ＤＥ２＝０）のパーシャル品において（ＰＳＬ＝０）、メモリブロック３に対する読み出し動作アクセスが指示されても（ａ０＝１）、データ入出力バッファ７の出力動作は抑止される。
第１７図にはヒューズプログラム回路４７の設定状態に応じて消去制御回路４３０，４４０の動作を抑止する回路の一例が示される。同図において４６２Ａは消去起動制御論理回路、４６２Ｂ，４６２Ｃはアンドゲートであり、前記論理回路４６０に含まれている。消去起動制御論理回路４６２Ａは、コマンドによって消去モードが設定されたとき、消去動作の起動タイミング信号４６２Ｄを生成する。アンドゲート４６２Ｂはそのタイミング信号４６２Ｄと前記信号ＤＥ１を２入力とし、メモリブロック２が不良の場合（ＤＥ１＝０）には当該メモリブロック２に割り当てられた消去制御回路４３０の起動を抑止する。アンドゲート４６２Ｃはそのタイミング信号４６２Ｄと前記信号ＤＥ２を２入力とし、メモリブロック３が不良の場合（ＤＥ２＝０）には当該メモリブロック３に割り当てられた消去制御回路４４０の起動を抑止する。
第１８図にはヒューズプログラム回路４７の設定状態に応じて消去ベリファイ制御回路４３１，４４１の動作を抑止する回路の一例が示される。同図において４６３Ａは消去ベリファイ起動制御論理回路、４６３Ｂ，４６３Ｃ，４６３Ｄはアンドゲートであり、それらは前記論理回路４６０に含まれている。消去ベリファイ起動制御論理回路４６２Ａは、コマンドによって消去モードが設定されたとき、消去ベリファイ動作の起動タイミング信号４６３Ｅを生成する。消去ベリファイ制御回路４３１（４４１）は消去ベリファイ動作が起動されると、対応メモリブロック２（３）の消去ブロックに例えばバイト単位でデータを読出させる。読出されたデータは消去ベリファイ判定回路４３２（４４２）に供給され、それが消去状態の論理値にされているか否かが判定される。消去ベリファイ判定回路４３２（４４２）は例えば第２２図に示されるように、８入力のナンドゲートと等価な論理回路によって構成することができる。消去ベリファイ判定回路４３２（４４２）は、消去対象ブロックの全てのメモリセルが消去状態にされたことを検出することによって出力信号４３２Ａ（４４２Ａ）を論理値“１”から論理値“０”に反転する。
前記アンドゲート４６３Ｂは、前記信号４６３Ｅ、ＤＥ１，４３２Ａを３入力とし、メモリブロック２が不良の場合（ＤＥ１＝０）には当該メモリブロック２に割り当てられた消去ベリファイ制御回路４３１の起動を抑止する。即ちアンドゲート４６３Ｂの出力状態を消去完了の状態（論理値“０”出力）に維持させる。前記アンドゲート４６３Ｃは前記信号４６３Ｅ、ＤＥ２，４４２Ａを３入力とし、メモリブロック３が不良の場合（ＤＥ１＝０）には当該メモリブロック３に割り当てられた消去ベリファイ制御回路４３１の起動を抑止する。即ちアンドゲート４６３Ｃの出力状態を消去完了の状態（論理値“０”出力）に維持させる。前記アンドゲート４６３Ｄは、全ての消去対象ブロックに対する消去の完了をもって消去ベリファイ制御回路４３１，４４１から出力される信号を２入力とする。アンドゲート４６３Ｄの出力はオアゲート４６６に供給される。このオアゲート４６６は前記第４図で説明したビジーステータスジェネレータ１４０、トランジスタ３６及び抵抗３５などによって実現される回路と等価な回路と理解されたい。このオアゲート４６６が前記レディー／ビジー信号ＭＲ／Ｂを出力する。
第１９図にはヒューズプログラム回路４７の設定状態に応じて書き込み制御回路４５０の動作を抑止する回路の一例が示される。同図において４６４Ａは書き込み起動制御論理回路、４６４Ｂはアンドゲートであり、それらの回路は前記論理回路４６０に含まれている。書き込み起動制御論理回路４６４Ａは、コマンドによってデータの書き込みモードが設定されたとき、メモリセルに対する書き込み動作を起動するタイミング信号４６４Ｃを生成する。アンドゲート４６４Ｂはそのタイミング信号４６４Ｃと前記抑止条件判定回路４８からの抑止信号３３Ｂを２入力とし、その出力で書き込み制御回路４５０の書き込み動作の起動を制御する。
前記抑止条件判定回路４８は前述の通りに構成される。したがって、メモリブロック２が不良（ＤＥ＝０）のパーシャル品において（ＰＳＬ＝０）、ａ０＝０によってメモリブロック２のメモリセルが書き込み対象に指示されても、書き込み制御回路４５０の起動は抑止される。同様に、メモリブロック３が不良（ＤＥ＝１）のパーシャル品において（ＰＳＬ＝０）、ａ０＝１によってメモリブロック３のメモリセルが書き込み対象に指示されても、書き込み制御回路４５０の起動は抑止される。
第２０図にはヒューズプログラム回路４７の設定状態に応じて書き込みベリファイ制御回路４５１の動作を選択的に抑止する回路の一例が示される。同図において４６５Ａは書き込みベリファイ起動制御論理回路、４６５Ｂはアンドゲートであり、それらの回路はタイミングコントローラ４６に含まれている。書き込みベリファイ起動制御論理回路４６５Ａは、コマンドによってデータの書き込みモードが設定されたとき、書き込みベリファイ動作を起動するタイミング信号４６５Ｃを生成する。書き込みベリファイ制御回路４５１は書き込みベリファイ動作が起動されると、書き込み動作されたアドレスからデータを読出させる。読出されたデータは書き込みベリファイ判定回路４５２に供給され、それが書き込みデータの論理値と一致されているか否かが判定される。書き込みベリファイ判定回路４５２は例えば第２３図に示されるように、外部から供給された書き込みデータと、書き込み後にメモリセルから読出されたデータとをビット対応で比較する排他的論理和回路とオアゲートによって構成することが出来る。
書き込みベリファイ判定回路４５２は、書き込みデータと読み出しデータの一致状態（書き込み完了状態）を検出することによって、ベリファイ判定信号４５２Ａを論理値“１”から論理値“０”に反転する。
前記アンドゲート４６５Ｂは、前記ベリファイ判定信号４５２Ａと共に抑止信号３３Ｂと起動信号４６５Ｃを３入力とし、メモリブロック２が不良（ＤＥ＝０）のパーシャル品において（ＰＳＬ＝０）、ａ０＝０によってメモリブロック２のメモリセルが書き込み対象に指示されても、書き込み制御回路４５０と同様に、書き込みベリファイ制御回路４５１の起動を抑止する。即ちローレベルの抑止信号３３Ｂによってアンドゲート４６５Ｂの出力状態が書き込み完了状態（論理値“０”出力）に維持される。また、前記アンドゲート４６５Ｂは、メモリブロック３が不良（ＤＥ＝１）のパーシャル品において（ＰＳＬ＝０）、ａ０＝１によってメモリブロック３のメモリセルが書き込み対象に指示されても、書き込み制御回路４５０と同様に、書き込みベリファイ制御回路４５１の起動を抑止する。即ちローレベルの抑止信号３３Ｂによってアンドゲート４６５Ｂの出力状態が書き込み完了状態（論理値“０”出力）に維持される。
尚、この実施例においても第１図の場合と同様にアドレス信号Ａ０の論理値を反転可能なヒューズプログラム回路３４が設けられている。
第２４図には第１５図に示されるフラッシュメモリの製造工程が概略的に示される。フラッシュメモリは、単結晶シリコン基板のようなウェーハに第１５図で説明した各種回路を形成するウェーハ工程（Ｓｐ１）を経た後、ファンクションテストなどのデバイステストが行われる（Ｓｐ２）。これによって、個々のフラッシュメモリチップは完動品、上位パーシャル品（メモリブロック３だけが救済不可能の欠陥を有する）、下位パーシャル品（メモリブロック２だけが救済不可能な欠陥を有する）、不良品に選別される。そして選別内容に応じ前記ヒューズプログラム回路の設定が行われる（Ｓｐ３）。第１５図の実施例に従えば、完動品はＰＳＬ＝１，ＤＥ１＝１，ＤＥ２＝１、下位パーシャル品はＰＳＬ＝０，ＤＥ１＝１，ＤＥ２＝０、上位パーシャル品はＰＳＬ＝０，ＤＥ１＝０，ＤＥ２＝１とされる。完動品の設定状態はヒューズプログラム回路の初期状態である。その後、フラッシュメモリチップは前記選別状態に応じてパッケージに封止され（Ｓｐ４）、封止後の選別テスト（Ｓｐ５）を経て、完成される。完動品のチップは１個づつ封止される。パーシャル品チップは、上位パーシャル品と下位パーシャル品がペアとされ、例えば第３図及び第４図で説明したメモリデバイスとして封止される。上位パーシャル品と下位パーシャル品の数に偏りがある場合には、数の多い方のチップの一部に対して前記ヒューズプログラム回路３４の状態を変えることにより、前述と同様に対処できる。
第２５図には第１５図に示されるフラッシュメモリ１Ｂの完動品に対する消去動作の手順の一例が示される。第２５図の（Ａ）に示されるフラッシュメモリのアドレスマップにおいて、＃０，＃１，…はバイトアドレスである。第１５図のフラッシュメモリ１Ｂは最下位のアドレスビットＡ０がメモリブロックの選択情報とみなされる。したがって、５１２バイトの一つの消去ブロックは双方のメモリブロック２及び３に跨る。完動品のヒューズプログラム回路４７の設定状態は前述の通りである。
第２５図の（Ｃ）に示されるように、フラッシュメモリは電源投入後、コマンド待ち状態にされる（Ｓｅ１）。コマンドはＳｅ２〜Ｓｅ４に示されるように、第１コマンド（１ｓｔコマンド）、第２コマンド（２ｎｄコマンド）及び第３コマンド（３ｒｄコマンド）に分けて設定される。第１コマンドは消去開始ブロックを指定するコマンドであり、消去開始ブロックはアドレス情報Ａ９〜Ａ２０として前記レジスタ１６Ｓに指定される。例えば（Ａ）に示される消去ブロック１が消去開始ブロックとして指定される。第２コマンドは消去終了ブロックを指定するコマンドであり、消去終了ブロックはアドレス情報Ａ９〜Ａ２０として前記レジスタ１６Ｅ指定される。例えば（Ａ）に示される消去ブロック３が消去終了ブロックとして指定される。第３コマンドは消去動作を指示するコマンドであり、レジスタ１５に設定される。
前記コマンドの設定が終了されると、消去ブロック１の消去動作が開始される（Ｓｅ５）。消去動作はメモリブロック２と３で並列的に行われる。即ち、メモリブロック２（下位メモリブロック２とも称する）において消去ブロック１を構成する２５６バイトに対する一括消去動作（Ｓｅ６）と、メモリブロック３（上位メモリブロック３とも称する）において消去ブロック１を構成する２５６バイトに対する一括消去動作（Ｓｅ７）とが並列的に行われ、夫々の消去動作に対して消去ベリファイ動作が行われる（Ｓｅ８，Ｓｅ９）。消去ベリファイによって消去対象ブロックの全てのメモリセルが消去状態にされたことを確認する事によって消去ブロック１個の消去動作が終了され、最終的に消去状態にすることができないメモリセルが存在する場合には、消去動作は異常終了とされる（Ｓｅ１０）。一つの消去ブロックに対する消去動作が正常に終了されると、前記カウンタ１６Ｃをインクリメントして消去対象ブロック番号（消去ブロックＮｏ．）を次に進め（Ｓｅ１１）、その消去ブロック番号が消去終了ブロックのブロック番号よりも小さいか否かを判定し（Ｓｅ１２）、小さいときは当該次の消去ブロックに対して前記ステップＳｅ５からの処理を開始させ、小さくないときは消去のための内部処理が終了される（Ｓｅ１３）。
第２６図には第１５図に示されるフラッシュメモリ１Ｂの下位パーシャル品に対する消去動作の手順の一例が示される。下位パーシャル品のヒューズプログラム回路４７の設定状態は前述の通りである。この場合、第２６図の（Ｂ）に示されるように上位メモリブロック３は不良であるから、（Ａ）のアドレスマップに示されるように、不良部分のバイトアドレスは交互に配置されることになる。第１５図にフラッシュメモリは最下位のアドレスビットＡ０がメモリブロックの選択情報とみなされるからである。
第２６図の（Ｃ）に示され消去動作手順において、第２５図の（Ｃ）と相違される処理はステップＳｅ７，Ｓｅ９の処理とされ、上位メモリブロック３に対する消去動作と消去ベリファイ動作が抑止される。即ち、第１７図及び第１８図に基づいて説明したようにヒューズプログラム回路４７から出力される信号ＤＥ２がローレベルにされる結果、それら処理が抑止される。
第２７図には第１５図に示されるフラッシュメモリ１Ｂの上位パーシャル品に対する消去動作の手順の一例が示される。上位パーシャル品のヒューズプログラム回路４７の設定状態は前述の通りである。この場合、第２７図の（Ｂ）に示されるように下位メモリブロック２は不良であるから、（Ａ）のアドレスマップに示されるように、不良部分のバイトアドレスは交互に配置されることになる。
第２７図の（Ｃ）に示され消去動作手順において、第２５図の（Ｃ）と相違される処理はステップＳｅ６，Ｓｅ８の処理とされ、下位メモリブロック２に対する消去動作と消去ベリファイ動作が抑止される。即ち、第１７図及び第１８図に基づいて説明したようにヒューズプログラム回路４７から出力される信号ＤＥ１がローレベルにされる結果、それら処理が抑止される。
第２８図には第１５図に示されるフラッシュメモリ１Ｂの完動品に対する書き込み動作の手順の一例が示される。第２８図の（Ａ）に示されるフラッシュメモリのアドレスマップにおいて、＃０，＃１，…はバイトアドレスである。
第２８図の（Ｃ）に示されるように、フラッシュメモリは電源投入後、コマンド待ち状態にされる（Ｓｗ１）。コマンドはＳｗ２，Ｓｗ３に示されるように、書き込み動作を指示するコマンドと書き込みデータであり、書き込みコマンドはレジスタ１５に設定され（Ｓｗ２）、書き込みデータは書き込みアドレスと共に供給される（Ｓｗ３）。書き込みデータはデータ入出力バッファ７に、書き込みアドレス（Ａ０〜Ａ２０）はアドレスバッファ１０に供給される。そして、指定された書き込みアドレスに書き込みデータを書き込む動作が開始され（Ｓｗ４）、書き込みの後、ベリファイ動作が行われる（Ｓｗ５）。書き込みベリファイによってデータに書き込みが正常に行われたことを確認する事によって当該書き込み動作が終了される（Ｓｗ６）。
第２９図には第１５図に示されるフラッシュメモリ１Ｂの下位パーシャル品に対する書き込み動作の手順の一例が示される。下位パーシャル品のヒューズプログラム回路４７の設定状態は前述の通りである。この場合、第２９図の（Ｂ）に示されるように上位メモリブロック３は不良であるから、（Ａ）のアドレスマップに示されるように、不良部分のバイトアドレスは交互に配置されることになる。
第２９図の（Ｃ）に示される書き込み動作手順において、第２８図の（Ｃ）と相違される処理はステップＳｗ３以降の処理であり、上位メモリブロック３に対する書き込み動作と書き込みベリファイ動作が抑止される（Ｓｗ４１，Ｓｗ５１）。即ち、第１９図及び第２０図に基づいて説明したようにヒューズプログラム回路４７から出力される信号ＳＰＬ，ＤＥ２がローレベルにされ、Ａ０＝１（ａ０＝１）の場合には抑止信号３３Ｂはローレベルにされる結果、それらの処理が抑止される。下位メモリブロック２に対しては書き込み及び書き込みベリファイ動作が行われる（Ｓｗ４２，Ｓｗ５２）。
第３０図には第１５図に示されるフラッシュメモリ１Ｂの上位パーシャル品に対する書き込み動作の手順の一例が示される。上位パーシャル品のヒューズプログラム回路４７の設定状態は前述の通りである。この場合、第３０図の（Ｂ）に示されるように上位メモリブロック２は不良であるから、（Ａ）のアドレスマップに示されるように、不良部分のバイトアドレスは交互に配置されることになる。
第３０図の（Ｃ）に示される書き込み動作手順において、不良メモリブロックは下位メモリブロック２であるから、下位メモリブロック２に対する書き込み動作と書き込みベリファイ動作が抑止される（Ｓｗ４１，Ｓｗ５１）。即ち、第１９図及び第２０図に基づいて説明したようにヒューズプログラム回路４７から出力される信号ＳＰＬ，ＤＥ１がローレベルにされ、Ａ０＝０（ａ０＝０）の場合に抑止信号３３Ｂがローレベルにされる結果、それらの処理が抑止される。上位メモリブロック３に対しては書き込み及び書き込みベリファイ動作が行われる（Ｓｗ４２，Ｓｗ５２）。
第３１図には本発明の第４の実施例に係るフラッシュメモリ１Ｃのブロック図が示される。同図に示されるフラッシュメモリは、半導体集積回路製造技術によって単結晶シリコンのような１個の半導体基板に形成される。本実施例のフラッシュメモリ１Ｃは、電気的に書き換え可能な不揮発性のメモリセルがマトリクス配置された２個のメモリブロック２Ｙ，３Ｙを備える。メモリブロック２Ｙ，３Ｙは、夫々前記２層絶縁ゲート電界効果型のトランジスタによって構成されるフラッシュメモリセルがマトリクス配置されたメモリセルアレイと、フラッシュメモリセルを選択するためのアドレスデコーダ及び選択スイッチ回路を有する。夫々のメモリブロック２Ｙ，３Ｙに対するデータ書込み単位とデータ読み出し単位は、本実施例に従えば、８ビット（１バイト）とされる。夫々のメモリブロック２Ｙ，３Ｙに対するデータの入出力は入出力回路４，５によってバイト単位で行われる。入出力回路４，５はセレクタ６を介して何れか一方がデータ入出力バッファ７に接続される。データ入出力バッファ７は８ビットの外部データ入出力端子８に結合され、外部との間でデータの入出力が行われる。メモリセルを選択するためのアドレス信号Ａ０〜Ａ２０は外部アドレス入力端子９からアドレス入力バッファ１０を介して各メモリブロックに２Ｙ，３Ｙに供給される。このアドレス入力バッファ１０はアドレスラッチ回路としての機能を有し、例えば書き込みアドレスをそのまま保持し、これを書き込みベリファイアドレスとして利用できるようになっている。ここで、アドレス信号Ａ０〜Ａ２０はバイトアドレスであり、特にその最上位ビットＡ２０が、メモリブロックの２Ｙ又は３Ｙの何れを指定するかを示す情報とみなされる。本実施例に従えば、メモリブロック２Ｙ，３Ｙは夫々１Ｍバイトの記憶容量を備える。
第３１図において４３Ｙ，４５，４６Ｙは、外部からの指示に従って前記メモリブロック２，３のメモリセルに対する情報の書き換えと情報の読み出しを制御する回路ブロックである。４３Ｙは，メモリブロック２Ｙ，３Ｙに兼用化された消去回路である。４５は前記実施例と同じ書込み回路である。４６Ｙはフラッシュメモリ全体の制御を行うタイミングコントローラである。タイミングコントローラ４６Ｙは、信号線群４７を介して前記消去回路４３Ｙ及び書き込み回路４５に接続されている。
前記消去回路４３Ｙは、消去制御回路４３０Ｙ、消去ベリファイ制御回路４３１Ｙ及び消去ベリファイ判定回路４３２Ｙから構成される。
前記タイミングコントローラ４６Ｙは代表的に示されたアウトプットイネーブル信号ＭＯＥ、ライトイネーブル信号ＭＷＥ、チップイネーブル信号ＭＣＥを外部アクセス制御信号として受ける。タイミングコントローラ４６Ｙはコマンドレジスタ１５を有し、外部からデータ入出力バッファ７を介して供給されるコマンドがセットされ、それを解読することによって消去、消去ベリファイ、書込み、書込みベリファイ、データ読出しなどの動作モードに応じた内部制御信号を生成する。４６０Ｙで示されるものは、前記コマンドを解読して前記内部制御信号を生成する論理回路である。前記信号ＭＯＥ，ＭＣＥ，ＭＷＥは論理回路４６０Ｙに供給される。特に制限されないが、前記制御信号ＭＷＥはコマンドレジスタへのコマンド書込みを指示する。制御信号ＭＯＥは読み出し動作を指示する。制御信号ＭＣＥはチップ選択を指示する。
消去動作は例えば５１２バイト単位のようなブロック単位で可能とされる。消去対象ブロックの指定は、特に制限されないが、１１ビットのアドレス信号Ａ１０〜Ａ２０にて行われる。即ち、コマンドレジスタ１５への消去コマンドの書込みに際して、アドレス信号Ａ１０〜Ａ２０によって特定される消去開始ブロックのアドレス情報が消去開始ブロック指定レジスタ１６Ｓに、アドレス信号Ａ１０〜Ａ２０によって特定される消去終了ブロックのアドレス情報が消去終了ブロック指定レジスタ１６Ｅに設定される。１６Ｃは、前記消去開始ブロック指定レジスタ１６Ｓに設定されたアドレス信号Ａ１０〜Ａ２０がプリセットされるカウンタであり、その値が前記消去ブロック終了レジスタに設定されたアドレス信号に一致するまで、消去動作毎にインクリメントされる。タイミングコントローラ４６Ｙは、レジスタ１６Ｓに設定された消去開始ブロックを起点に、レジスタ１６Ｅに設定された消去終了ブロックまで、順次消去及びベリファイ動作を指示する制御信号を消去回路４３Ｙに供給する。特にこの実施例ではＡ２０はメモリ空間を規定するアドレス信号の最上位ビットとされ、この最上位ビットがメモリブロック２Ｙ，３Ｙ切り分け信号とされる。従って、一括消去単位とされる５１２バイトの記憶領域は双方のメモリブロック２Ｙ，３Ｙに跨ることはない。このとき、消去回路４３は各メモリブロック２Ｙ，３Ｙに兼用される。したがって、この実施例では、指定されたブロックの消去動作は、何れか一方のメモリブロック２Ｙ又は３Ｙで行われる。
タイミングコントローラ４６Ｙは、コマンドレジスタ１５に書き込みコマンドが設定されると、データ入出力バッファ７を介して供給される書き込みデータを、例えばアドレス信号Ａ０〜Ａ２０によって指示されるメモリセルに書き込むための制御信号を書き込み回路４５に供給する。書き込み動作は、特に制限されないが、バイト単位での書き込みとされ、バイトデータの書き込みはアドレス信号Ａ０〜Ａ２０によって指定される何れか一方のメモリブロックで行われる。
本実施例において最上位のアドレス信号Ａ２０は前述の通り、その論理値に従ってメモリブロック２Ｙ又はメモリブロック３Ｙの何れを選択するかを示すための信号とみなされる。例えば、Ａ２０＝０はメモリブロック２Ｙを選択し、Ａ２０＝１はメモリブロック３Ｙを選択するものとみなされる。尚、この実施例においてＡ２０によるメモリブロックの選択とは、メモリブロック２Ｙ，３Ｙに含まれるアドレスデコーダによるメモリセルの選択動作を意味する。したがって、アドレス信号に含まれるＡ２０が０のときはメモリブロック２Ｙに含まれるメモリセルがアクセス対象とされ、Ａ２０が１のときはメモリブロック３Ｙに含まれるメモリセルがアクセス対象とされる。
ａ０，ａ０＊〜ａ２０，ａ２０＊は前記アドレス信号Ａ０〜Ａ２０の内部相補アドレス信号である。２２は入出力回路４に対する制御信号、２３は入出力回路５に対する制御信号、２４は選択回路６に対する制御信号を意味する。
本実施例のフラッシュメモリ１Ｃは、メモリブロック２Ｙ又は３Ｙの何れか一方に救済不可能な欠陥がある場合、パーシャル品として利用される。本実施例のフラッシュメモリ１Ｃでは、２個のパーシャル品を１個の完動品と完全互換とするために、ヒューズプログラム回路４７を備え、更に前記タイミングコントローラ４６Ｙは抑止条件判定回路４８Ｙを備える。
前記ヒューズプログラム回路４７は、第３の実施例と同様に、信号ＰＳＬを出力するヒューズ回路４７０、信号ＤＥ１を出力するヒューズ回路４７１、及び信号ＤＥ２を出力するヒューズ回路４７２を有する。前記信号ＰＳＬ，ＤＥ１，ＤＥ２は前記抑止条件判定回路４８Ｙと論理回路４６０Ｙに供給される。前記抑止条件判定回路４８Ｙ及び論理回路４６０Ｙは、信号ＰＳＬがパーシャル品であることを示すのを条件に、前記信号ＤＥ１，ＤＥ２に基づいて、救済不可能なメモリブロックに対する消去、書き込み、読み出しなどの動作を抑止する。前記抑止条件判定回路４８Ｙは第３の実施例における抑止条件判定回路４８と実施的に同じ機能を実現する。前記論理回路４６０Ｙは、前記メモリブロックの消去や書き込み動作を抑止するとき、レディー／ビジー信号ＭＲ／Ｂをレディー状態として外部に出力する。尚、第３１図において第３の実施例で説明したものと同一の回路ブロック及び信号には同一符号を付してある。
第３２図にはヒューズプログラム回路４７の設定状態に応じてデータ入出力バッファ７の出力動作を抑止する回路の一例が示される。同図において４６１Ａは出力制御論理回路、４６１Ｂはアンドゲートであり、それらは論理回路４６０Ｙに含まれる。出力制御論理回路４６１Ａは、コマンドによってデータの読み出しモードが設定されたとき、メモリセルからの読み出しデータを外部に出力するタイミング信号４６１Ｃを生成する。アンドゲート４６１Ｂはそのタイミング信号４６１Ｃと前記抑止条件判定回路４８Ｙからの抑止信号３３Ｂを２入力とし、その出力でデータ入出力バッファ７の出力動作を制御する。
前記抑止条件判定回路４８Ｙには、前記第２１図に例示された回路と同様の論理構成を採用することが出来る。但し、ａ０に代えてａ２０が供給される。パーシャル品でない場合（ＰＳＬ＝１）、抑止信号３３Ｂは常時非活性化レベル（ハイレベル）にされるので、データ入出力バッファ７の出力動作は一切抑止されない。パーシャル品の場合に（ＰＳＬ＝０）、メモリブロック２Ｙが救済不可能なときヒューズ回路４７１のヒューズが切断されて信号ＤＥ１＝０になっていると（このとき当然ＤＥ２＝１である）、ａ２０＝０（メモリブロック２Ｙに対するアクセス）ならば抑止信号３３Ｂが活性化レベル（ローレベル）にされ、ａ２０＝１（メモリブロック３Ｙに対するアクセス）ならば、抑止信号３３Ｂが非活性化レベル（ローレベル）にされる。同様に、パーシャル品の場合に（ＰＳＬ＝０）、メモリブロック３Ｙが救済不可能で、信号ＤＥ２＝０になっていると（このとき当然ＤＥ１＝１である）、ａ２０＝１（メモリブロック３Ｙに対するアクセス）ならば抑止信号３３Ｂが活性化レベル（ローレベル）にされ、ａ２０＝０（メモリブロック２Ｙに対するアクセス）ならば、抑止信号３３Ｂが非活性化レベル（ローレベル）にされる。
したがって、メモリブロック２Ｙが不良（ＤＥ１＝０）のパーシャル品において（ＰＳＬ＝０）、メモリブロック２Ｙに対する読み出し動作アクセスが指示されても（ａ２０＝０）、データ入出力バッファ７の出力動作は抑止される。同様に、メモリブロック３Ｙが不良（ＤＥ２＝０）のパーシャル品において（ＰＳＬ＝０）、メモリブロック３Ｙに対する読み出し動作アクセスが指示されても（ａ２０＝１）、データ入出力バッファ７の出力動作は抑止される。
第３３図にはヒューズプログラム回路４７の設定状態に応じて消去制御回路４３０Ｙの動作を抑止する回路の一例が示される。同図において４６２Ａは消去起動制御論理回路、４６２Ｅはアンドゲートであり、それらは論理回路４６０Ｙに含まれている。消去起動制御論理回路４６２Ａは、コマンドによって消去モードが設定されたとき、消去動作の起動タイミング信号４６２Ｆを生成する。アンドゲート４６２Ｅはそのタイミング信号４６２Ｆと前記抑止信号３３Ｂを入力する。
これによれば、メモリブロック２Ｙが不良（ＤＥ１＝０）のパーシャル品において（ＰＳＬ＝０）、消去動作の起動信号４６２Ｆが活性化されても、メモリブロック２Ｙに対する消去の場合には（ａ２０＝０）、抑止信号３３Ｂによって消去制御回路４３０Ｙの起動が抑止される。同様に、メモリブロック３Ｙが不良（ＤＥ２＝１）のパーシャル品において（ＰＳＬ＝０）、消去動作の起動信号４６２Ｆが活性化されても、メモリブロック３Ｙに対する消去の場合（ａ２０＝１）、抑止信号３３Ｂによって消去制御回路４３０Ｙの起動が抑止される。
第３４図にはヒューズプログラム回路４７の設定状態に応じて消去ベリファイ制御回路４３１Ｙの動作を抑止する回路の一例が示される。同図において４６３Ａは消去ベリファイ起動制御論理回路、４６３Ｇはアンドゲートであり、それらはタイミングコントローラ４６Ｍに含まれている。消去ベリファイ起動制御論理回路４６２Ａは、コマンドによって消去モードが設定されたとき、消去ベリファイ動作の起動タイミング信号４６３Ｅを生成する。消去ベリファイ制御回路４３１Ｙは消去ベリファイ動作が起動されると、メモリブロック２Ｙ，３Ｙの消去対象ブロックから、例えばバイト単位でデータを読出させる。読出されたデータは消去ベリファイ判定回路４３２Ｙに供給され、それが消去状態の論理値にされているか否かが判定される。消去ベリファイ判定回路４３２Ｙは例えば第２２図に示されるように、８入力のナンドゲートと等価な論理回路によって構成することができる。消去ベリファイ判定回路４３２Ｙは、消去対象ブロックの全てのメモリセルが消去状態にされたことを検出することによって出力信号４３２Ａを論理値“１”から論理値“０”に反転する。
前記アンドゲート４６３Ｇは前記信号４６３Ｅ、３３Ｂ，４３２Ａを３入力とし、メモリブロック２Ｙが不良の場合（ＰＳＬ＝０，ＤＥ１＝０）、メモリブロック２Ｙの指定とみなされるａ２０＝０とされることにより消去ベリファイ制御回路４３１Ｙの起動を抑止する。即ちアンドゲート４６３Ｂの出力状態を消去完了の状態（論理値“０”出力）に維持させる。一方、メモリブロック３Ｙが不良の場合（ＰＳＬ＝０，ＤＥ２＝０）には、メモリブロック３Ｙの指定とみなされるａ２０＝１とされることにより消去ベリファイ制御回路４３１Ｙの起動を抑止する。即ちアンドゲート４６３Ｂの出力状態を消去完了の状態（論理値“０”出力）に維持させる。尚、第３４図において第１８図に示されるものと同一機能を有するものにはそれと同一符号を付してある。
第３５図にはヒューズプログラム回路４７の設定状態に応じて書き込み制御回路４５０の動作を抑止する回路の一例が示される。この回路は第１９図の回路構成と実質的に同じであり、抑止条件判定回路４８Ｙのアドレス入力がａ２０にされている点が相違するだけである。この回路によれば、メモリブロック２Ｙが不良（ＤＥ１＝０）のパーシャル品において（ＰＳＬ＝０）、ａ２０＝０によってメモリブロック２Ｙのメモリセルが書き込み対象に指示されたとしても、書き込み制御回路４５０の起動は抑止される。同様に、メモリブロック３Ｙが不良（ＤＥ２＝０）のパーシャル品において（ＰＳＬ＝０）、ａ２０＝１によってメモリブロック３Ｙのメモリセルが書き込み対象に指示されても、書き込み制御回路４５０の起動は抑止される。尚、第３５図において第１９図に示されるものと同一機能を有するものにはそれと同一符号を付してある。
第３６図にはヒューズプログラム回路４７の設定状態に応じて書き込みベリファイ制御回路４５１の動作を選択的に抑止する回路の一例が示される。この回路は第２０図の回路構成と実質的に同じであり、抑止条件判定回路４８Ｙのアドレス入力がａ２０にされている点が相違するだけである。この回路によれば、アンドゲート４６５Ｂは、メモリブロック２Ｙが不良（ＤＥ１＝０）のパーシャル品において（ＰＳＬ＝０）、ａ２０＝０によってメモリブロック２Ｙのメモリセルが書き込み対象に指示されても、書き込み制御回路４５０と同様書き込みベリファイ制御回路４５１の起動を抑止する。即ちローレベルの抑止信号３３Ｂによってアンドゲート４６５Ｂの出力状態が書き込み完了状態（論理値“０”出力）に維持される。また、前記アンドゲート４６５Ｂは、メモリブロック３Ｙが不良（ＤＥ２＝０）のパーシャル品において（ＰＳＬ＝０）、ａ２０＝１によってメモリブロック３Ｙのメモリセルが書き込み対象に指示されても、書き込み制御回路４５０と同様に書き込みベリファイ制御回路４５１の起動を抑止する。即ちローレベルの抑止信号３３Ｂによってアンドゲート４６５Ｂの出力状態が書き込み完了状態（論理値“０”出力）に維持される。
第４の実施例に係るフラッシュメモリ１Ｃも前記第２４図で説明したのと同じ工程を経て、個々に、完動品、上位パーシャル品、下位パーシャル品、不良品に選別され、その選別内容に応じ前記ヒューズプログラム回路４７の設定が行われる。ヒューズプログラム回路の設定内容は第２４図で説明した内容と同じとされる。パーシャル品チップは、上位パーシャル品と下位パーシャル品がペアとされ、例えば第３図及び第４図で説明したメモリデバイスとして封止される。そのようなメモリデバイスを適用して第５図で説明したメモリカードを構成することが出来る。
第３７図には第３１図に示されるフラッシュメモリ１Ｃの完動品に対する消去動作の手順の一例が示される。第３７図の（Ａ）に示されるフラッシュメモリのアドレスマップにおいて、＃０，…，＃１０４８５７５，…はバイトアドレスである。第３１図のフラッシュメモリ１Ｃは最上位のアドレスビットＡ２０がメモリブロックの選択情報とみなされる。特に制限されないが、下位メモリブロック２Ｙの最終バイトアドレスは＃１０４８５７５とされ、上位メモリブロック３Ｙの先頭バイトアドレスは＃１０４８５７６とされる。完動品のヒューズプログラム回路４７の設定状態は前述の通りである。
完動品に対する消去の手順を示す第３７図の（Ｃ）は第２５図の（Ｃ）に対し、ステップＳｅ１４，Ｓｅ１５，Ｓｅ１６が相違されている。すなわち、一括消去単位ブロックは、メモリブロックの選択情報とみなされるＡ２０の論理値に従って何れか一方のメモリブロックに含まれるものとされる。その他の点は、第２５図で説明した内容と同じである。
第３８図には第３１図に示されるフラッシュメモリの下位パーシャル品に対する消去動作の手順の一例が示される。下位パーシャル品のヒューズプログラム回路４７の設定状態は前述の通りである。この場合、第３８図の（Ｂ）に示されるように上位メモリブロック３Ｙは不良である。この例では、第３８図の（Ａ）のアドレスマップに示されるように、下位メモリブロック２Ｙに含まれる消去ブロック２０４８と上位メモリブロック３Ｙに含まれる消去ブロック２０４９，２０５０を連続消去の対象とする。
第３８図の（Ｃ）に示され消去動作手順において、それら消去対象ブロックはステップＳｅ２，Ｓｅ３で指定される。ステップＳｅ５で消去処理が開始されると、上位メモリブロック３Ｙに含まれる消去ブロックに対する消去動作と消去ベリファイ動作が抑止される（Ｓｅ１４０，Ｓｅ１４１，Ｓｅ１４２，Ｓｅ１５１，Ｓｅ１５２）。即ち、第３３図及び第３４図に基づいて説明したようにヒューズプログラム回路４７から出力される信号ＤＥ２がローレベルにされる結果、それら処理が抑止される。
第３９図には第３１図に示されるフラッシュメモリの上位パーシャル品に対する消去動作の手順の一例が示される。上位パーシャル品のヒューズプログラム回路４７の設定状態は前述の通りである。この場合、第３９図の（Ｂ）に示されるように下位メモリブロック２Ｙは不良である。この例では、第３９図の（Ａ）のアドレスマップに示されるように、下位メモリブロック２Ｙに含まれる消去ブロック２０４８と上位メモリブロック３Ｙに含まれる消去ブロック２０４９，２０５０を連続消去の対象とする。
第３９図の（Ｃ）に示され消去動作手順において、それら消去対象ブロックはステップＳｅ２，Ｓｅ３で指定される。ステップＳｅ５で消去処理が開始されると、下位メモリブロック２Ｙに含まれる消去ブロックに対する消去動作と消去ベリファイ動作が抑止される（Ｓｅ１４０，Ｓｅ１４１，Ｓｅ１４２，Ｓｅ１５１，Ｓｅ１５２）。即ち、第３３図及び第３４図に基づいて説明したようにヒューズプログラム回路４７から出力される信号ＤＥ１がローレベルにされる結果、それら処理が抑止される。
第４０図には第３１図に示されるフラッシュメモリの完動品に対する書き込み動作の手順の一例が示される。この書き込み手順は第２８図の手順と基本的に同じである。
第４１図には第３１図に示されるフラッシュメモリの下位パーシャル品に対する書き込み動作の手順の一例が示される。第２９図との相違点はアドレス信号の最上位ビットＡ２０によってメモリブロックが指定される点であり、Ａ２０＝１のとき、上位メモリブロック３Ｙに対する書き込み動作と書き込みベリファイ動作が抑止される（Ｓｗ４１，Ｓｗ５１）。即ち、第１９図及び第２０図に基づいて説明したようにヒューズプログラム回路４７から出力される信号ＳＰＬ，ＤＥ２がローレベルにされ、Ａ２０＝１（ａ２０＝１）の場合には抑止信号３３Ｂはローレベルにされる結果、それらの処理が抑止される。下位メモリブロック２Ｙに対しては書き込み及び書き込みベリファイ動作が行われる（Ｓｗ４２，Ｓｗ５２）。
第４２図には第３１図に示されるフラッシュメモリの上位パーシャル品に対する書き込み動作の手順の一例が示される。第３０図との相違点はアドレス信号の最上位ビットＡ２０によってメモリブロックが指定される点であり、Ａ２０＝０のとき、下位メモリブロック２Ｙに対する書き込み動作と書き込みベリファイ動作が抑止される（Ｓｗ４１，Ｓｗ５１）。即ち、第１９図及び第２０図に基づいて説明したようにヒューズプログラム回路４７から出力される信号ＳＰＬ，ＤＥ１がローレベルにされ、Ａ２＝０（ａ２０＝０）の場合に抑止信号３３Ｂがローレベルにされる結果、それらの処理が抑止される。上位メモリブロック３Ｙに対しては書き込み及び書き込みベリファイ動作が行われる（Ｓｗ４２，Ｓｗ５２）。
上記各実施例によれば以下の作用効果を得ることができる。
第１、２、４の実施例によれば、アドレス情報に基づいて選択されようとするメモリブロックが前記ヒューズプログラム回路３０、１００、４７にて指定されているメモリブロック（パーシャル品における不良メモリブロック）に一致するとき、データの書き換え動作（消去、書き込み）の指示に対しては前記第１の制御手段１１，８１又は消去回路４３、書き込み回路４５及びタイミングコントローラ４６にてその動作を抑止でき、また、情報読出し動作の指示に対してはデータ入出力バッファ７のデータ出力動作を同じく抑止できる。
第１乃至第４の実施例によれば、不良メモリブロックに対するアクセスが検出されたとき、データの書き換え動作の指示に対してはその動作の完了を意味するステータスＭＲ／Ｂを当該動作の完了とは無関係に外部出力可能にでき、データ読出し動作の指示に対しては同じくデータ入出力バッファのデータ出力動作を抑止できる。
パーシャル品としての半導体メモリ自らによる前記抑止機能により、システム上、メモリブロックを指定する特定アドレスを半導体メモリの外部で固定したりする処理を要することなくパーシャル品を利用できるようになる。
したがって、上位パーシャル品１−Ｕと下位パーシャル品１−Ｌを外部端子を共通接続してメモリデバイスを簡単に構成することができる。これにより、当該メモリデバイス４０は、外部端子仕様若しくは利用形態の点において、完動品の半導体メモリと互換を達成することができる。
更に、パーシャル品における不良のメモリブロックに対する外部からの情報書き換え動作が指示されても、当該メモリブロックの情報書き換え動作が抑止され、或いは、前述のようにデータの書き換え動作の完了を意味するステータスを当該動作の完了とは無関係に外部出力可能にするから、外部からのアクセスによってパーシャル品の欠陥部分の動作が指定された場合に当該パーシャル品の欠陥部分を代替する別のパーシャル品との間で内部状態に矛盾を生じないようにすることができる。
製造プロセスなどとの関係で、複数のパーシャル品の夫々の不良部分には偏りが発生することが予想される。メモリブロックを選択するものとみなされるアドレス情報をヒューズプログラム回路３４に設定された値に従って選択的に論理反転する論理手段１０４を採用することにより、不良部分が相違されるパーシャル品が数量的に偏っても、ヒューズプログラム回路３４の情報設定の仕方によって、外部から供給されるアドレス信号に対する見かけ上の動作可能メモリブロックの配置を自由に変更でき、これにより、動作領域が相補的とされるパーシャル品を組み合わせて良品を代替する場合、数量的に多い方の不良形態のパーシャル品が余ってしまう事態を防止することができる。
フラッシュメモリのパーシャル品を利用したメモリカード５０は、上位パーシャル品１−Ｕと下位パーシャル品１−Ｌを、完動品としてのフラッシュメモリに代えて、配線基板上で相互の外部端子を共通接続して実装して構成することができる。パーシャル品としてのフラッシュメモリの不良部分に対する処理は前述のようにヒューズプログラム回路をプログラムすることによってフラッシュメモリの内部で実現できるから、フラッシュメモリの特定アドレス端子の入力レベルを固定する処理を一切要しない。そして、メモリカードに利用するフラッシュメモリがパーシャル品であっても完動品であっても、実装基板の配線、カードコントローラのチップ選択論理を共通化できる。
したがって、パーシャル品を利用したメモリデバイスやメモリカードに対し、完動品を利用したものとの良好な互換性を実現できる。半導体メモリのパーシャル品を完動品に代えてそのままメモリデバイスやメモリカードに適用することができる。
以上本発明者によってなされた発明を実施例に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、メモリブロックは２個に限定されず、４個、８個等にすることも可能である。また、半導体メモリはフラッシュメモリに限定されず、ＥＰＲＯＭ、ＥＥＰＲＯＭ、マスクＲＯＭ等のその他の不揮発性半導体メモリ、ランダムアクセスメモリにも広く適用することができる。
産業上の利用可能性
以上のように、本発明は、フラッシュメモリなどの半導体メモリ、救済不可能な部分的欠陥を有する半導体メモリを組み合わせて良品の半導体メモリと互換性を達成したメモリデバイス、そのようなメモリデバイス等を用いたメモリカードに適用でき、それらは、大小さまざまなコンピュータシステムの記憶回路に適用することができる。
本発明は、救済不能な部分的欠陥を有する半導体メモリを組み合わせて良品の半導体メモリと完全互換性を達成可能にする技術に関し、例えば救済不可能な欠陥を有するフラッシュメモリの欠陥部分を見かけ上無視出来るようにしたフラッシュメモリを複数個組み合わせて、メモリデバイスさらにはメモリカードを構成する技術に適用して有効な技術に関するものである。
背景技術
半導体メモリにおいて、一部のメモリセルが不良である場合、冗長メモリセルで欠陥メモリセルを置き換えて当該半導体メモリを救済することができる。しかしながら、動作不良部分が救済可能な範囲を超えて存在する場合には、その半導体メモリは不良品とされる。動作不良部分がなく、又は動作不良部分が救済可能な範囲に収まっているものを完動品と称する。前記不良品に対しては、欠陥部分を除いて全体の記憶容量を２分の１又は４分の１のように低減した動作可能品として利用することができる。斯る部分的な動作可能品がパーシャル品である。パーシャル品は、相互に一方の動作可能な部分が他方の動作不可能な部分を補うもの同士組み合わせて利用することが出来る。例えば、メモリエリアの上位半分が不良とされた下位パーシャル品と、メモリエリアの下位半分が不良とされた上位パーシャル品とを組み合わせて利用する場合、下位パーシャル品に対してはメモリエリアの上位又は下位を選択するとみなされるアドレスビットのアドレス入力端子を下位側メモリエリアの選択レベルに外部で固定し、上位パーシャル品に対してはメモリエリアの上位又は下位を選択するとみなされるアドレスビットのアドレス入力端子を上位側メモリエリアの選択レベルに外部で固定して利用することができる。
前記上位パーシャル品と下位パーシャル品を１個の良品に代えて利用するために、例えば双方のパーシャル品のデータ入出力端子を外部で共通接続する場合、夫々のパーシャル品に対してチップ選択を別々のチップ選択信号で行わなければならない。このため、メモリカードに適用される半導体メモリにパーシャル品を利用する場合には、良品を利用する場合に比べてチップ選択信号の本数を増やさなければならず、パーシャル品を用いる場合と良品を用いる場合とで、チップ選択のためのデコーダの論理を相違させなければならなくなる。
また、製造プロセスなどとの関係で、複数のパーシャル品の夫々の不良部分に偏りがある場合もある。欠陥部分尾アドレス領域が相補的な複数個のパーシャル品を組み合わせて１個の良品を代替する場合、不良部分の相違されるパーシャル品が数量的に偏ってしまうと、数量的に多い方の不良形態のパーシャル品が余ってしまう。
さらに、フラッシュメモリのような不揮発性半導体メモリでは情報の書き換えは、メモリセルを消去状態にし、その後でデータの書込みが行われる。消去及び書込みの夫々の操作ではベリファイ動作が必要とされる。フラッシュメモリのような半導体メモリはそのような消去、消去ベリファイ、書込み、及び書込みベリファイを内部で制御して、システム上（オンボード状態）でもデータの書換が可能にされている。内部で書換が行われている状態は、例えばレディー／ビジー信号にてマイクロプロセッサ等のアクセス主体に通知される。メモリセルの特性劣化等によって消去動作や書込み動作に異常を生ずると、消去と消去ベリファイ、書込みと書込みベリファイを何回繰り返してもメモリセルに所要の消去状態又は書込み状態を得ることができず、内部の書き換え制御動作は異常終了される。
本発明の目的は、複数個のパーシャル品を良品若しくは完動品に代えてそのままメモリデバイスやメモリカードに適用可能な半導体メモリを提供することにある。
本発明の別の目的は、外部からのアクセスによってパーシャル品の欠陥部分の動作が指定された場合に、当該パーシャル品の欠陥部分を代替する別のパーシャル品との間で内部状態に矛盾を生じないようにすることができる半導体メモリ、そして、斯るメモリを利用したメモリデバイスを提供することにある。
本発明の更に別の目的は、不良部分から分離された可動部分のアドレス配置を内蔵アドレスデコード論理に拘わらずに変更できる半導体メモリ、そして、斯るメモリを利用したメモリデバイスを提供することにある。
本発明のその他の目的は、パーシャル品を利用しても半導体メモリに対するチップ選択のためのアドレスデコード論理を完動品利用の場合と共通化することができるメモリカードを提供することにある。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
発明の開示
本発明の半導体メモリ（１，１Ｃ）は、多数のメモリセルを含んで構成される複数個のメモリブロック（２，３又は２Ｙ，３Ｙ）と、前記メモリブロックへの書き込みデータが外部から供給されると共にメモリブロックからの読み出しデータを外部に出力するデータ入出力バッファ（７）と、前記メモリセルに対するデータの書き換えとデータの読み出しを制御する第１の制御手段とを含む。第１の制御手段は、例えば第１図に示される１１、又は第３１図に示される４３Ｙ、４５及び４６Ｙとされる。この半導体メモリに、前記複数のメモリブロックの中に存在する一部の不良メモリブロックを指定する第１の記憶手段（３０，４７）と、第１の記憶手段が指定する不良メモリブロックのアクセスをアドレス信号に基づいて検出する検出手段（３２，４８Ｙ）とを設ける。このとき、前記制御手段は、前記検出手段が不良メモリブロックに対するアクセスを検出すると、データの書き換え動作の指示に対してはその動作を抑止し、データ読出し動作の指示に対してはデータ入出力バッファのデータ出力動作を抑止する。
また、別の観点に立った本発明の半導体メモリ（１，１Ｂ，１Ｃ）は、電気的に書き換え可能な多数のメモリセルを含んで構成される複数個のメモリブロック（２，３又は２Ｙ，３Ｙ）と、前記メモリブロックへの書き込みデータが外部から供給されると共にメモリブロックからの読み出しデータを外部に出力するデータ入出力バッファ（７）と、前記メモリセルに対するデータの書き換えとデータの読み出しを制御する第１の制御手段とを含む。第１の制御手段は、例えば第１図に示される１１、第１５図に示される４３、４４、４５及び４６、又は第３１図に示される４３Ｙ、４５及び４６とされる。この半導体メモリに、前記複数のメモリブロックの中に存在する一部の不良メモリブロックを指定する第１の記憶手段（３０，４７）と、第１の記憶手段が指定する不良メモリブロックのアクセスをアドレス信号に基づいて検出する検出手段（３２，４８，４８Ｙ）とを設け、前記制御手段には、前記検出手段が不良メモリブロックに対するアクセスを検出すると、データの書き換え動作の指示に対してはその動作の完了を意味するステータス（ＭＲ／Ｂ）を当該動作の完了とは無関係に外部出力可能に形成させ、データ読出し動作の指示に対してはデータ入出力バッファのデータ出力動作を抑止させる。
更に別の観点に立った半導体メモリ（１Ａ）は、多数のメモリセルを含んで構成される複数個のメモリブロック（７２，７３）と、前記メモリブロックへの書き込みデータが外部から供給されると共にメモリブロックからの読み出しデータを外部に出力するデータ入出力バッファ（７７Ｌ，７７Ｕ）と、前記メモリセルに対するデータの書き換えとデータの読み出しを制御する第１の制御手段（８１）とを含み、前記複数のメモリブロックの中に存在する一部の不良メモリブロックを指定する第１の記憶手段（１００）を有する。このとき、前記制御手段は、前記第１の記憶手段が指定する不良メモリブロックに対し、データの書き換え動作の指示に対してはその動作を抑止し、データ読出し動作の指示に対してはデータ入出力バッファのデータ出力動作を抑止する。
不良メモリブロックを指定するアドレス情報として、例えばアドレス信号の最下位ビット（Ａ０）、又はアドレス信号の最上位ビット（Ａ２０）とすることができる。
不良メモリブロックのアドレス配置を半導体メモリ上で可能にするには、前記第１の記憶手段が指定する不良メモリブロックのアクセスを検出するために前記検出手段にアドレス情報を供給する経路に、入力を選択的に反転して出力可能とする論理手段（１０４）を設けると共に、この論理手段による入力の反転動作の可否を決定する制御情報を保有する第２の記憶手段（３４）を設けることができる。
パーシャル品としての前記半導体メモリを複数個利用して完動品の半導体メモリと同一記憶容量を持つ互換品は、前記半導体メモリ（１−Ｌ，１−Ｕ）を複数個含み、それら半導体メモリは相互に一方が他方の不良メモリブロックを代替する関係を有すし、夫々の半導体メモリにおいて相互に同一機能を有する外部端子が共通接続されて成るメモリデバイス（４０）によって実現することができる。
前記メモリデバイスを利用したメモリカード（５０）は、それらメモリデバイスをカード基板に複数個実装して成り、夫々のメモリデバイスは前記外部端子として外部データ入出力端子、チップ選択端子、アドレス入力端子を供え、前記外部データ入出力端子がカード基板のデータ配線に共通接続されたメモリデバイスに対して、当該メモリデバイス毎にチップ選択端子がカード基板の相互に異なるチップ選択信号配線に結合されると共に、夫々のメモリデバイスの外部アドレス入力端子がカード基板のアドレス信号配線に共通接続されて構成される。
そのメモリカードは、一方が前記カード基板の外部とインタフェースされ他方が前記データ配線、チップ選択信号配線及びアドレス信号配線に結合されたカードコントローラ（５２）を備え、該カードコントローラは、外部から与えられるアドレス情報の一部をデコードして前記チップ選択信号を生成するデコード手段（５４）を含んで構成できる。
上記した手段によれば、外部から与えられるアドレス情報に基づいて選択されようとするメモリブロックが前記第１の記憶手段にて指定されているメモリブロック（パーシャル品における不良メモリブロック）に一致するとき、データの書き換え動作の指示に対しては前記第１の制御手段にてその動作が抑止され、また、情報読出し動作の指示に対してはデータ入出力バッファのデータ出力動作が第１の制御手段にて抑止される。別の観点に立った手段によれば、不良メモリブロックに対するアクセスが検出されたとき、データの書き換え動作の指示に対してはその動作の完了を意味するステータスが当該動作の完了とは無関係に第１の制御手段にて外部出力可能にされ、データ読出し動作の指示に対しては同じくデータ入出力バッファのデータ出力動作が第１の制御手段にて抑止される。
パーシャル品としての半導体メモリ自らによる前記抑止機能は、システム上、メモリブロックを指定する特定アドレスを半導体メモリの外部で固定したりする処理を要とすることなくパーシャル品利用を可能にする。例えば、前記１個の半導体メモリが２個のメモリブロックを備えるとき、上位パーシャル品としての半導体メモリ（１−Ｕ）と下位パーシャル品としての半導体メモリ（１−Ｌ）を外部端子を共通接続して用いるメモリデバイス（４０）とする事により、当該メモリデバイス（４０）は、外部端子仕様若しくは利用形態の点において、完動品の半導体メモリと互換を達成する。
フラッシュメモリなどのように外部から供給されたコマンドに応答する処理を自立的に行う半導体メモリにおいて、パーシャル品における不良のメモリブロックに対する外部からの情報書き換え動作が指示されても、当該メモリブロックの情報書き換え動作が抑止され、或いは、前述のようにデータの書き換え動作の完了を意味するステータスを当該動作の完了とは無関係に外部出力可能にするから、外部からのアクセスによってパーシャル品の欠陥部分の動作が指定された場合に当該パーシャル品の欠陥部分を代替する別のパーシャル品との間で内部状態に矛盾を生じないようにすることができる。
製造プロセスなどとの関係で、複数のパーシャル品の夫々の不良部分には偏りが発生することが予想される。メモリブロックを選択するものとみなされるアドレス情報を第２の記憶手段に設定された値に従って選択的に論理反転する前記論理手段を採用することにより、不良部分が相違されるパーシャル品が数量的に偏っても、第２記憶手段の情報設定の仕方によって、外部から供給されるアドレス信号に対する見かけ上の動作可能メモリブロックの配置を自由に変更でき、これにより、動作領域が相補的とされるパーシャル品を組み合わせて良品を代替する場合、数量的に多い方の不良形態のパーシャル品が余ってしまう事態が防止される。
例えば半導体メモリとしてフラッシュメモリを例に採り、１個の半導体メモリが２個のメモリブロックを備えるとき、当該半導体メモリのパーシャル品を利用したメモリカードは、上位パーシャル品としての半導体メモリと下位パーシャル品としての半導体メモリを、完動品としての半導体メモリに代えて、配線基板上で相互の外部端子を共通接続して実装すればよい。パーシャル品としての半導体メモリの不良部分に対する処理は半導体メモリの内部で実現されるから、半導体メモリの特定アドレス端子の固定等の処理を一切要しない。メモリカードに利用する半導体メモリがパーシャル品であっても完動品であっても、実装基板の配線、カードコントローラの論理特に半導体メモリのチップ選択用デコーダの論理を共通化できる。
このように、本願発明によれば、パーシャル品を利用したメモリデバイスやメモリカードに対し、完動品を利用したものとの良好な互換性を実現できる。半導体メモリのパーシャル品を完動品に代えてそのままメモリデバイスやメモリカードに適用することができる。
【図面の簡単な説明】
第１図は本発明の第１の実施例に係るフラッシュメモリのブロック図である。
第２図は第１図のアドレス入力バッファの一例論理回路図である。
第３図は第１図で説明したフラッシュメモリのパーシャル品を用いたメモリデバイスの一実施例説明図である。
第４図は第３図のメモリデバイスを構成するパーシャル品のレディー／ビジー信号とレディー／ビジーステータスの生成論理を示す説明図である。
第５図は第１図のフラッシュメモリのパーシャル品を用いたメモリカードの一実施例ブロック図である。
第６図は第１図のフラッシュメモリの完動品を４個用いたメモリカードのブロック図である。
第７図はメモリカードの動作説明図である。
第８図は第１図におけるメモリブロックに対するアクセスを選択的に抑止するための回路構成を備えていないフラッシュメモリのパーシャル品を用いて構成したメモリカードのブロック図である。
第９図は第５図のメモリカードにおけるレディー／ビジー信号の処理系を示す説明図である。
第１０図は本発明の第２の実施例に係るフラッシュメモリのブロック図である。
第１１図はフラッシュメモリに用いられるメモリセルの説明図である。
第１２図はメフラッシュメモリにおけるモリセルアレイの基本的な構成を示す一例回路図である。
第１３図はメモリセルに対する消去動作並びに書込み動作のための電圧条件の一例を示す説明図である。
第１４図は第１図で説明した前記書込み消去制御回路、メモリブロック及び入出力回路の一例回路図である。。
第１５図は本発明の第３の実施例に係るフラッシュメモリのブロック図である。
第１６図ヒューズプログラム回路の設定状態に応じてデータ入出力バッファ７の出力動作を抑止する回路の一例説明図である。
第１７図はヒューズプログラム回路の設定状態に応じて消去制御回路の動作を抑止する回路の一例説明図である。
第１８図ヒューズプログラム回路の設定状態に応じて消去ベリファイ制御回路の動作を抑止する回路の一例説明図である。
第１９図はヒューズプログラム回路の設定状態に応じて書き込み制御回路の動作を抑止する回路の一例説明図である。
第２０図はヒューズプログラム回路の設定状態に応じて書き込みベリファイ制御回路の動作を選択的に抑止する回路の一例説明図である。
第２１図は抑止条件判定回路の一例説明図である。
第２２図は消去ベリファイ判定回路の一例説明図である。
第２３図は書き込みベリファイ判定回路の一例説明図である。
第２４図はフラッシュメモリの製造工程を概略的に示すフローチャートである。
第２５図は第１５図に示されるフラッシュメモリの完動品に対する消去動作の手順の一例を示すフローチャートである。
第２６図は第１５図に示されるフラッシュメモリの下位パーシャル品に対する消去動作の手順の一例を示すフローチャートである。
第２７図は第１５図に示されるフラッシュメモリの上位パーシャル品に対する消去動作の手順の一例を示すフローチャートである。
第２８図は第１５図に示されるフラッシュメモリの完動品に対する書き込み動作の手順の一例を示すフローチャートである。
第２９図は第１５図に示されるフラッシュメモリの下位パーシャル品に対する書き込み動作の手順の一例を示すフローチャートである。
第３０図は第１５図に示されるフラッシュメモリの上位パーシャル品に対する書き込み動作の手順の一例を示すフローチャートである。
第３１図は本発明の第４の実施例に係るフラッシュメモリのブロック図である。
第３２図はヒューズプログラム回路の設定状態に応じてデータ入出力バッファの出力動作を抑止する別の回路の説明図である。
第３３図はヒューズプログラム回路の設定状態に応じて消去制御回路の動作を抑止する別の回路の説明図である。
第３４図はヒューズプログラム回路の設定状態に応じて消去ベリファイ制御回路の動作を抑止する別の回路の説明図である。
第３５図はヒューズプログラム回路の設定状態に応じて書き込み制御回路の動作を抑止する別の回路の説明図である。
第３６図はヒューズプログラム回路の設定状態に応じて書き込みベリファイ制御回路の動作を選択的に抑止する別の回路の説明図である。
第３７図は第３１図に示されるフラッシュメモリの完動品に対する消去動作の手順の一例を示すフローチャートである。
第３８図は第３１図に示されるフラッシュメモリの下位パーシャル品に対する消去動作の手順の一例を示すフローチャートである。
第３９図は第３１図に示されるフラッシュメモリの上位パーシャル品に対する消去動作の手順の一例を示すフローチャートである。
第４０図は第３１図に示されるフラッシュメモリの完動品に対する書き込み動作の手順の一例を示すフローチャートである。
第４１図は第３１図に示されるフラッシュメモリの下位パーシャル品に対する書き込み動作の手順の一例を示すフローチャートである。
第４２図は第３１図に示されるフラッシュメモリの上位パーシャル品に対する書き込み動作の手順の一例を示すフローチャートである。
発明を実施するための最良の形態
第１図は本発明の一実施例に係るフラッシュメモリ１のブロック図である。同図に示されるフラッシュメモリは、半導体集積回路製造技術によって単結晶シリコンのような１個の半導体基板に形成される。本実施例のフラッシュメモリ１は、電気的に書き換え可能な不揮発性のメモリセルがマトリクス配置された２個のメモリブロック２，３を備える。
夫々のメモリブロック２，３に対するデータ書込み単位とデータ読み出し単位は、本実施例に従えば、８ビット（１バイト）とされる。夫々のメモリブロック２，３に対するデータの入出力は入出力回路４，５によってバイト単位で行われる。入出力回路４，５はセレクタ６を介して何れか一方がデータ入出力バッファ７に接続される。データ入出力バッファ７は８ビットの外部データ入出力端子８に結合され、外部との間でデータの入出力が行われる。メモリセルを選択するためのアドレス信号Ａ０〜Ａ２０は外部アドレス入力端子９からアドレス入力バッファ１０を介して各メモリブロックに２，３に供給される。このアドレス入力バッファ１０はアドレスラッチ回路としての機能を有し、例えば書き込みアドレスをそのまま保持し、これを書き込みベリファイアドレスとして利用できるようになっている。ここで、アドレス信号Ａ１〜Ａ２０はワードアドレス、即ち、ワードサイズのデータを指定するためのアドレス信号とみなされる。Ａ０は、ワードサイズのデータの内のどのバイトサイズのデータを指定するかを示すアドレス信号とみなされる。特に制限されないが、フラッシュメモリにおいてアドレス信号Ａ０はメモリブロック２又は３の何れを選択するかを指定するアドレス信号とみなされる。本実施例に従えば、メモリブロック２，３は夫々１Ｍバイトの記憶容量を備える。
第１図において１１は外部からの指示に従って前記メモリブロック２，３のメモリセルに対する情報の書き換えと情報の読み出しを制御すると共に、書き換え動作の指示に応答する書き換え動作の完了を示すレディー／ビジー信号ＭＲ／Ｂを外部に出力する第１の制御手段である。第１の制御手段１１は、特に制限されないが、メモリブロック２に専用化された書込み消去制御回路１２、メモリブロック３に専用化された書込み消去制御回路１３、及びフラッシュメモリ全体の制御を行うタイミングコントローラ１４から成る。前記書き込み消去制御回路１２，１３は夫々消去ベリファイと書き込みベリファイのための制御回路と判定回路を備えている。タイミングコントローラ１４は代表的に示されたアウトプットイネーブル信号ＭＯＥ、ライトイネーブル信号ＭＷＥ、チップイネーブル信号ＭＣＥなどを外部アクセス制御信号として受ける。タイミングコントローラ１４はコマンドレジスタ１５を有し、外部からデータ入出力バッファ７を介して供給されるコマンドがセットされ、それを解読することによって消去、消去ベリファイ、書込み、書込みベリファイなどの動作モードが設定される。特に制限されないが、前記制御信号ＭＷＥはコマンドレジスタへのコマンド書込みを指示する。制御信号ＭＯＥは読み出し動作を指示する。制御信号ＭＣＥはチップ選択を指示する。
消去動作は例えば５１２バイト単位のようなブロック単位で可能とされる。消去対象ブロックの指定は、特に制限されないが、１１ビットのアドレス信号Ａ１０〜Ａ２０と１ビットのアドレス信号Ａ０にて行われる。即ち、コマンドレジスタ１５への消去コマンドの書込みに際してアドレス信号Ａ０，Ａ１０〜Ａ２０が消去ブロック指定レジスタ１６に取り込まれる。タイミングコントローラ１４は、消去ブロック指定レジスタ１６に取り込まれたアドレス信号Ａ０によって指定される一方のメモリブロックに対して、Ａ１０〜Ａ２０で指定される５１２バイトのブロックを一括消去するための内部制御信号を生成する。
本実施例において最下位のアドレス信号Ａ０はその論理値に従ってメモリブロック２又はメモリブロック３を選択するための信号とみなされる。ａ０，ａ０＊（記号＊は反転を意味する）、ａ１，ａ１＊〜ａ２０，ａ２０＊は、Ａ０〜Ａ２０に対応される内部相補アドレス信号である。タイミングコントローラ１４は前記内部相補アドレス信号ａ０，ａ０＊を参照して、メモリブロック２又は３の何れに対して、読み出し動作や書き換え動作を行うかを制御し、また、選択回路６を入出力回路４又は５の何れに接続するかを制御する。２０は書込み消去制御回路１２とタイミングコントローラ１４との間でやりとりされる制御信号などの情報を総称し、２１は書込み消去制御回路１３とタイミングコントローラ１４との間でやりとりされる制御信号などの情報を総称し、２２は入出力回路４に対する制御信号、２３は入出力回路５に対する制御信号、２４は選択回路６に対する制御信号を意味する。
本実施例のフラッシュメモリ１は、メモリブロック２又は３の何れか一方に救済不可能な欠陥がある場合、パーシャル品として利用される。メモリブロック２，３の双方に救済不可能な欠陥が無いフラッシュメモリを完動品と言う。本実施例では、２個のパーシャル品を１個の完動品と完全互換とするために、前記メモリブロック２，３の中から不良のメモリブロックを指定するための情報が設定されるヒューズプログラム回路３０、パーシャル品であることを示す情報が設定されるヒューズプログラム回路３１、及び抑止コントローラ３２を備える。抑止コントローラ３２は、前記相補内部アドレス信号ａ０（ａ０＊）、ヒューズプログラム回路３０，３１の出力を受ける。
この抑止コントローラ３２は、ヒューズプログラム回路３１の出力がパーシャル品であることを示していることを条件に、前記相補内部アドレス信号ａ０（ａ０＊）が選択しているとみなされるメモリブロックが前記ヒューズプログラム回路３０にて指定されているメモリブロックに一致するとき、抑止制御信号３３を活性化レベルに制御する。すなわち、抑止コントローラ３２は、ヒューズプログラム回路３０で指示される不良メモリブロックのアクセスをアドレス信号に基づいて検出する検出手段の一例とされる。
前記抑止制御信号３３を受けるタイミングコントローラ１４は、当該信号が活性化されていると、メモリセルの情報書き換え動作の指示に応答する当該メモリブロックの情報書き換え動作を抑止し、また、メモリセルなどに対する情報読出し動作の指示に応答する前記データ入出力バッファ７のデータ出力動作を抑止する。タイミングコントローラ１４は前記メモリブロックの情報書き換え動作を抑止するときは、レディー／ビジー信号ＭＲ／Ｂをレディー状態として外部に出力する。レディー状態のレディー／ビジー信号ＭＲ／Ｂは、書き換え動作の完了を意味するステータスとされる。尚、タイミングコントローラ１４は、活性化レベルの抑止制御信号３３に基づく論理動作が確定されるまでの極めて短い期間において一瞬前記レディー／ビジー信号ＭＲ／Ｂがビジー状態にされることがあっても、最終的にはレディー状態にされる。
第２図には前記アドレス入力バッファ１０の一例が示される。アドレス信号Ａ１〜Ａ２０の各ビットは、４段のインバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＮＶ４を介して非反転の内部相補アドレス信号ａ１〜ａ２０に変換され、３段のインバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３を介して反転の内部相補アドレス信号ａ１＊〜ａ２０＊に変換される。このとき、アドレス信号Ａ０を受ける２段目は、インバータＩＮＶ２に代えて２入力型の排他的ノアゲート１０４が介在され、当該排他的ノアゲート１０４の他方の入力端子にはヒューズプログラム回路３４の出力が供給され、当該ヒューズプログラム回路３４の出力論理値に応じ、アドレス信号Ａ０の論理値に対して内部相補アドレス信号ａ０，ａ０＊の論理値を選択的に反転できるようになっている。即ち、ヒューズプログラム回路３４の設定値が”１”のとき内部相補アドレス信号ａ０の論理値はアドレス信号Ａ０の論理値に一致され、ヒューズプログラム回路３４の設定値が”０”のとき内部相補アドレス信号ａ０の論理値はアドレス信号Ａ０の論理値と逆にされる。
第１図に示される前記タイミングコントローラ１４は、内部相補アドレス信号ａ０の論理値が”０”のときメモリブロック２の動作を選択し、且つ選択回路６にて入出力回路４をデータ入出力バッファ７に接続制御する。内部相補アドレス信号ａ０の論理値が”１”のときはメモリブロック３の動作が選択され、且つ選択回路６にて入出力回路５がデータ入出力バッファ７に接続制御される。例えばメモリブロック２に救済不可能な欠陥がある場合、ヒューズプログラム回路３０には論理値”０”が設定される。この状態で、内部相補アドレス信号ａ０の論理値が”０”にされると、抑止制御信号３３が活性化レベルにされ、そのときメモリセルの情報書き換え動作が指示されていれば、当該指示に応答するメモリブロック２の情報書き換え動作が抑止され、また、メモリセルに対する情報読出し動作が指示されていれば当該指示に応答する前記データ入出力バッファ７のデータ出力動作が抑止される。このとき、ヒューズプログラム回路３４の設定値が”１”にされていれば、アドレス信号Ａ０の論理値が”０”とされるアクセスに対してメモリブロック２の前記抑止動作が行われる。逆に、ヒューズプログラム回路３４の設定値が”０”にされていれば、アドレス信号Ａ０の論理値が”１”とされるアクセスに対して前記メモリブロック２の抑止動作が行われる。
上記実施例から明らかなように、外部から与えられるアドレス信号Ａ０〜Ａ２０に基づいて選択されようとするメモリブロックが、ヒューズプログラム回路３０にて指定されているメモリブロック（パーシャル品における不良メモリブロック）に一致するとき、メモリセルの情報書き換え動作が指示されている場合にはその指示に応答する当該メモリブロックの情報書き換え動作が抑止コントローラ３２にて抑止される。また、メモリセルなどに対する情報読出し動作が指示されているときはその指示に応答する前記データ入出力バッファ７のデータ出力動作が抑止コントローラ３２にて抑止される。このように、パーシャル品としてのフラッシュメモリ１自らによる前記抑止機能により、当該フラッシュメモリ１を実装したシステム上において、このフラッシュメモリ１の特定のアドレス信号Ａ０の入力端子を不良メモリブロックのアドレス配置に応じて一定のレベルに固定する処理を外部で必要とせず、そのままフラッシュメモリチップのパーシャル品を利用することができる。
第３図には第１図で説明したフラッシュメモリのパーシャル品を用いたメモリデバイスの一実施例が示される。第３図の（Ａ）に示されるメモリデバイス４０は、第１図で説明したパーシャル品としてのフラッシュメモリ１を２個利用し、夫々の外部端子は相互に対応するもの同士が共通接続されてパッケージ４１の対応するリード端子Ｐに結合されて成る。一方のフラッシュメモリは１−Ｌとして図示され、他方のフラッシュメモリは１−Ｕとして図示されている。例えばフラッシュメモリ１−Ｌはアドレス信号Ａ０が論理値”０”のとき一方の正常なメモリブロックがアクセスされ、論理値”１”のときは他方の不良メモリブロックに関する前記アクセスが抑止されるようにヒューズプログラムされたフラッシュメモリであり、単に下位パーシャル品とも称する。これに対してフラッシュメモリ１−Ｕはアドレス信号Ａ０が論理値”１”のとき一方の正常なメモリブロックがアクセスされ、論理値”０”のときは他方の不良メモリブロックに関する前記アクセスが抑止されるようにヒューズプログラムされたフラッシュメモリであり、単に上位パーシャル品とも称する。前記ヒューズプログラム回路３４の説明から明らかなように、下位パーシャル品１−Ｌと上位パーシャル品１−Ｕにおける正常なメモリブロックは物理的に異なるメモリブロックであることを要せず、アドレス信号Ａ０に対する正常メモリブロックのアドレス配置はヒューズプログラム回路３４の設定値によって決定されている。したがって、製造プロセスなどとの関係で、複数のパーシャル品の夫々の不良部分に偏りが発生しても、その偏り具合に応じて個々のパーシャル品のヒューズプロセス回路３４の設定値を決定すれば、外部から供給されるアドレス信号Ａ０に対する動作可能なメモリブロックの配置を見かけ上、自由に変更でき、これにより、動作領域が相補的とされるパーシャル品を組み合わせて良品を代替するようなメモリデバイス４０を形成する場合でも、数量的に多い方の不良形態のパーシャル品が余ってしまう事態を防止することができる。
第３図の実施例においてパーシャル品相互間で共通接続される外部端子として代表的に、ＯＥ（ＭＯＥの入力端子）、ＷＥ（ＭＷＥの入力端子）、ＣＥ（ＭＣＥの入力端子）、Ｒ／Ｂ（ＭＲ／Ｂの出力端子）、ＤＡＴ（データ入出力端子８）、及びＡ０〜Ａ２０のアドレス入力端子が示されている。電源端子については図示を省略してあるがパーシャル品相互間で対応する電源端子同士は共通接続されている。ここでフラッシュメモリのレディー／ビジー信号ＭＲ／Ｂはオープンドレイン回路によって構成され、夫々の出力端子はワイヤードオア結合される。
第３図に示される上位パーシャル品１−Ｕと下位パーシャル品１−Ｌを利用したメモリデバイスは、第１図の説明から明らかなように、それに供給されるアドレス信号Ａ０の論理値に従って上位パーシャル品１−Ｕと下位パーシャル品１−Ｌが相補的に動作される。したがって、第３図の（Ｂ）に示されるように、下位パーシャル品１−Ｌには実質的に０番地、２番地、４番地…のアドレスがマッピングされ、上位パーシャル品１−Ｕには実質的に１番地、３番地、５番地…のアドレスがマッピングされることになる。メモリデバイスの全体的な記憶容量、パッケージの外部端子構成は、双方のメモリブロックに救済不可能な欠陥が無い完動品としてのフラッシュメモリ１−Ｐと同一であり、アドレス信号Ａ０に対する取り扱いも完動品１−Ｐと同一にできるから、それらの点において第３図のメモリデバイスは完動品１−Ｐと完全互換を達成している。
第４図にはメモリデバイス４０を構成するパーシャル品１−Ｌ，１−Ｕのレディー／ビジー信号とレディー／ビジーステータスの生成論理の一例が示される。各パーシャル品１−Ｌ，１−Ｕのレディー／ビジー端子Ｒ／Ｂは各フラッシュメモリチップの内部においてオープンドレイン回路に結合される。即ち、ビジーステータスジェネレータ１４０の出力によってスイッチ制御されるＮチャンネル型ＭＯＳトランジスタ３６が設けられ、当該トランジスタ３６のソースは接地端子ＧＮＤに、ドレインは抵抗３５を介して電源端子Ｖｃｃに結合される。
ビジーステータスジェネレータ１４０は、第１図のタイミングコントローラ１４に含まれ、例えば消去モードや書込みモードが指定されているときは指定された動作が完了されるまでＭＯＳトランジスタ３６をオン状態に制御する。このビジーステータスジェネレータ１４０は、前記抑止信号３３にて書き換え動作が抑止された場合には、消去，書き込み動作の抑止に連動して、出力をローレベルにする。すなわち、ビジーステータスジェネレータ１４０は、不良メモリブロックに対するアクセスが検出されたとき、データの書き換え動作の指示に対してその動作の完了を意味するステータスを当該動作の完了とは無関係に外部出力可能にする手段の一例とされる。
前記ＭＯＳトランジスタ３６のゲート制御信号はステータスレジスタ１４１に供給され、レディー／ビジーフラッグＲＢＦを形成する。レディー／ビジーフラッグＲＢＦは論理値”１”がビジー状態を示し、論理値”０”がレディー状態を示す。ステータスレジスタ１４１の値はデータ入出力バッファ７を介して外部に読み出し可能にされる。第４図にはレディー／ビジーフラッグＲＢＦの読み出し経路だけが代表的に示されている。レディー／ビジーフラッグＲＢＦの読み出し経路には２入力型のオアゲート１４３が介在され、その一方の入力にはレディー／ビジーフラッグＲＢＦが供給され、他方の入力にはインバータ１４２を介してＭＯＳトランジスタ３６のドレインが結合される。上位パーシャル品１−Ｕのレディー／ビジー端子Ｒ／Ｂと下位パーシャル品１−Ｌのレディー／ビジー端子Ｒ／Ｂはワイヤードオア結合されてパッケージの外部レディー／ビジー端子ＰＲ／Ｂに結合される。
データの消去や書込みの最中においてビジーステータスジェネレータ１４０はＭＯＳトランジスタ３６をオン状態に制御する。これによってレディー／ビジーフラッグＲＢＦは論理値”１”とされる。フラッシュメモリ１−Ｌ，１−Ｕのレディー／ビジー状態はレディー／ビジー端子Ｒ／Ｂを外部で参照して認識できる。その他に、データ入出力バッファ７が使用されていない状態では、ステータスレジスタ１４の値を外部から読み出してレディー／ビジー状態を外部で認識できる。ここで、メモリデバイス４０はＡ０の値に従って上位パーシャル品１−Ｕと下位パーシャル品１−Ｌのメモリブロックに対する動作が選択的に抑止される。ステータスレジスタ１４１の外部読み出しは、制御信号ＭＯＥを活性化することによって可能とされるが、このとき、Ａ０の値如何により、読み出し対象とされるステータスレジスタ１４１はパーシャル品１−Ｌ又は１−Ｕの何れに対しても可能にされる。Ａ０によって動作が抑止されているパーシャル品と抑止されていないパーシャル品の内部状態を比較すると、抑止されていない方のパーシャル品がビジー状態の時、抑止されているパーシャル品はレディー状態にされる。このとき端子ＰＲ／Ｂは、双方のパーシャル品の端子Ｒ／Ｂがワイヤードオア結合されているからビジー状態を示す。しかしながら、レディー／ビジーフラッグＲＢＦはパーシャル品の実際の内部状態を表している。すなわち、動作が抑止されたパーシャル品のフラグＲＢＦはレディー状態にされ、動作されるパーシャル品のフラグＲＢＦはビジー状態にされる。このとき、レディー／ビジーフラッグＲＢＦの出力経路には前記オアゲート１４３が介在されているから、レディー／ビジーフラッグＲＢＦがレディー状態（論理値”０”）であっても、他方のパーシャル品がビジー状態を示していれば、オアゲート１４３の出力はビジー状態（論理値”１”）に強制される。したがって、メモリデバイス４０の端子ＰＲ／Ｂがビジー状態（論理値”０”）を示しているとき、動作が抑止されているパーシャル品のレディー／ビジーフラッグＲＢＦが外部に読出されてもビジー状態（論理値”１”）を得ることができる。仮にレディー／ビジーフラッグＲＢＦの出力経路にオアゲート１４３が配置されていなければ、動作が抑止されているパーシャル品のレディー／ビジーフラッグＲＢＦを外部に読出すとレディー状態を示し、動作が抑止されていないパーシャル品のレディー／ビジーフラッグＲＢＦを外部に読出すとビジー状態を示し、相互に不一致になってしまう。したがって、第４図の構成を採用することにより、外部に読出されたレディー／ビジーフラグＦＲ／Ｂの状態も完動品の場合と同じになり、この点においても完動品と完全互換とされる。
第５図にはメモリカードの一実施例が示される。本実施例のメモリカード５０は前記下位パーシャル品１−Ｌと前記上位パーシャル品１−Ｕを夫々４個備える。特に制限されないが、各パーシャル品１−Ｌ，１−Ｕの有効な記憶容量は夫々１Ｍバイトとされる。第６図には夫々の記憶容量が２Ｍバイトの前記完動品１−Ｐを４個用いたメモリカード５１が示される。尚、メモリカードの説明において前記下位パーシャル品１−Ｌ、上位パーシャル品１−Ｕ、及び完動品１−Ｐの夫々は８ビットのデータ入出力端子を備えている。
第５図において５２はカードコントローラ、５３は電源回路である。カードコントローラ５２は、アドレス信号ＳＡ０〜ＳＡ２４、各種制御信号ＳＣＯＮＴを入力し、ビジー信号ＳＢＳＹを出力し、データＳＤ０〜ＳＤ１５を入出力する。電源回路５３は５Ｖのような電源電圧Ｖｃｃと１２Ｖのような書き換え用高電圧Ｖｐｐの入力端子を有し、外部からＶｐｐの供給が無い場合にはＶｃｃを昇圧して書き込み用高電圧を形成するＤＣ−ＤＣコンバータのような回路を有する。外部からＶｐｐが供給される場合には電圧昇圧機能は用いられない。
本実施例のメモリカード５０は、下位パーシャル品１−Ｌと上位パーシャル品１−Ｕを対にした４対のメモリペアＭ１〜Ｍ４を有する。各メモリペアは第３図のメモリデバイス４０と実質的に同じであるが、各メモリペアはパッケージングされていなくてもよい。メモリカード５０は外部とワード単位でデータの入出力を行う。メモリペアＭ２，Ｍ４は下位データバスＭＤ０〜ＭＤ７を介して下位バイトデータＳＤ０〜ＳＤ７に対応される。メモリペアＭ１，Ｍ３は上位データバスＭＤ８〜ＭＤ１５を介して上位バイトデータＳＤ８〜ＳＤ１５に対応される。アドレスバスＭＡ０〜ＭＡ２０は各メモリペアＭ１〜Ｍ４の各パーシャルメモリのアドレス入力端子（Ａ０〜Ａ２０）に共通接続される。アウトプットイネーブル信号ＭＯＥ、ライトイネーブル信号ＭＷＥは各メモリペアＭ１〜Ｍ４の各パーシャルメモリの対応端子ＯＥ，ＷＥに共通に供給される。メモリペアＭ１，Ｍ２の各パーシャルメモリにはチップイネーブル信号ＭＣＥ０が共通に供給され、メモリペアＭ３，Ｍ４の各パーシャルメモリにはチップイネーブル信号ＭＣＥ１が共通に供給される。パーシャルメモリのレディー／ビジー端子Ｒ／Ｂは、メモリペア毎に共通接続されてカードコントローラ５２に接続される。尚、前記データ、アドレス、及び各種制御信号のための信号配線は図示しないカード基板に形成された配線が用いられる。
前記カードコントローラ５２は、それが接続される図示しないカードインタフェースを介してホストプロセッサなどから与えられる指示に従って、メモリペアＭ１〜Ｍ４のアクセス制御を行う。例えばホストプロセッサからの指示はコマンドとされ、図示しないコマンドレジスタにフェッチされる。指示の内容は、メモリペアに対するリード、消去、書込み等とされる。アクセス対象はアドレス信号によって与えられる。特に制限されないが、前記アドレス信号ＳＡ０〜ＳＡ２４の内、ＳＡ０〜ＳＡ２０はＡ０〜Ａ２０とされる。ＳＡ２１はデコーダ５４に供給され、その論理値に従ってチップイネーブル信号ＭＣＥ０，ＭＣＥ１が生成される。
第５図のメモリカード５０は、第６図に示される完動品１−Ｐを用いたメモリカード５１に対し、上位パーシャル品１−Ｕと下位パーシャル品１−Ｌを用いる点が相違されるだけである。各メモリペアＭ１〜Ｍ４は第３図の説明から明らかなように完動品１−Ｐと完全互換とされるからである。
第７図にはメモリカード５０の動作説明図が示される。同図は代表的にメモリペアＭ１，Ｍ２の動作を示すものである。例えば下位パーシャル品１−Ｌはアドレス信号Ａ０が論理値”１”のとき抑止制御信号３３が活性化され、それに含まれるメモリブロック３に対する書換動作と読み出しデータの外部出力が抑止される。また、上位パーシャル品１−Ｕはアドレス信号Ａ０が論理値”０”のとき抑止制御信号３３が活性化され、それに含まれるメモリブロック２に対する書換え動作と読み出しデータの外部出力が抑止されるものとする。チップイネーブル信号ＭＣＥ０が選択レベルにされると、メモリペアＭ１，Ｍ２の各パーシャル品１−Ｕ，１−Ｌが動作可能な状態にされる。このときワードアドレスＡ１〜Ａ２０が各パーシャル品の０番地を指すとき、バイト指定アドレスとしてのＡ０が論理値”０”とされるときは、上位パーシャル品１−Ｕにおいてはそれに含まれるメモリブロック２の書換え動作と読み出しデータの外部出力が抑止され、実質的なアクセス動作は下位パーシャル品１−Ｌだけで行われる。これによって各メモリペアＭ１，Ｍ２では下位パーシャル品１−Ｌの０番地がアクセスされる。ワードアドレスＡ１〜Ａ２０が各パーシャル品の０番地を指すとき、バイト指定アドレスとしてのＡ０が論理値”１”とされるときは、下位パーシャル品１−Ｌにおいてはそれに含まれるメモリブロック３の書換え動作と読み出しデータの外部出力が抑止され、実質的なアクセス動作は上位パーシャル品１−Ｕだけで行われる。これによって各メモリペアＭ１，Ｍ２では上位パーシャル品１−Ｕの１番地がアクセスされる。
このように並列的にチップ選択された上位パーシャル品１−Ｕと下位パーシャル品１−Ｌは、Ａ０の論理値の変化に従って交互に実質的なアクセス動作が行われる。したがって、完動品のみから成るメモリカード５１とパーシャル品１−Ｌ，１−Ｕを用いたメモリカード５０は同一のカードコントローラ５２を用いても見かけ上（外部仕様上）は相互に同一の動作を行うことができる。即ち、双方のメモリカード５０，５１に対する外部からの制御は全く同一とすることができる。
メモリブロック２，３に対するアクセスを選択的に抑止するための前記ヒューズプログラム回路３０，３１と抑止コントローラ３２を備えていないフラッシュメモリのパーシャル品を用いて上記同様のメモリカード６１を構成する場合には第８図に例示されるような回路構成にしなければならない。即ち、下位パーシャル品６０−Ｌに対してはアドレスＡ０を接地端子ＧＮＤに接続してメモリブロック３に対する選択を固定的に禁止させ、上位パーシャル品６０−Ｈに対してはアドレスＡ０を電源端子Ｖｃｃに接続してメモリブロック２に対する選択を固定的に禁止させる必要がある。その場合にはメモリペアを構成する上位パーシャル品６０−Ｈと下位パーシャル品６０−Ｌは別々にチップ選択制御しなければ相互間でデータの衝突が起きる。このため、第８図のメモリカードではチップイネーブル信号はＭＣＥ１〜ＭＣＥ４の４本が必要になり、カードコントローラ６２は第５図及び第６図のメモリカードとは異なる論理のデコーダ６３が必要とされる。例えばデコーダ６３はチップ選択のためにアドレスＳＡ０も必要とする。
第９図には前記メモリカード５０におけるレディー／ビジー信号の処理系が示される。各パーシャル品１−Ｌ，１−Ｕのレディー／ビジー端子Ｒ／Ｂは内部においてオープンドレイン回路に結合される。その回路構成は例えば第４図に示されるものが採用される。レディー／ビジー信号ＭＲ／Ｂ１はメモリペアＭ１に専用化され、レディー／ビジー信号ＭＲ／Ｂ２はメモリペアＭ２に専用化され、レディー／ビジー信号ＭＲ／Ｂ３はメモリペアＭ３に専用化され、レディー／ビジー信号ＭＲ／Ｂ４はメモリペアＭ４に専用化され、夫々はカードコントローラ５２の内部に設けられたステータスレジスタ５６の対応ビットに結合される。レディー／ビジー信号ＭＲ／Ｂ１及びＭＲ／Ｂ２は２入力型アンドゲート５９の入力に、レディー／ビジー信号ＭＲ／Ｂ３及びＭＲ−Ｂ４は２入力型アンドゲート５８の入力に結合される。アンドゲート５９，５９の出力は２入力型アンドゲート５７の入力に結合され、当該アンドゲート５７の出力が前記ビジー信号ＳＢＳＹとして外部に出力されると共に、カードステータスレジスタ５５の対応ビットに供給される。ビジー信号ＳＢＳＹはハイレベルによってメモリカード５０がレディー状態であることを外部に通知する。
第１０図には本発明の第２の実施例に係るフラッシュメモリが示される。同図に示されるフラッシュメモリ１Ａは、半導体集積回路製造技術によって単結晶シリコンのような１個の半導体基板に形成される。第１０図に示されるフラッシュメモリ１Ａは、電気的に書き換え可能な不揮発性のメモリセルがマトリクス配置された２個のメモリブロック７２，７３を備える。夫々のメモリブロック７２，７３に対するデータ書込み単位とデータ読み出し単位は、本実施例に従えば、４ビットとされる。夫々のメモリブロック７２，７３に対するデータの入出力は入出力回路７４，７５によって４ビット単位で行われる。入出力回路７４，７５は夫々専用化されたデータ入出力バッファ７７Ｌ，７７Ｕに接続される。データ入出力バッファ７７Ｌ，７７Ｕは夫々に専用化された４ビットの外部データ入出力端子７８Ｌ，７８Ｕに結合され、外部との間でデータの入出力が行われる。メモリセルを選択するためのアドレス信号Ａ０〜Ａ２０は外部アドレス入力端子７９からアドレス入力バッファ８０を介して各メモリブロックに７２，７３に供給される。本実施例に従えば、メモリブロック７２，７３は夫々１Ｍバイトの記憶容量を備えることになる。
第１０図において８１は外部からの指示に従って前記メモリブロックのメモリセルに対する情報の書き換えと情報の読み出しを制御すると共に、書き換え動作の指示に応答する書き換え動作の完了を示すレディー／ビジー信号ＭＲ／Ｂを外部に出力する第１の制御手段である。第１の制御手段８１は、メモリブロック７２に専用化された書込み消去制御回路８２、メモリブロック７３に専用化された書込み消去制御回路８３、及びフラッシュメモリ全体の制御を行うタイミングコントローラ８４から成る。タイミングコントローラ８４は代表的に示されたアウトプットイネーブル信号ＭＯＥ、ライトイネーブル信号ＭＷＥ、チップイネーブル信号ＭＣＥを外部アクセス制御信号として受ける。タイミングコントローラ８４はコマンドレジスタ８５を有し、外部からデータ入出力バッファ７７Ｌ，７７Ｕを介して供給されるコマンドがセットされ、それを解読することによって消去、消去ベリファイ、書込み、書込みベルファイなどの動作モードが設定される。特に制限されないが、前記制御信号ＭＷＥはコマンドレジスタへのコマンド書込みを指示する。制御信号ＭＯＥは読み出し動作を指示する。制御信号ＭＣＥはチップ選択を指示する。
消去動作は例えば５１２バイト単位のようなブロック単位で可能とされる。消去対象ブロックの指定は、特に制限されないが、１１ビットのアドレス信号Ａ１０〜Ａ２０にて行われる。即ち、コマンドレジスタ８５への消去コマンドの書込みに際してアドレス信号Ａ１０〜Ａ２０が消去ブロック指定レジスタ８６に取り込まれる。タイミングコントローラ８４は、消去ブロック指定レジスタ８６に取り込まれたアドレス信号Ａ１０〜Ａ２０で指定される５１２バイトのメモリブロックを一括消去するための内部制御信号を生成する。
本実施例において双方のメモリブロック７２，７３に救済不可能な欠陥がない場合、タイミングコントローラ８４は、双方のメモリブロック７２，７３を並列的に動作制御する。９０は書込み消去制御回路８２に対する制御信号、９１は書込み消去制御回路８３に対する制御信号、９２は入出力回路７４に対する制御信号、９３は入出力回路７５に対する制御信号、９４はデータ入出力バッファ７７Ｌに対する制御信号、９５はデータ入出力バッファ７７Ｕに対する制御信号である。
本実施例のフラッシュメモリは、メモリブロック７２又は７３の何れか一方に救済不可能な欠陥がある場合、パーシャル品として利用される。本実施例では、２個のパーシャル品を１個の完動品と完全互換とするために、前記メモリブロック７２，７３の中から不良のメモリブロックを指定するための情報が設定されるヒューズプログラム回路１００、パーシャル品であることを示す情報が設定されるヒューズプログラム回路１０１、及び抑止コントローラ１０２を備える。抑止コントローラ１０２は、ヒューズプログラム回路１０１の出力がパーシャル品であることを示していることを条件に、前記ヒューズプログラム回路１００にて指定されているメモリブロックの書換動作と当該メモリブロックに対応される前記データ入出力バッファのデータ出力動作を前記タイミングコントローラ８４に抑止させるための抑止制御信号３３Ａを生成する。抑止制御信号３３Ａを受けるタイミングコントローラ８４は、それによりメモリブロック７２側の動作の抑止が指示されていると、制御信号９０，９２，９４にて書込み消去制御回路８２を常時非活性化し、入出力回路７４を常時非活性化（例えばセンスアンプの常時非活性化）し、且つデータ入出力バッファ７８Ｌを常時高インピーダンス状態に制御する。タイミングコントローラ８４が抑止制御信号３３Ａにてメモリブロック７３側の動作の抑止が指示されていると、制御信号９１，９３，９５にて書込み消去制御回路８３を常時非活性化し、入出力回路７５を常時非活性化（例えばセンスアンプの常時非活性化）し、且つデータ入出力バッファ７８Ｕを常時高インピーダンス状態に制御する。本実施例のフラッシュメモリに係るパーシャル品も、第３図のメモリデバイス同様のメモリデバイスに利用することができる。
第１１図にはフラッシュメモリのメモリセル構造の一例が示される。同図の（Ａ）に例示的に示されたメモリセルは、２層ゲート構造の絶縁ゲート型電界効果トランジスタにより構成されている。同図において、２０１はＰ型シリコン基板、２０２は上記シリコン基板１に形成されたＰ型半導体領域、２０３，２０４はＮ型半導体領域である。２０５はトンネル絶縁膜としての薄い酸化膜２０６（例えば厚さ１０ｎｍ）を介して上記Ｐ型シリコン基板２０１上に形成されたフローティングゲート、２０７は酸化膜２０８を介して上記フローティングゲート２０５上に形成されたコントロールゲートである。ソースは２０４によって構成され、ドレインは２０３，２０２によって構成される。このメモリセルに記憶される情報は、実質的にしきい値電圧の変化としてトランジスタに保持される。以下、特に述べないかぎり、メモリセルにおいて、情報を記憶するトランジスタ（以下メモリセルトランジスタとも記す）がＮチャンネル型の場合について述べる。
メモリセルへの情報の書込み動作は、例えばコントロールゲート２０７及びドレインに高圧を印加して、アバランシェ注入によりドレイン側からフローティングゲート２０５に電子を注入することで実現される。この書込み動作により記憶トランジスタは、第１１図の（Ｂ）に示されるように、そのコントロールゲート２０７からみたしきい値電圧が、書込み動作を行わなかった消去状態の記憶トランジスタに比べて高くなる。
一方消去動作は、例えばソースに高圧を印加して、トンネル現象によりフローティングゲート２０５からソース側に電子を引き抜くことによって実現される。第１１図の（Ｂ）に示されるように、消去動作により記憶トランジスタはそのコントロールゲート２０７からみたしきい値電圧が低くされる。第１１図の（Ｂ）では、書込み並びに消去状態の何れにおいてもメモリセルトランジスタのしきい値は正の電圧レベルにされる。すなわちワード線からコントロールゲート２０７に与えられるワード線選択レベルに対して、書込み状態のしきい値電圧は高くされ、消去状態のしきい値電圧は低くされる。双方のしきい値電圧とワード線選択レベルとがそのような関係を持つことによって、選択トランジスタを採用することなく１個のトランジスタでメモリセルを構成することができる。記憶情報を電気的に消去する場合においては、フローティングゲート２０５に蓄積された電子をソース電極に引き抜くことにより、記憶情報の消去が行われるため、比較的長い時間、消去動作を続けると、書込み動作の際にフローティングゲート２０５に注入した電子の量よりも多くの電子が引く抜かれることになる。そのため、電気的消去を比較的長い時間続けるような過消去を行うと、メモリセルトランジスタのしきい値電圧は例えば負のレベルになって、ワード線の非選択レベルにおいても選択されるような不都合を生ずる。尚、書込みも消去と同様にトンネル電流を利用して行うこともできる。
読み出し動作においては、上記メモリセルに対して弱い書込み、すなわち、フローティングゲート２０５に対して不所望なキャリアの注入が行われないように、ドレイン及びコントロールゲート２０７に印加される電圧が比較的低い値に制限される。例えば、１Ｖ程度の低電圧がドレインに印加されるとともに、コントロールゲート２０７に５Ｖ程度の低電圧が印加される。これらの印加電圧によってメモリセルトランジスタを流れるチャンネル電流の大小を検出することにより、メモリセルに記憶されている情報の論理値“０”、“１”を判定することができる。
第１２図は前記メモリセルトランジスタを用いたメモリセルアレイの概略的な一例を示す。同図には代表的に４個のメモリセルトランジスタＱ１乃至Ｑ４が示される。Ｘ，Ｙ方向にマトリクス配置されたメモリセルにおいて、同じ行に配置されたメモリセルトランジスタＱ１，Ｑ２（Ｑ３，Ｑ４）のコントロールゲート（メモリセルの選択ゲート）は、それぞれ対応するワード線ＷＬ１（ＷＬ２）に接続され、同じ列に配置された記憶トランジスタＱ１，Ｑ３（Ｑ２，Ｑ４）のドレイン領域（メモリセルの入出力ノード）は、それぞれ対応するデータ線ＤＬ１（ＤＬ２）に接続されている。上記記憶トランジスタＱ１，Ｑ３（Ｑ２，Ｑ４）のソース領域は、ソース線ＳＬ１（ＳＬ２）に結合される。
第１３図にはメモリセルに対する消去動作並びに書込み動作のための電圧条件の一例が示される。同図においてメモリ素子はメモリセルトランジスタを意味し、ゲートはメモリセルトランジスタの選択ゲートとしてのコントロールゲートを意味する。同図において負電圧方式の消去はコントロールゲートに例えば−１０Ｖのような負電圧を印加することによって消去に必要な高電界を形成する。同図に例示される電圧条件から明らかなように、正電圧方式の消去にあっては少くともソースが共通接続されたメモリセルに対して一括消去を行うことができる。したがって第１２図の構成において、ソース線ＳＬ１，ＳＬ２が接続されていれば、４個のメモリセルＱ１乃至Ｑ４は一括消去可能にされる。この場合、同一ソース線につながるメモリセルトランジスタの数を変えることによりメモリブロックのサイズを任意に設定することができる。ソース線分割方式には、第１４図に例示されるようなデータ線を単位とする場合（共通ソース線をデータ線方向に延在させる）の他に、ワード線を単位とする場合（共通ソース線をワード線方向に延在させる）がある。一方、負電圧方式の消去にあっては、コントロールゲートが共通接続されたメモリセルに対して一括消去を行うことができる。
第１４図には第１図で説明した前記書込み消去制御回路１２、メモリブロック２、及び入出力回路４の一例が示される。メモリブロック２は８ビットのデータ端子Ｄ０〜Ｄ７を有し、各データ端子毎にメモリアレイＡＲＹ０〜ＡＲＹ７を備える。夫々のメモリアレイＡＲＹ０〜ＡＲＹ７は、特に制限されないが、ソース線ＳＬ１，ＳＬ２を共通とした一括消去ブロックとして２分割されている、図には代表的にメモリアレイＡＲＹ０の詳細が示されているが、その他のメモリアレイＡＲＹ１〜ＡＲＹ７も同様に構成されている。
夫々のメモリアレイＡＲＹ０〜ＡＲＹ７には前記第１１図で説明した２層ゲート構造の絶縁ゲート型電界効果トランジスタによって構成されたメモリセルＭＣがマトリクス配置されている。同図においてＷＬ０〜ＷＬｎは全てのメモリアレイＡＲＹ０〜ＡＲＹ７に共通のワード線である。同一行に配置されたメモリセルのコントロールゲートは、それぞれ対応するワード線に接続される。夫々のメモリアレイＡＲＹ０〜ＡＲＹ７において、同一列に配置されたメモリセルＭＣのドレイン領域は、それぞれ対応するデータ線ＤＬ０〜ＤＬｎに接続されている。一方の一括消去ブロックを構成するメモリセルＭＣのソース領域はソース線ＳＬ１に共通接続され、他方の一括消去ブロックを構成するメモリセルＭＣのソース領域はソース線ＳＬ２に共通接続されている。
前記ソース線ＳＬ１，ＳＬ２には電圧出力回路ＶＯＵＴ１，ＶＯＵＴ２から消去に利用される高電圧Ｖｐｐが供給される。電圧出力回路ＶＯＵＴ１，ＶＯＵＴ２の出力動作は、消去制御部ＥＣＯＮＴによって選択される。
前記ワード線ＷＬ０〜ＷＬｎの選択は、ＸアドレスラッチＸＡＬＡＴを介して取り込まれるＸアドレス信号ＡＸをＸアドレスデコーダＸＡＤＥＣが解読することによって行われる。ワードドライバＷＤＲＶはＸアドレスデコーダＸＡＤＥＣから出力される選択信号に基づいてワード線を駆動する。データ読出し動作においてワードドライバＷＤＲＶは、電圧選択回路ＶＳＥＬから供給される５Ｖのような電圧Ｖｃｃと０Ｖのような接地電位とを電源として動作され、選択されるべきワード線を電圧Ｖｃｃによって選択レベルに駆動し、非選択とされるべきワード線を接地電位のような非選択レベルに維持させる。データの書き込み動作においてワードドライバＷＤＲＶは、電圧選択回路ＶＳＥＬから供給される１２Ｖのような電圧Ｖｐｐと０Ｖのような接地電位とを電源として動作され、選択されるべきワード線を１２Ｖのような書き込み用高電圧レベルに駆動する。データの消去動作においてワードドライバＷＤＲＶの出力は０Ｖのような低い電圧レベルにされる。
夫々のメモリアレイＡＲＹ０〜ＡＲＹ７において前記データ線ＤＬ０〜ＤＬｎはＹ選択スイッチＹＳ０〜ＹＳｎを介して共通接続される。Ｙ選択スイッチＹＳ０〜ＹＳｎのスイッチ制御は、ＹアドレスラッチＹＡＬＡＴを介して取り込まれるＹアドレス信号ＡＹをＹアドレスデコーダＹＡＤＥＣが解読することによって行われる。ＹアドレスデコーダＹＡＤＥＣの出力選択信号は全てのメモリアレイＡＲＹ０〜ＡＲＹ７に共通に供給される。したがって、ＹアドレスデコーダＹＡＤＥＣの出力選択信号のうちの何れか一つが選択レベルにされることにより、各メモリアレイＡＲＹ０〜ＡＲＹ７において共通データ線ＣＤには１本のデータ線が接続される。
メモリセルＭＣからＹ選択スイッチを介して読出されたデータは選択スイッチＲＳを介してセンスアンプＳＡに与えられ、ここで増幅されて出力される。前記選択スイッチＲＳは読出し動作に同期して選択レベルにされる。外部から供給される書き込みデータはデータ入力ラッチＤＩＬに保持される。データ入力ラッチＤＩＬに保持されたデータが”０”のとき、書き込み回路ＷＲは選択スイッチＷＳを介して書き込み用の高電圧を供給する。この書き込み用高電圧はＹアドレス信号ＡＹによって選択されたデータ線を通して、Ｘアドレス信号ＡＸでコントロールゲートに高電圧が印加されるメモリセルのドレインに供給され、これによって当該メモリセルが書き込みされる。前記選択スイッチＷＳは書き込み動作に同期して選択レベルにされる。書き込み消去の各種タイミングや電圧の選択制御は書き込み消去制御回路ＷＥＣＯＮＴが生成する。尚、φＲＥＡＤはスイッチＲＳのスイッチ制御信号、φＤＩＬはデータラッチＤＬのラッチ制御信号、φＳＡはセンスアンプＳＡの活性化制御信号であり、前記制御信号２２に含まれる。φＷＲＩＴＥはスイッチＷＳのスイッチ制御信号である。
第１５図には本発明の第３の実施例に係るフラッシュメモリ１Ｂのブロック図が示される。同図に示されるフラッシュメモリは、半導体集積回路製造技術によって単結晶シリコンのような１個の半導体基板に形成される。本実施例のフラッシュメモリ１Ｂは、電気的に書き換え可能な不揮発性のメモリセルがマトリクス配置された２個のメモリブロック２，３を備える。メモリブロック２，３は、夫々前記２層絶縁ゲート電界効果型のトランジスタによって構成されるフラッシュメモリセルがマトリクス配置されたメモリセルアレイと、フラッシュメモリセルを選択するためのアドレスデコーダ及び選択スイッチ回路を有する。夫々のメモリブロック２，３に対するデータ書込み単位とデータ読み出し単位は、本実施例に従えば、８ビット（１バイト）とされる。夫々のメモリブロック２，３に対するデータの入出力は入出力回路４，５によってバイト単位で行われる。入出力回路４，５はセレクタ６を介して何れか一方がデータ入出力バッファ７に接続される。データ入出力バッファ７は８ビットの外部データ入出力端子８に結合され、外部との間でデータの入出力が行われる。メモリセルを選択するためのアドレス信号Ａ０〜Ａ２０は外部アドレス入力端子９からアドレス入力バッファ１０を介して各メモリブロックに２，３に供給される。このアドレス入力バッファ１０はアドレスラッチ回路としての機能を有し、例えば書き込みアドレスをそのまま保持し、これを書き込みベリファイアドレスとして利用できるようになっている。ここで、アドレス信号Ａ０〜Ａ２０は、バイトアドレスとされる。最下位ビットＡ０は、メモリブロックの２又は３の何れを指定しているかを示す情報とみなされる。本実施例に従えば、メモリブロック２，３は夫々１Ｍバイトの記憶容量を備える。
第１５図において４３，４４，４５，４６で示されるものは、外部からの指示に従って前記メモリブロック２，３のメモリセルに対する情報の書き換えと情報の読み出しを制御する回路ブロックである。４３はメモリブロック２に専用化された消去回路である。４４はメモリブロック３に専用化された消去回路４４である。４５はメモリブロック２と３に兼用される書込み回路４５である。４６はフラッシュメモリ全体の制御を行うタイミングコントローラ４６である。タイミングコントローラ４６は、信号線群４７を介して前記消去回路４３，４４及び書き込み回路４５に接続されている。
前記消去回路４３は、消去制御回路４３０、消去ベリファイ制御回路４３１及び消去ベリファイ判定回路４３２から構成される。同様に前記消去回路４４は、消去制御回路４４０、消去ベリファイ制御回路４４１及び消去ベリファイ判定回路４４２から構成される。前記書き込み回路４５は書き込み制御回路４５０、書き込みベリファイ制御回路４５１及び書き込みベリファイ判定回路４５２から構成される。
前記タイミングコントローラ４６は代表的に示されたアウトプットイネーブル信号ＭＯＥ、ライトイネーブル信号ＭＷＥ、チップイネーブル信号ＭＣＥなどを外部アクセス制御信号として受ける。タイミングコントローラ４６はコマンドレジスタ１５を有し、外部からデータ入出力バッファ７を介して供給されるコマンドがセットされ、それを解読することによって消去、消去ベリファイ、書込み、書込みベリファイ、データ読出しなどの動作モードに応じた内部制御信号を生成する。４６０で示されるものは、前記コマンドを解読して前記内部制御信号を生成する論理回路である。前記信号ＭＯＥ，ＭＣＥ，ＭＷＥは論理回路４６０に供給される。特に制限されないが、前記制御信号ＭＷＥはコマンドレジスタへのコマンド書込みを指示する。制御信号ＭＯＥは読み出し動作を指示する。制御信号ＭＣＥはチップ選択を指示する。
消去動作は例えば５１２バイト単位のようなブロック単位で可能とされる。消去対象ブロックの指定は、特に制限されないが、１２ビットのアドレス信号Ａ９〜Ａ２０にて行われる。即ち、コマンドレジスタ１５への消去コマンドの書込みに際して、アドレス信号Ａ９〜Ａ２０（実際には同一論理値の内部相補アドレス信号の一方）によって特定される消去開始ブロックのアドレス情報が消去開始ブロック指定レジスタ１６Ｓに、アドレス信号Ａ９〜Ａ２０によって特定される消去終了ブロックのアドレス情報が消去終了ブロック指定レジスタ１６Ｅに設定される。１６Ｃは、前記消去開始ブロック指定レジスタ１６Ｓに設定されたアドレス信号Ａ９〜Ａ２０がプリセットされるカウンタであり、その値が前記消去ブロック終了レジスタに設定されたアドレス信号に一致するまで、消去動作毎にインクリメントされる。タイミングコントローラ４６は、レジスタ１６Ｓに設定された消去開始ブロックを起点に、レジスタ１６Ｅに設定された消去終了ブロックまで、順次消去及びベリファイ動作を指示する制御信号を消去回路４３，４４に供給する。特にこの実施例ではＡ０はメモリ空間を規定するアドレス信号の最下位ビットとされ、この最下位ビットがメモリブロック２，３切り分け信号とされる。従って、一括消去単位とされる５１２バイトの記憶領域は双方のメモリブロック２，３に跨ることになる。このとき、消去回路４３，４４は各メモリブロック２，３に専用化されている。したがって、この実施例では、ブロック単位の消去動作は、双方のメモリブロック２，３で並列的に行われるようになっている。但し、それは後述するように完動品の場合だけとされる。
タイミングコントローラ４６は、コマンドレジスタ１５に書き込みコマンドが設定されると、データ入出力バッファ７を介して供給される書き込みデータを、例えばアドレス信号Ａ０〜Ａ２０によって指示されるメモリセルに書き込むための制御信号を書き込み回路４５に供給する。書き込み動作は、特に制限されないが、バイト単位での書き込みとされ、バイトデータの書き込みはアドレス信号Ａ０〜Ａ２０によって指定される何れか一方のメモリブロックで行われる。
本実施例において最下位のアドレス信号Ａ０は前述の通り、その論理値に従ってメモリブロック２又はメモリブロック３の何れを選択するかを示すための信号とみなされる。例えば、Ａ０＝０はメモリブロック２を選択し、Ａ０＝１はメモリブロック３を選択するものとみなされる。尚、この実施例においてＡ０によるメモリブロックの選択とは、メモリブロック２，３に含まれるアドレスデコーダによるメモリセルの選択動作を意味する。したがって、アドレス信号に含まれるＡ０が０のときはメモリブロック２に含まれるメモリセルがアクセス対象とされ、Ａ０が１のときはメモリブロック３に含まれるメモリセルがアクセス対象とされる。
ａ０，ａ０＊〜ａ２０，ａ２０＊は前記アドレス信号Ａ０〜Ａ２０の内部相補アドレス信号である。２２は入出力回路４に対する制御信号、２３は入出力回路５に対する制御信号、２４は選択回路６に対する制御信号を意味する。
本実施例のフラッシュメモリは、メモリブロック２又は３の何れか一方に救済不可能な欠陥がある場合、パーシャル品として利用される。本実施例のフラッシュメモリでは、２個のパーシャル品を１個の完動品と完全互換とするために、ヒューズプログラム回路４７を備え、更に前記タイミングコントローラ４６は抑止条件判定回路４８を備える。
前記ヒューズプログラム回路４７は、特に制限されないが、ヒューズが切断されることによってローレベルにされパーシャル品であることを示す信号ＰＳＬを出力するヒューズ回路４７０、ヒューズに切断によってローレベルにされ前記メモリブロック２に救済不可能な欠陥のあることを示す信号ＤＥ１を出力するヒューズ回路４７１、及びヒューズに切断によってローレベルにされ前記メモリブロック３に救済不可能な欠陥のあることを示す信号ＤＥ２を出力するヒューズ回路４７２を有する。前記信号ＰＳＬ，ＤＥ１，ＤＥ２は前記抑止条件判定回路４８と論理回路４６０に供給される。前記抑止条件判定回路４８及び論理回路４６０は、信号ＰＳＬがパーシャル品であることを示すのを条件に、前記信号ＤＥ１，ＤＥ２に基づいて、救済不可能なメモリブロックに対する消去、書き込み、読み出しなどの動作を抑止する。前記抑止条件判定回路４８は、ヒューズプログラム回路４７で指定される不良メモリブロックのアクセスをアドレス信号に基づいて検出する検出手段の一例とされる。
前記論理回路４６０は、前記メモリブロックの消去や書き込み動作を抑止するとき、レディー／ビジー信号ＭＲ／Ｂをレディー状態として外部に出力する。レディー状態のレディー／ビジー信号ＭＲ／Ｂは、書き換え動作の完了を意味するステータスとされる。
第１６図にはヒューズプログラム回路４７の設定状態に応じてデータ入出力バッファ７の出力動作を抑止する回路の一例が示される。同図において４６１Ａは出力制御論理回路、４６１Ｂはアンドゲートであり、前記論理回路４６０に含まれている。出力制御論理回路４６１Ａは、コマンドによってデータの読み出しモードが設定されたとき、メモリセルからの読み出しデータを外部に出力するタイミング信号４６１Ｃを生成する。アンドゲート４６１Ｂはそのタイミング信号４６１Ｃと前記抑止条件判定回路４８からの抑止信号３３Ｂを２入力とし、その出力でデータ入出力バッファ７の出力動作を制御する。
前記抑止条件判定回路４８は、第２１図に例示されるように、排他的論理和回路４８０，４８１、論理和回路４８２及びインバータ４８３によって構成される。パーシャル品でない場合（ＰＳＬ＝１）、前記抑止信号３３Ｂは常時非活性化レベル（ハイレベル）にされるので、データ入出力バッファ７の出力動作は一切抑止されない。パーシャル品の場合に（ＰＳＬ＝０）、メモリブロック２が救済不可能なときヒューズ回路４７１のヒューズが切断されて信号ＤＥ１＝０になっていると（このとき当然ＤＥ２＝１である）、ａ０＝０（メモリブロック２に対するアクセス）ならば抑止信号３３Ｂが活性化レベル（ローレベル）にされ、ａ０＝１（メモリブロック３に対するアクセス）ならば、抑止信号３３Ｂが非活性化レベル（ローレベル）にされる。また、パーシャル品の場合に（ＰＳＬ＝０）、メモリブロック３が救済不可能なときヒューズ回路４７２のヒューズが切断されて信号ＤＥ２＝０になっていると（このとき当然ＤＥ１＝１である）、ａ０＝１（メモリブロック３に対するアクセス）ならば抑止信号３３Ｂが活性化レベル（ローレベル）にされ、ａ０＝０（メモリブロック２に対するアクセス）ならば、抑止信号３３Ｂが非活性化レベル（ローレベル）にされる。
したがって、メモリブロック２が不良（ＤＥ１＝０）のパーシャル品において（ＰＳＬ＝０）、メモリブロック２に対する読み出し動作アクセスが指示されても（ａ０＝０）、データ入出力バッファ７の出力動作は抑止される。同様に、メモリブロック３が不良（ＤＥ２＝０）のパーシャル品において（ＰＳＬ＝０）、メモリブロック３に対する読み出し動作アクセスが指示されても（ａ０＝１）、データ入出力バッファ７の出力動作は抑止される。
第１７図にはヒューズプログラム回路４７の設定状態に応じて消去制御回路４３０，４４０の動作を抑止する回路の一例が示される。同図において４６２Ａは消去起動制御論理回路、４６２Ｂ，４６２Ｃはアンドゲートであり、前記論理回路４６０に含まれている。消去起動制御論理回路４６２Ａは、コマンドによって消去モードが設定されたとき、消去動作の起動タイミング信号４６２Ｄを生成する。アンドゲート４６２Ｂはそのタイミング信号４６２Ｄと前記信号ＤＥ１を２入力とし、メモリブロック２が不良の場合（ＤＥ１＝０）には当該メモリブロック２に割り当てられた消去制御回路４３０の起動を抑止する。アンドゲート４６２Ｃはそのタイミング信号４６２Ｄと前記信号ＤＥ２を２入力とし、メモリブロック３が不良の場合（ＤＥ２＝０）には当該メモリブロック３に割り当てられた消去制御回路４４０の起動を抑止する。
第１８図にはヒューズプログラム回路４７の設定状態に応じて消去ベリファイ制御回路４３１，４４１の動作を抑止する回路の一例が示される。同図において４６３Ａは消去ベリファイ起動制御論理回路、４６３Ｂ，４６３Ｃ，４６３Ｄはアンドゲートであり、それらは前記論理回路４６０に含まれている。消去ベリファイ起動制御論理回路４６２Ａは、コマンドによって消去モードが設定されたとき、消去ベリファイ動作の起動タイミング信号４６３Ｅを生成する。消去ベリファイ制御回路４３１（４４１）は消去ベリファイ動作が起動されると、対応メモリブロック２（３）の消去ブロックに例えばバイト単位でデータを読出させる。読出されたデータは消去ベリファイ判定回路４３２（４４２）に供給され、それが消去状態の論理値にされているか否かが判定される。消去ベリファイ判定回路４３２（４４２）は例えば第２２図に示されるように、８入力のナンドゲートと等価な論理回路によって構成することができる。消去ベリファイ判定回路４３２（４４２）は、消去対象ブロックの全てのメモリセルが消去状態にされたことを検出することによって出力信号４３２Ａ（４４２Ａ）を論理値“１”から論理値“０”に反転する。
前記アンドゲート４６３Ｂは、前記信号４６３Ｅ、ＤＥ１，４３２Ａを３入力とし、メモリブロック２が不良の場合（ＤＥ１＝０）には当該メモリブロック２に割り当てられた消去ベリファイ制御回路４３１の起動を抑止する。即ちアンドゲート４６３Ｂの出力状態を消去完了の状態（論理値“０”出力）に維持させる。前記アンドゲート４６３Ｃは前記信号４６３Ｅ、ＤＥ２，４４２Ａを３入力とし、メモリブロック３が不良の場合（ＤＥ１＝０）には当該メモリブロック３に割り当てられた消去ベリファイ制御回路４３１の起動を抑止する。即ちアンドゲート４６３Ｃの出力状態を消去完了の状態（論理値“０”出力）に維持させる。前記アンドゲート４６３Ｄは、全ての消去対象ブロックに対する消去の完了をもって消去ベリファイ制御回路４３１，４４１から出力される信号を２入力とする。アンドゲート４６３Ｄの出力はオアゲート４６６に供給される。このオアゲート４６６は前記第４図で説明したビジーステータスジェネレータ１４０、トランジスタ３６及び抵抗３５などによって実現される回路と等価な回路と理解されたい。このオアゲート４６６が前記レディー／ビジー信号ＭＲ／Ｂを出力する。
第１９図にはヒューズプログラム回路４７の設定状態に応じて書き込み制御回路４５０の動作を抑止する回路の一例が示される。同図において４６４Ａは書き込み起動制御論理回路、４６４Ｂはアンドゲートであり、それらの回路は前記論理回路４６０に含まれている。書き込み起動制御論理回路４６４Ａは、コマンドによってデータの書き込みモードが設定されたとき、メモリセルに対する書き込み動作を起動するタイミング信号４６４Ｃを生成する。アンドゲート４６４Ｂはそのタイミング信号４６４Ｃと前記抑止条件判定回路４８からの抑止信号３３Ｂを２入力とし、その出力で書き込み制御回路４５０の書き込み動作の起動を制御する。
前記抑止条件判定回路４８は前述の通りに構成される。したがって、メモリブロック２が不良（ＤＥ＝０）のパーシャル品において（ＰＳＬ＝０）、ａ０＝０によってメモリブロック２のメモリセルが書き込み対象に指示されても、書き込み制御回路４５０の起動は抑止される。同様に、メモリブロック３が不良（ＤＥ＝１）のパーシャル品において（ＰＳＬ＝０）、ａ０＝１によってメモリブロック３のメモリセルが書き込み対象に指示されても、書き込み制御回路４５０の起動は抑止される。
第２０図にはヒューズプログラム回路４７の設定状態に応じて書き込みベリファイ制御回路４５１の動作を選択的に抑止する回路の一例が示される。同図において４６５Ａは書き込みベリファイ起動制御論理回路、４６５Ｂはアンドゲートであり、それらの回路はタイミングコントローラ４６に含まれている。書き込みベリファイ起動制御論理回路４６５Ａは、コマンドによってデータの書き込みモードが設定されたとき、書き込みベリファイ動作を起動するタイミング信号４６５Ｃを生成する。書き込みベリファイ制御回路４５１は書き込みベリファイ動作が起動されると、書き込み動作されたアドレスからデータを読出させる。読出されたデータは書き込みベリファイ判定回路４５２に供給され、それが書き込みデータの論理値と一致されているか否かが判定される。書き込みベリファイ判定回路４５２は例えば第２３図に示されるように、外部から供給された書き込みデータと、書き込み後にメモリセルから読出されたデータとをビット対応で比較する排他的論理和回路とオアゲートによって構成することが出来る。
書き込みベリファイ判定回路４５２は、書き込みデータと読み出しデータの一致状態（書き込み完了状態）を検出することによって、ベリファイ判定信号４５２Ａを論理値“１”から論理値“０”に反転する。
前記アンドゲート４６５Ｂは、前記ベリファイ判定信号４５２Ａと共に抑止信号３３Ｂと起動信号４６５Ｃを３入力とし、メモリブロック２が不良（ＤＥ＝０）のパーシャル品において（ＰＳＬ＝０）、ａ０＝０によってメモリブロック２のメモリセルが書き込み対象に指示されても、書き込み制御回路４５０と同様に、書き込みベリファイ制御回路４５１の起動を抑止する。即ちローレベルの抑止信号３３Ｂによってアンドゲート４６５Ｂの出力状態が書き込み完了状態（論理値“０”出力）に維持される。また、前記アンドゲート４６５Ｂは、メモリブロック３が不良（ＤＥ＝１）のパーシャル品において（ＰＳＬ＝０）、ａ０＝１によってメモリブロック３のメモリセルが書き込み対象に指示されても、書き込み制御回路４５０と同様に、書き込みベリファイ制御回路４５１の起動を抑止する。即ちローレベルの抑止信号３３Ｂによってアンドゲート４６５Ｂの出力状態が書き込み完了状態（論理値“０”出力）に維持される。
尚、この実施例においても第１図の場合と同様にアドレス信号Ａ０の論理値を反転可能なヒューズプログラム回路３４が設けられている。
第２４図には第１５図に示されるフラッシュメモリの製造工程が概略的に示される。フラッシュメモリは、単結晶シリコン基板のようなウェーハに第１５図で説明した各種回路を形成するウェーハ工程（Ｓｐ１）を経た後、ファンクションテストなどのデバイステストが行われる（Ｓｐ２）。これによって、個々のフラッシュメモリチップは完動品、上位パーシャル品（メモリブロック３だけが救済不可能の欠陥を有する）、下位パーシャル品（メモリブロック２だけが救済不可能な欠陥を有する）、不良品に選別される。そして選別内容に応じ前記ヒューズプログラム回路の設定が行われる（Ｓｐ３）。第１５図の実施例に従えば、完動品はＰＳＬ＝１，ＤＥ１＝１，ＤＥ２＝１、下位パーシャル品はＰＳＬ＝０，ＤＥ１＝１，ＤＥ２＝０、上位パーシャル品はＰＳＬ＝０，ＤＥ１＝０，ＤＥ２＝１とされる。完動品の設定状態はヒューズプログラム回路の初期状態である。その後、フラッシュメモリチップは前記選別状態に応じてパッケージに封止され（Ｓｐ４）、封止後の選別テスト（Ｓｐ５）を経て、完成される。完動品のチップは１個づつ封止される。パーシャル品チップは、上位パーシャル品と下位パーシャル品がペアとされ、例えば第３図及び第４図で説明したメモリデバイスとして封止される。上位パーシャル品と下位パーシャル品の数に偏りがある場合には、数の多い方のチップの一部に対して前記ヒューズプログラム回路３４の状態を変えることにより、前述と同様に対処できる。
第２５図には第１５図に示されるフラッシュメモリ１Ｂの完動品に対する消去動作の手順の一例が示される。第２５図の（Ａ）に示されるフラッシュメモリのアドレスマップにおいて、＃０，＃１，…はバイトアドレスである。第１５図のフラッシュメモリ１Ｂは最下位のアドレスビットＡ０がメモリブロックの選択情報とみなされる。したがって、５１２バイトの一つの消去ブロックは双方のメモリブロック２及び３に跨る。完動品のヒューズプログラム回路４７の設定状態は前述の通りである。
第２５図の（Ｃ）に示されるように、フラッシュメモリは電源投入後、コマンド待ち状態にされる（Ｓｅ１）。コマンドはＳｅ２〜Ｓｅ４に示されるように、第１コマンド（１ｓｔコマンド）、第２コマンド（２ｎｄコマンド）及び第３コマンド（３ｒｄコマンド）に分けて設定される。第１コマンドは消去開始ブロックを指定するコマンドであり、消去開始ブロックはアドレス情報Ａ９〜Ａ２０として前記レジスタ１６Ｓに指定される。例えば（Ａ）に示される消去ブロック１が消去開始ブロックとして指定される。第２コマンドは消去終了ブロックを指定するコマンドであり、消去終了ブロックはアドレス情報Ａ９〜Ａ２０として前記レジスタ１６Ｅ指定される。例えば（Ａ）に示される消去ブロック３が消去終了ブロックとして指定される。第３コマンドは消去動作を指示するコマンドであり、レジスタ１５に設定される。
前記コマンドの設定が終了されると、消去ブロック１の消去動作が開始される（Ｓｅ５）。消去動作はメモリブロック２と３で並列的に行われる。即ち、メモリブロック２（下位メモリブロック２とも称する）において消去ブロック１を構成する２５６バイトに対する一括消去動作（Ｓｅ６）と、メモリブロック３（上位メモリブロック３とも称する）において消去ブロック１を構成する２５６バイトに対する一括消去動作（Ｓｅ７）とが並列的に行われ、夫々の消去動作に対して消去ベリファイ動作が行われる（Ｓｅ８，Ｓｅ９）。消去ベリファイによって消去対象ブロックの全てのメモリセルが消去状態にされたことを確認する事によって消去ブロック１個の消去動作が終了され、最終的に消去状態にすることができないメモリセルが存在する場合には、消去動作は異常終了とされる（Ｓｅ１０）。一つの消去ブロックに対する消去動作が正常に終了されると、前記カウンタ１６Ｃをインクリメントして消去対象ブロック番号（消去ブロックＮｏ．）を次に進め（Ｓｅ１１）、その消去ブロック番号が消去終了ブロックのブロック番号よりも小さいか否かを判定し（Ｓｅ１２）、小さいときは当該次の消去ブロックに対して前記ステップＳｅ５からの処理を開始させ、小さくないときは消去のための内部処理が終了される（Ｓｅ１３）。
第２６図には第１５図に示されるフラッシュメモリ１Ｂの下位パーシャル品に対する消去動作の手順の一例が示される。下位パーシャル品のヒューズプログラム回路４７の設定状態は前述の通りである。この場合、第２６図の（Ｂ）に示されるように上位メモリブロック３は不良であるから、（Ａ）のアドレスマップに示されるように、不良部分のバイトアドレスは交互に配置されることになる。第１５図にフラッシュメモリは最下位のアドレスビットＡ０がメモリブロックの選択情報とみなされるからである。
第２６図の（Ｃ）に示され消去動作手順において、第２５図の（Ｃ）と相違される処理はステップＳｅ７，Ｓｅ９の処理とされ、上位メモリブロック３に対する消去動作と消去ベリファイ動作が抑止される。即ち、第１７図及び第１８図に基づいて説明したようにヒューズプログラム回路４７から出力される信号ＤＥ２がローレベルにされる結果、それら処理が抑止される。
第２７図には第１５図に示されるフラッシュメモリ１Ｂの上位パーシャル品に対する消去動作の手順の一例が示される。上位パーシャル品のヒューズプログラム回路４７の設定状態は前述の通りである。この場合、第２７図の（Ｂ）に示されるように下位メモリブロック２は不良であるから、（Ａ）のアドレスマップに示されるように、不良部分のバイトアドレスは交互に配置されることになる。
第２７図の（Ｃ）に示され消去動作手順において、第２５図の（Ｃ）と相違される処理はステップＳｅ６，Ｓｅ８の処理とされ、下位メモリブロック２に対する消去動作と消去ベリファイ動作が抑止される。即ち、第１７図及び第１８図に基づいて説明したようにヒューズプログラム回路４７から出力される信号ＤＥ１がローレベルにされる結果、それら処理が抑止される。
第２８図には第１５図に示されるフラッシュメモリ１Ｂの完動品に対する書き込み動作の手順の一例が示される。第２８図の（Ａ）に示されるフラッシュメモリのアドレスマップにおいて、＃０，＃１，…はバイトアドレスである。
第２８図の（Ｃ）に示されるように、フラッシュメモリは電源投入後、コマンド待ち状態にされる（Ｓｗ１）。コマンドはＳｗ２，Ｓｗ３に示されるように、書き込み動作を指示するコマンドと書き込みデータであり、書き込みコマンドはレジスタ１５に設定され（Ｓｗ２）、書き込みデータは書き込みアドレスと共に供給される（Ｓｗ３）。書き込みデータはデータ入出力バッファ７に、書き込みアドレス（Ａ０〜Ａ２０）はアドレスバッファ１０に供給される。そして、指定された書き込みアドレスに書き込みデータを書き込む動作が開始され（Ｓｗ４）、書き込みの後、ベリファイ動作が行われる（Ｓｗ５）。書き込みベリファイによってデータに書き込みが正常に行われたことを確認する事によって当該書き込み動作が終了される（Ｓｗ６）。
第２９図には第１５図に示されるフラッシュメモリ１Ｂの下位パーシャル品に対する書き込み動作の手順の一例が示される。下位パーシャル品のヒューズプログラム回路４７の設定状態は前述の通りである。この場合、第２９図の（Ｂ）に示されるように上位メモリブロック３は不良であるから、（Ａ）のアドレスマップに示されるように、不良部分のバイトアドレスは交互に配置されることになる。
第２９図の（Ｃ）に示される書き込み動作手順において、第２８図の（Ｃ）と相違される処理はステップＳｗ３以降の処理であり、上位メモリブロック３に対する書き込み動作と書き込みベリファイ動作が抑止される（Ｓｗ４１，Ｓｗ５１）。即ち、第１９図及び第２０図に基づいて説明したようにヒューズプログラム回路４７から出力される信号ＳＰＬ，ＤＥ２がローレベルにされ、Ａ０＝１（ａ０＝１）の場合には抑止信号３３Ｂはローレベルにされる結果、それらの処理が抑止される。下位メモリブロック２に対しては書き込み及び書き込みベリファイ動作が行われる（Ｓｗ４２，Ｓｗ５２）。
第３０図には第１５図に示されるフラッシュメモリ１Ｂの上位パーシャル品に対する書き込み動作の手順の一例が示される。上位パーシャル品のヒューズプログラム回路４７の設定状態は前述の通りである。この場合、第３０図の（Ｂ）に示されるように上位メモリブロック２は不良であるから、（Ａ）のアドレスマップに示されるように、不良部分のバイトアドレスは交互に配置されることになる。
第３０図の（Ｃ）に示される書き込み動作手順において、不良メモリブロックは下位メモリブロック２であるから、下位メモリブロック２に対する書き込み動作と書き込みベリファイ動作が抑止される（Ｓｗ４１，Ｓｗ５１）。即ち、第１９図及び第２０図に基づいて説明したようにヒューズプログラム回路４７から出力される信号ＳＰＬ，ＤＥ１がローレベルにされ、Ａ０＝０（ａ０＝０）の場合に抑止信号３３Ｂがローレベルにされる結果、それらの処理が抑止される。上位メモリブロック３に対しては書き込み及び書き込みベリファイ動作が行われる（Ｓｗ４２，Ｓｗ５２）。
第３１図には本発明の第４の実施例に係るフラッシュメモリ１Ｃのブロック図が示される。同図に示されるフラッシュメモリは、半導体集積回路製造技術によって単結晶シリコンのような１個の半導体基板に形成される。本実施例のフラッシュメモリ１Ｃは、電気的に書き換え可能な不揮発性のメモリセルがマトリクス配置された２個のメモリブロック２Ｙ，３Ｙを備える。メモリブロック２Ｙ，３Ｙは、夫々前記２層絶縁ゲート電界効果型のトランジスタによって構成されるフラッシュメモリセルがマトリクス配置されたメモリセルアレイと、フラッシュメモリセルを選択するためのアドレスデコーダ及び選択スイッチ回路を有する。夫々のメモリブロック２Ｙ，３Ｙに対するデータ書込み単位とデータ読み出し単位は、本実施例に従えば、８ビット（１バイト）とされる。夫々のメモリブロック２Ｙ，３Ｙに対するデータの入出力は入出力回路４，５によってバイト単位で行われる。入出力回路４，５はセレクタ６を介して何れか一方がデータ入出力バッファ７に接続される。データ入出力バッファ７は８ビットの外部データ入出力端子８に結合され、外部との間でデータの入出力が行われる。メモリセルを選択するためのアドレス信号Ａ０〜Ａ２０は外部アドレス入力端子９からアドレス入力バッファ１０を介して各メモリブロックに２Ｙ，３Ｙに供給される。このアドレス入力バッファ１０はアドレスラッチ回路としての機能を有し、例えば書き込みアドレスをそのまま保持し、これを書き込みベリファイアドレスとして利用できるようになっている。ここで、アドレス信号Ａ０〜Ａ２０はバイトアドレスであり、特にその最上位ビットＡ２０が、メモリブロックの２Ｙ又は３Ｙの何れを指定するかを示す情報とみなされる。本実施例に従えば、メモリブロック２Ｙ，３Ｙは夫々１Ｍバイトの記憶容量を備える。
第３１図において４３Ｙ，４５，４６Ｙは、外部からの指示に従って前記メモリブロック２，３のメモリセルに対する情報の書き換えと情報の読み出しを制御する回路ブロックである。４３Ｙは，メモリブロック２Ｙ，３Ｙに兼用化された消去回路である。４５は前記実施例と同じ書込み回路である。４６Ｙはフラッシュメモリ全体の制御を行うタイミングコントローラである。タイミングコントローラ４６Ｙは、信号線群４７を介して前記消去回路４３Ｙ及び書き込み回路４５に接続されている。
前記消去回路４３Ｙは、消去制御回路４３０Ｙ、消去ベリファイ制御回路４３１Ｙ及び消去ベリファイ判定回路４３２Ｙから構成される。
前記タイミングコントローラ４６Ｙは代表的に示されたアウトプットイネーブル信号ＭＯＥ、ライトイネーブル信号ＭＷＥ、チップイネーブル信号ＭＣＥを外部アクセス制御信号として受ける。タイミングコントローラ４６Ｙはコマンドレジスタ１５を有し、外部からデータ入出力バッファ７を介して供給されるコマンドがセットされ、それを解読することによって消去、消去ベリファイ、書込み、書込みベリファイ、データ読出しなどの動作モードに応じた内部制御信号を生成する。４６０Ｙで示されるものは、前記コマンドを解読して前記内部制御信号を生成する論理回路である。前記信号ＭＯＥ，ＭＣＥ，ＭＷＥは論理回路４６０Ｙに供給される。特に制限されないが、前記制御信号ＭＷＥはコマンドレジスタへのコマンド書込みを指示する。制御信号ＭＯＥは読み出し動作を指示する。制御信号ＭＣＥはチップ選択を指示する。
消去動作は例えば５１２バイト単位のようなブロック単位で可能とされる。消去対象ブロックの指定は、特に制限されないが、１１ビットのアドレス信号Ａ１０〜Ａ２０にて行われる。即ち、コマンドレジスタ１５への消去コマンドの書込みに際して、アドレス信号Ａ１０〜Ａ２０によって特定される消去開始ブロックのアドレス情報が消去開始ブロック指定レジスタ１６Ｓに、アドレス信号Ａ１０〜Ａ２０によって特定される消去終了ブロックのアドレス情報が消去終了ブロック指定レジスタ１６Ｅに設定される。１６Ｃは、前記消去開始ブロック指定レジスタ１６Ｓに設定されたアドレス信号Ａ１０〜Ａ２０がプリセットされるカウンタであり、その値が前記消去ブロック終了レジスタに設定されたアドレス信号に一致するまで、消去動作毎にインクリメントされる。タイミングコントローラ４６Ｙは、レジスタ１６Ｓに設定された消去開始ブロックを起点に、レジスタ１６Ｅに設定された消去終了ブロックまで、順次消去及びベリファイ動作を指示する制御信号を消去回路４３Ｙに供給する。特にこの実施例ではＡ２０はメモリ空間を規定するアドレス信号の最上位ビットとされ、この最上位ビットがメモリブロック２Ｙ，３Ｙ切り分け信号とされる。従って、一括消去単位とされる５１２バイトの記憶領域は双方のメモリブロック２Ｙ，３Ｙに跨ることはない。このとき、消去回路４３は各メモリブロック２Ｙ，３Ｙに兼用される。したがって、この実施例では、指定されたブロックの消去動作は、何れか一方のメモリブロック２Ｙ又は３Ｙで行われる。
タイミングコントローラ４６Ｙは、コマンドレジスタ１５に書き込みコマンドが設定されると、データ入出力バッファ７を介して供給される書き込みデータを、例えばアドレス信号Ａ０〜Ａ２０によって指示されるメモリセルに書き込むための制御信号を書き込み回路４５に供給する。書き込み動作は、特に制限されないが、バイト単位での書き込みとされ、バイトデータの書き込みはアドレス信号Ａ０〜Ａ２０によって指定される何れか一方のメモリブロックで行われる。
本実施例において最上位のアドレス信号Ａ２０は前述の通り、その論理値に従ってメモリブロック２Ｙ又はメモリブロック３Ｙの何れを選択するかを示すための信号とみなされる。例えば、Ａ２０＝０はメモリブロック２Ｙを選択し、Ａ２０＝１はメモリブロック３Ｙを選択するものとみなされる。尚、この実施例においてＡ２０によるメモリブロックの選択とは、メモリブロック２Ｙ，３Ｙに含まれるアドレスデコーダによるメモリセルの選択動作を意味する。したがって、アドレス信号に含まれるＡ２０が０のときはメモリブロック２Ｙに含まれるメモリセルがアクセス対象とされ、Ａ２０が１のときはメモリブロック３Ｙに含まれるメモリセルがアクセス対象とされる。
ａ０，ａ０＊〜ａ２０，ａ２０＊は前記アドレス信号Ａ０〜Ａ２０の内部相補アドレス信号である。２２は入出力回路４に対する制御信号、２３は入出力回路５に対する制御信号、２４は選択回路６に対する制御信号を意味する。
本実施例のフラッシュメモリ１Ｃは、メモリブロック２Ｙ又は３Ｙの何れか一方に救済不可能な欠陥がある場合、パーシャル品として利用される。本実施例のフラッシュメモリ１Ｃでは、２個のパーシャル品を１個の完動品と完全互換とするために、ヒューズプログラム回路４７を備え、更に前記タイミングコントローラ４６Ｙは抑止条件判定回路４８Ｙを備える。
前記ヒューズプログラム回路４７は、第３の実施例と同様に、信号ＰＳＬを出力するヒューズ回路４７０、信号ＤＥ１を出力するヒューズ回路４７１、及び信号ＤＥ２を出力するヒューズ回路４７２を有する。前記信号ＰＳＬ，ＤＥ１，ＤＥ２は前記抑止条件判定回路４８Ｙと論理回路４６０Ｙに供給される。前記抑止条件判定回路４８Ｙ及び論理回路４６０Ｙは、信号ＰＳＬがパーシャル品であることを示すのを条件に、前記信号ＤＥ１，ＤＥ２に基づいて、救済不可能なメモリブロックに対する消去、書き込み、読み出しなどの動作を抑止する。前記抑止条件判定回路４８Ｙは第３の実施例における抑止条件判定回路４８と実施的に同じ機能を実現する。前記論理回路４６０Ｙは、前記メモリブロックの消去や書き込み動作を抑止するとき、レディー／ビジー信号ＭＲ／Ｂをレディー状態として外部に出力する。尚、第３１図において第３の実施例で説明したものと同一の回路ブロック及び信号には同一符号を付してある。
第３２図にはヒューズプログラム回路４７の設定状態に応じてデータ入出力バッファ７の出力動作を抑止する回路の一例が示される。同図において４６１Ａは出力制御論理回路、４６１Ｂはアンドゲートであり、それらは論理回路４６０Ｙに含まれる。出力制御論理回路４６１Ａは、コマンドによってデータの読み出しモードが設定されたとき、メモリセルからの読み出しデータを外部に出力するタイミング信号４６１Ｃを生成する。アンドゲート４６１Ｂはそのタイミング信号４６１Ｃと前記抑止条件判定回路４８Ｙからの抑止信号３３Ｂを２入力とし、その出力でデータ入出力バッファ７の出力動作を制御する。
前記抑止条件判定回路４８Ｙには、前記第２１図に例示された回路と同様の論理構成を採用することが出来る。但し、ａ０に代えてａ２０が供給される。パーシャル品でない場合（ＰＳＬ＝１）、抑止信号３３Ｂは常時非活性化レベル（ハイレベル）にされるので、データ入出力バッファ７の出力動作は一切抑止されない。パーシャル品の場合に（ＰＳＬ＝０）、メモリブロック２Ｙが救済不可能なときヒューズ回路４７１のヒューズが切断されて信号ＤＥ１＝０になっていると（このとき当然ＤＥ２＝１である）、ａ２０＝０（メモリブロック２Ｙに対するアクセス）ならば抑止信号３３Ｂが活性化レベル（ローレベル）にされ、ａ２０＝１（メモリブロック３Ｙに対するアクセス）ならば、抑止信号３３Ｂが非活性化レベル（ローレベル）にされる。同様に、パーシャル品の場合に（ＰＳＬ＝０）、メモリブロック３Ｙが救済不可能で、信号ＤＥ２＝０になっていると（このとき当然ＤＥ１＝１である）、ａ２０＝１（メモリブロック３Ｙに対するアクセス）ならば抑止信号３３Ｂが活性化レベル（ローレベル）にされ、ａ２０＝０（メモリブロック２Ｙに対するアクセス）ならば、抑止信号３３Ｂが非活性化レベル（ローレベル）にされる。
したがって、メモリブロック２Ｙが不良（ＤＥ１＝０）のパーシャル品において（ＰＳＬ＝０）、メモリブロック２Ｙに対する読み出し動作アクセスが指示されても（ａ２０＝０）、データ入出力バッファ７の出力動作は抑止される。同様に、メモリブロック３Ｙが不良（ＤＥ２＝０）のパーシャル品において（ＰＳＬ＝０）、メモリブロック３Ｙに対する読み出し動作アクセスが指示されても（ａ２０＝１）、データ入出力バッファ７の出力動作は抑止される。
第３３図にはヒューズプログラム回路４７の設定状態に応じて消去制御回路４３０Ｙの動作を抑止する回路の一例が示される。同図において４６２Ａは消去起動制御論理回路、４６２Ｅはアンドゲートであり、それらは論理回路４６０Ｙに含まれている。消去起動制御論理回路４６２Ａは、コマンドによって消去モードが設定されたとき、消去動作の起動タイミング信号４６２Ｆを生成する。アンドゲート４６２Ｅはそのタイミング信号４６２Ｆと前記抑止信号３３Ｂを入力する。
これによれば、メモリブロック２Ｙが不良（ＤＥ１＝０）のパーシャル品において（ＰＳＬ＝０）、消去動作の起動信号４６２Ｆが活性化されても、メモリブロック２Ｙに対する消去の場合には（ａ２０＝０）、抑止信号３３Ｂによって消去制御回路４３０Ｙの起動が抑止される。同様に、メモリブロック３Ｙが不良（ＤＥ２＝１）のパーシャル品において（ＰＳＬ＝０）、消去動作の起動信号４６２Ｆが活性化されても、メモリブロック３Ｙに対する消去の場合（ａ２０＝１）、抑止信号３３Ｂによって消去制御回路４３０Ｙの起動が抑止される。
第３４図にはヒューズプログラム回路４７の設定状態に応じて消去ベリファイ制御回路４３１Ｙの動作を抑止する回路の一例が示される。同図において４６３Ａは消去ベリファイ起動制御論理回路、４６３Ｇはアンドゲートであり、それらはタイミングコントローラ４６Ｍに含まれている。消去ベリファイ起動制御論理回路４６２Ａは、コマンドによって消去モードが設定されたとき、消去ベリファイ動作の起動タイミング信号４６３Ｅを生成する。消去ベリファイ制御回路４３１Ｙは消去ベリファイ動作が起動されると、メモリブロック２Ｙ，３Ｙの消去対象ブロックから、例えばバイト単位でデータを読出させる。読出されたデータは消去ベリファイ判定回路４３２Ｙに供給され、それが消去状態の論理値にされているか否かが判定される。消去ベリファイ判定回路４３２Ｙは例えば第２２図に示されるように、８入力のナンドゲートと等価な論理回路によって構成することができる。消去ベリファイ判定回路４３２Ｙは、消去対象ブロックの全てのメモリセルが消去状態にされたことを検出することによって出力信号４３２Ａを論理値“１”から論理値“０”に反転する。
前記アンドゲート４６３Ｇは前記信号４６３Ｅ、３３Ｂ，４３２Ａを３入力とし、メモリブロック２Ｙが不良の場合（ＰＳＬ＝０，ＤＥ１＝０）、メモリブロック２Ｙの指定とみなされるａ２０＝０とされることにより消去ベリファイ制御回路４３１Ｙの起動を抑止する。即ちアンドゲート４６３Ｂの出力状態を消去完了の状態（論理値“０”出力）に維持させる。一方、メモリブロック３Ｙが不良の場合（ＰＳＬ＝０，ＤＥ２＝０）には、メモリブロック３Ｙの指定とみなされるａ２０＝１とされることにより消去ベリファイ制御回路４３１Ｙの起動を抑止する。即ちアンドゲート４６３Ｂの出力状態を消去完了の状態（論理値“０”出力）に維持させる。尚、第３４図において第１８図に示されるものと同一機能を有するものにはそれと同一符号を付してある。
第３５図にはヒューズプログラム回路４７の設定状態に応じて書き込み制御回路４５０の動作を抑止する回路の一例が示される。この回路は第１９図の回路構成と実質的に同じであり、抑止条件判定回路４８Ｙのアドレス入力がａ２０にされている点が相違するだけである。この回路によれば、メモリブロック２Ｙが不良（ＤＥ１＝０）のパーシャル品において（ＰＳＬ＝０）、ａ２０＝０によってメモリブロック２Ｙのメモリセルが書き込み対象に指示されたとしても、書き込み制御回路４５０の起動は抑止される。同様に、メモリブロック３Ｙが不良（ＤＥ２＝０）のパーシャル品において（ＰＳＬ＝０）、ａ２０＝１によってメモリブロック３Ｙのメモリセルが書き込み対象に指示されても、書き込み制御回路４５０の起動は抑止される。尚、第３５図において第１９図に示されるものと同一機能を有するものにはそれと同一符号を付してある。
第３６図にはヒューズプログラム回路４７の設定状態に応じて書き込みベリファイ制御回路４５１の動作を選択的に抑止する回路の一例が示される。この回路は第２０図の回路構成と実質的に同じであり、抑止条件判定回路４８Ｙのアドレス入力がａ２０にされている点が相違するだけである。この回路によれば、アンドゲート４６５Ｂは、メモリブロック２Ｙが不良（ＤＥ１＝０）のパーシャル品において（ＰＳＬ＝０）、ａ２０＝０によってメモリブロック２Ｙのメモリセルが書き込み対象に指示されても、書き込み制御回路４５０と同様書き込みベリファイ制御回路４５１の起動を抑止する。即ちローレベルの抑止信号３３Ｂによってアンドゲート４６５Ｂの出力状態が書き込み完了状態（論理値“０”出力）に維持される。また、前記アンドゲート４６５Ｂは、メモリブロック３Ｙが不良（ＤＥ２＝０）のパーシャル品において（ＰＳＬ＝０）、ａ２０＝１によってメモリブロック３Ｙのメモリセルが書き込み対象に指示されても、書き込み制御回路４５０と同様に書き込みベリファイ制御回路４５１の起動を抑止する。即ちローレベルの抑止信号３３Ｂによってアンドゲート４６５Ｂの出力状態が書き込み完了状態（論理値“０”出力）に維持される。
第４の実施例に係るフラッシュメモリ１Ｃも前記第２４図で説明したのと同じ工程を経て、個々に、完動品、上位パーシャル品、下位パーシャル品、不良品に選別され、その選別内容に応じ前記ヒューズプログラム回路４７の設定が行われる。ヒューズプログラム回路の設定内容は第２４図で説明した内容と同じとされる。パーシャル品チップは、上位パーシャル品と下位パーシャル品がペアとされ、例えば第３図及び第４図で説明したメモリデバイスとして封止される。そのようなメモリデバイスを適用して第５図で説明したメモリカードを構成することが出来る。
第３７図には第３１図に示されるフラッシュメモリ１Ｃの完動品に対する消去動作の手順の一例が示される。第３７図の（Ａ）に示されるフラッシュメモリのアドレスマップにおいて、＃０，…，＃１０４８５７５，…はバイトアドレスである。第３１図のフラッシュメモリ１Ｃは最上位のアドレスビットＡ２０がメモリブロックの選択情報とみなされる。特に制限されないが、下位メモリブロック２Ｙの最終バイトアドレスは＃１０４８５７５とされ、上位メモリブロック３Ｙの先頭バイトアドレスは＃１０４８５７６とされる。完動品のヒューズプログラム回路４７の設定状態は前述の通りである。
完動品に対する消去の手順を示す第３７図の（Ｃ）は第２５図の（Ｃ）に対し、ステップＳｅ１４，Ｓｅ１５，Ｓｅ１６が相違されている。すなわち、一括消去単位ブロックは、メモリブロックの選択情報とみなされるＡ２０の論理値に従って何れか一方のメモリブロックに含まれるものとされる。その他の点は、第２５図で説明した内容と同じである。
第３８図には第３１図に示されるフラッシュメモリの下位パーシャル品に対する消去動作の手順の一例が示される。下位パーシャル品のヒューズプログラム回路４７の設定状態は前述の通りである。この場合、第３８図の（Ｂ）に示されるように上位メモリブロック３Ｙは不良である。この例では、第３８図の（Ａ）のアドレスマップに示されるように、下位メモリブロック２Ｙに含まれる消去ブロック２０４８と上位メモリブロック３Ｙに含まれる消去ブロック２０４９，２０５０を連続消去の対象とする。
第３８図の（Ｃ）に示され消去動作手順において、それら消去対象ブロックはステップＳｅ２，Ｓｅ３で指定される。ステップＳｅ５で消去処理が開始されると、上位メモリブロック３Ｙに含まれる消去ブロックに対する消去動作と消去ベリファイ動作が抑止される（Ｓｅ１４０，Ｓｅ１４１，Ｓｅ１４２，Ｓｅ１５１，Ｓｅ１５２）。即ち、第３３図及び第３４図に基づいて説明したようにヒューズプログラム回路４７から出力される信号ＤＥ２がローレベルにされる結果、それら処理が抑止される。
第３９図には第３１図に示されるフラッシュメモリの上位パーシャル品に対する消去動作の手順の一例が示される。上位パーシャル品のヒューズプログラム回路４７の設定状態は前述の通りである。この場合、第３９図の（Ｂ）に示されるように下位メモリブロック２Ｙは不良である。この例では、第３９図の（Ａ）のアドレスマップに示されるように、下位メモリブロック２Ｙに含まれる消去ブロック２０４８と上位メモリブロック３Ｙに含まれる消去ブロック２０４９，２０５０を連続消去の対象とする。
第３９図の（Ｃ）に示され消去動作手順において、それら消去対象ブロックはステップＳｅ２，Ｓｅ３で指定される。ステップＳｅ５で消去処理が開始されると、下位メモリブロック２Ｙに含まれる消去ブロックに対する消去動作と消去ベリファイ動作が抑止される（Ｓｅ１４０，Ｓｅ１４１，Ｓｅ１４２，Ｓｅ１５１，Ｓｅ１５２）。即ち、第３３図及び第３４図に基づいて説明したようにヒューズプログラム回路４７から出力される信号ＤＥ１がローレベルにされる結果、それら処理が抑止される。
第４０図には第３１図に示されるフラッシュメモリの完動品に対する書き込み動作の手順の一例が示される。この書き込み手順は第２８図の手順と基本的に同じである。
第４１図には第３１図に示されるフラッシュメモリの下位パーシャル品に対する書き込み動作の手順の一例が示される。第２９図との相違点はアドレス信号の最上位ビットＡ２０によってメモリブロックが指定される点であり、Ａ２０＝１のとき、上位メモリブロック３Ｙに対する書き込み動作と書き込みベリファイ動作が抑止される（Ｓｗ４１，Ｓｗ５１）。即ち、第１９図及び第２０図に基づいて説明したようにヒューズプログラム回路４７から出力される信号ＳＰＬ，ＤＥ２がローレベルにされ、Ａ２０＝１（ａ２０＝１）の場合には抑止信号３３Ｂはローレベルにされる結果、それらの処理が抑止される。下位メモリブロック２Ｙに対しては書き込み及び書き込みベリファイ動作が行われる（Ｓｗ４２，Ｓｗ５２）。
第４２図には第３１図に示されるフラッシュメモリの上位パーシャル品に対する書き込み動作の手順の一例が示される。第３０図との相違点はアドレス信号の最上位ビットＡ２０によってメモリブロックが指定される点であり、Ａ２０＝０のとき、下位メモリブロック２Ｙに対する書き込み動作と書き込みベリファイ動作が抑止される（Ｓｗ４１，Ｓｗ５１）。即ち、第１９図及び第２０図に基づいて説明したようにヒューズプログラム回路４７から出力される信号ＳＰＬ，ＤＥ１がローレベルにされ、Ａ２＝０（ａ２０＝０）の場合に抑止信号３３Ｂがローレベルにされる結果、それらの処理が抑止される。上位メモリブロック３Ｙに対しては書き込み及び書き込みベリファイ動作が行われる（Ｓｗ４２，Ｓｗ５２）。
上記各実施例によれば以下の作用効果を得ることができる。
第１、２、４の実施例によれば、アドレス情報に基づいて選択されようとするメモリブロックが前記ヒューズプログラム回路３０、１００、４７にて指定されているメモリブロック（パーシャル品における不良メモリブロック）に一致するとき、データの書き換え動作（消去、書き込み）の指示に対しては前記第１の制御手段１１，８１又は消去回路４３、書き込み回路４５及びタイミングコントローラ４６にてその動作を抑止でき、また、情報読出し動作の指示に対してはデータ入出力バッファ７のデータ出力動作を同じく抑止できる。
第１乃至第４の実施例によれば、不良メモリブロックに対するアクセスが検出されたとき、データの書き換え動作の指示に対してはその動作の完了を意味するステータスＭＲ／Ｂを当該動作の完了とは無関係に外部出力可能にでき、データ読出し動作の指示に対しては同じくデータ入出力バッファのデータ出力動作を抑止できる。
パーシャル品としての半導体メモリ自らによる前記抑止機能により、システム上、メモリブロックを指定する特定アドレスを半導体メモリの外部で固定したりする処理を要することなくパーシャル品を利用できるようになる。
したがって、上位パーシャル品１−Ｕと下位パーシャル品１−Ｌを外部端子を共通接続してメモリデバイスを簡単に構成することができる。これにより、当該メモリデバイス４０は、外部端子仕様若しくは利用形態の点において、完動品の半導体メモリと互換を達成することができる。
更に、パーシャル品における不良のメモリブロックに対する外部からの情報書き換え動作が指示されても、当該メモリブロックの情報書き換え動作が抑止され、或いは、前述のようにデータの書き換え動作の完了を意味するステータスを当該動作の完了とは無関係に外部出力可能にするから、外部からのアクセスによってパーシャル品の欠陥部分の動作が指定された場合に当該パーシャル品の欠陥部分を代替する別のパーシャル品との間で内部状態に矛盾を生じないようにすることができる。
製造プロセスなどとの関係で、複数のパーシャル品の夫々の不良部分には偏りが発生することが予想される。メモリブロックを選択するものとみなされるアドレス情報をヒューズプログラム回路３４に設定された値に従って選択的に論理反転する論理手段１０４を採用することにより、不良部分が相違されるパーシャル品が数量的に偏っても、ヒューズプログラム回路３４の情報設定の仕方によって、外部から供給されるアドレス信号に対する見かけ上の動作可能メモリブロックの配置を自由に変更でき、これにより、動作領域が相補的とされるパーシャル品を組み合わせて良品を代替する場合、数量的に多い方の不良形態のパーシャル品が余ってしまう事態を防止することができる。
フラッシュメモリのパーシャル品を利用したメモリカード５０は、上位パーシャル品１−Ｕと下位パーシャル品１−Ｌを、完動品としてのフラッシュメモリに代えて、配線基板上で相互の外部端子を共通接続して実装して構成することができる。パーシャル品としてのフラッシュメモリの不良部分に対する処理は前述のようにヒューズプログラム回路をプログラムすることによってフラッシュメモリの内部で実現できるから、フラッシュメモリの特定アドレス端子の入力レベルを固定する処理を一切要しない。そして、メモリカードに利用するフラッシュメモリがパーシャル品であっても完動品であっても、実装基板の配線、カードコントローラのチップ選択論理を共通化できる。
したがって、パーシャル品を利用したメモリデバイスやメモリカードに対し、完動品を利用したものとの良好な互換性を実現できる。半導体メモリのパーシャル品を完動品に代えてそのままメモリデバイスやメモリカードに適用することができる。
以上本発明者によってなされた発明を実施例に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、メモリブロックは２個に限定されず、４個、８個等にすることも可能である。また、半導体メモリはフラッシュメモリに限定されず、ＥＰＲＯＭ、ＥＥＰＲＯＭ、マスクＲＯＭ等のその他の不揮発性半導体メモリ、ランダムアクセスメモリにも広く適用することができる。
産業上の利用可能性
以上のように、本発明は、フラッシュメモリなどの半導体メモリ、救済不可能な部分的欠陥を有する半導体メモリを組み合わせて良品の半導体メモリと互換性を達成したメモリデバイス、そのようなメモリデバイス等を用いたメモリカードに適用でき、それらは、大小さまざまなコンピュータシステムの記憶回路に適用することができる。
Claims (11)
- 多数のメモリセルを含んで構成される複数個のメモリブロックと、前記メモリブロックへの書き込みデータが外部から供給されると共にメモリブロックからの読み出しデータを外部に出力するデータ入出力バッファと、前記メモリセルに対するデータの書き換えとデータの読み出しを制御する第１の制御手段とを含む半導体メモリにおいて、
前記複数のメモリブロックの中に存在する一部の不良メモリブロックを指定する第１の記憶手段と、第１の記憶手段が指定する不良メモリブロックのアクセスをアドレス信号に基づいて検出する検出手段とを設け、
前記制御手段は、前記検出手段が不良メモリブロックに対するアクセスを検出すると、データの書き換え動作の指示に対してはその動作を抑止し、データ読出し動作の指示に対してはデータ入出力バッファのデータ出力動作を抑止するものでることを特徴とする半導体メモリ。 - 電気的に書き換え可能な多数のメモリセルを含んで構成される複数個のメモリブロックと、前記メモリブロックへの書き込みデータが外部から供給されると共にメモリブロックからの読み出しデータを外部に出力するデータ入出力バッファと、前記メモリセルに対するデータの書き換えとデータの読み出しを制御する第１の制御手段とを含む半導体メモリにおいて、
前記複数のメモリブロックの中に存在する一部の不良メモリブロックを指定する第１の記憶手段と、第１の記憶手段が指定する不良メモリブロックのアクセスをアドレス信号に基づいて検出する検出手段とを設け、
前記制御手段は、前記検出手段が不良メモリブロックに対するアクセスを検出すると、データの書き換え動作の指示に対してはその動作の完了を意味するステータスを当該動作の完了とは無関係に外部出力可能に形成し、データ読出し動作の指示に対してはデータ入出力バッファのデータ出力動作を抑止するものでることを特徴とする半導体メモリ。 - 電気的に書き換え可能な多数のメモリセルを含んで構成される複数個のメモリブロックと、前記メモリブロックへの書き込みデータが外部から供給されると共にメモリブロックからの読み出しデータを外部に出力するデータ入出力バッファと、前記メモリセルに対するデータの書き換えとデータの読み出しを制御する第１の制御手段とを含む半導体メモリにおいて、
前記複数のメモリブロックの中に存在する一部の不良メモリブロックを指定する第１の記憶手段と、第１の記憶手段が指定する不良メモリブロックのアクセスをアドレス信号に基づいて検出する検出手段とを設け、
前記制御手段は、前記検出手段が不良メモリブロックに対するアクセスを検出すると、データの書き換え動作の指示に対してはその動作を抑止して当該動作の完了を意味するステータスを外部出力可能に形成し、データ読出し動作の指示に対してはデータ入出力バッファのデータ出力動作を抑止するものでることを特徴とする半導体メモリ。 - 前記第１の記憶手段が指定する不良メモリブロックのアクセスを検出するために前記検出手段にアドレス情報を供給する経路に、入力を選択的に反転して出力可能とする論理手段を設けると共に、この論理手段による入力の反転動作の可否を決定する制御情報を保有する第２の記憶手段を設けて成るものであることを特徴とする請求の範囲第２項記載の半導体メモリ。
- 請求の範囲第１項記載の半導体メモリを複数個含み、それら半導体メモリは相互に一方が他方の不良メモリブロックを代替する関係を有し、夫々の半導体メモリにおいて相互に同一機能を有する外部端子が共通接続されて成るものであることを特徴とするメモリデバイス。
- 請求の範囲第２項記載の半導体メモリを複数個含み、それら半導体メモリは相互に一方が他方の不良メモリブロックを代替する関係を有し、夫々の半導体メモリにおいて相互に同一機能を有する外部端子が共通接続されて成るものであることを特徴とするメモリデバイス。
- 請求の範囲第６項記載のメモリデバイスをカード基板に複数個実装して成り、夫々のメモリデバイスは前記外部端子として外部データ入出力端子、チップ選択端子、アドレス入力端子を供え、
前記外部データ入出力端子がカード基板のデータ配線に共通接続されたメモリデバイスに対して、当該メモリデバイス毎にチップ選択端子がカード基板の相互に異なるチップ選択信号配線に結合されると共に、夫々のメモリデバイスの外部アドレス入力端子がカード基板のアドレス信号配線に共通接続されて成るものであることを特徴とするメモリカード。 - 一方が前記カード基板の外部とインタフェースされ他方が前記データ配線、チップ選択信号配線及びアドレス信号配線に結合されたカードコントローラを備え、該カードコントローラは、外部から与えられるアドレス情報の一部をデコードして前記チップ選択信号を生成するデコード手段を含んで成るものであることを特徴とする請求も範囲第７項記載のメモリカード。
- 多数のメモリセルを含んで構成される複数個のメモリブロックと、前記メモリブロックへの書き込みデータが外部から供給されると共にメモリブロックからの読み出しデータを外部に出力するデータ入出力バッファと、前記メモリセルに対するデータの書き換えとデータの読み出しを制御する第１の制御手段とを含む半導体メモリにおいて、
前記複数のメモリブロックの中に存在する一部の不良メモリブロックを指定する第１の記憶手段を設け、
前記制御手段は、前記第１の記憶手段が指定する不良メモリブロックに対し、データの書き換え動作の指示に対してはその動作を抑止し、データ読出し動作の指示に対してはデータ入出力バッファのデータ出力動作を抑止するものでることを特徴とする半導体メモリ。 - 電気的に書き換え可能な多数のメモリセルを含み、アドレス信号の最下位ビットによって何れか指定される２個のメモリブロックと、前記メモリブロックへの書き込みデータが外部から供給されると共にメモリブロックからの読み出しデータを外部に出力するデータ入出力バッファと、前記メモリセルに対するデータの書き換えとデータの読み出しを制御する第１の制御手段とを含む半導体メモリにおいて、
前記２個のメモリブロックの何れか一方のメモリブロックを指定する第１の記憶手段と、第１の記憶手段が指定する不良メモリブロックのアクセスをアドレス信号の最下位ビットに基づいて検出する検出手段とを設け、
前記制御手段は、前記検出手段が不良メモリブロックに対するアクセスを検出すると、データの書き換え動作の指示に対してはその動作の完了を意味するステータスを動作の完了とは無関係に外部出力可能に形成し、データ読出し動作の指示に対してはデータ入出力バッファのデータ出力動作を抑止するものでることを特徴とする半導体メモリ。 - 電気的に書き換え可能な多数のメモリセルを含み、アドレス信号の最上位ビットによって何れか指定される２個のメモリブロックと、前記メモリブロックへの書き込みデータが外部から供給されると共にメモリブロックからの読み出しデータを外部に出力するデータ入出力バッファと、前記メモリセルに対するデータの書き換えとデータの読み出しを制御する第１の制御手段とを含む半導体メモリにおいて、
前記２個のメモリブロックの何れか一方のメモリブロックを指定する第１の記憶手段と、第１の記憶手段が指定する不良メモリブロックのアクセスをアドレス信号の最上位ビットに基づいて検出する検出手段とを設け、
前記制御手段は、前記検出手段が不良メモリブロックに対するアクセスを検出すると、データの書き換え動作の指示に対してはその動作を抑止して当該動作の完了を意味するステータスを外部出力可能に形成し、データ読出し動作の指示に対してはデータ入出力バッファのデータ出力動作を抑止するものでることを特徴とする半導体メモリ。
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