JPS6157097A - ダイナミツク半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ＣＡＳビフォアＲＡＳリフレッシュが可能な
ダイナミック半導体メモリに関する。

（従来の技術） 近年、半導体技術の進歩は著しく、＊にメモリ拳セル構
造が簡単なダイナミック半導体メ七り（ダイナミック・
ランダム・アクセス半導体メモリ。

以下、ＤＲＡＭという−では高集積化が進んでいる。

ところがＤＲＡＭではメモリ・セルのデータ保持のため
スタンド拳パイ時においても、メモリ・セルをリフレッ
シ、する必要がアシ、このリフレッシ、・コントロール
が複維であるという欠点があった。この欠点を改善する
ためリフレッシ、・アトＤＲＡＭの開発が行なわれるよ
うになってき九。

以下１図面を用いて詳しく説明する。

第３図は従来のＣＡＳビフォアＲＡＳリフレ、シュ可能
なりＲＡＭの一例を示すプロ、り図、第４図はそのＣＡ
ＳビフォアＲＡＳリフレ、シュｅモードを示すタイミン
グ図である。

第３図、第４図において、１１はＸアドレス・パ、ファ
、１２はＸデコーダ、１３はＹアドレス・バッファ、１
４ｔｉＹデコーダ、１５はセンス・アンプ、１６はメモ
リ・セル・アレー、１７ｔｉＩ１０回路、１８はデータ
・アウト−バッファ、１９はデータ・イン・バッファ、
２０はＲＡＳタイミング発生回路、２１はＣＡＳタイミ
ング発生回路、２２はライト・タイミング発生回路、２
３はリフレ。

シー拳アドレス・カウンタ、ＣＡＳは（カラム・アドレ
ス・ストローフ）クロッ／、ＲＡＳは（ｅｌ−・アドレ
ス・ストローブ）クロ、りである。

第３図に示すリフレッシ、・アドレス・カウンタ２３は
第４図に示すＣＡＳビフォアＲＡＳリフレッシュ時にだ
け動作する。すなわち％ＣＡＳビフォベルになるとき、
ＣＡＳクロ、りが１０″レベルになっているとりフレッ
シュ・アドレス・カウンタ２３の出力をアドレス・デー
タとしてリフレッシュを行なう。

以上述べたように、リフレッシ−・アドレス・カウンタ
管内蔵すれば外部アドレスを必要とせず、ＲＡＳクロッ
クとＣＡＳクロ、りだけでり７し、シ１を行ない、セル
・データを保持する事ができる。

以上、ＤＲＡＭのＣＡＳビフォアＲＡＳリフレッシュ・
モードの動作説明を行なったが、従来のＤＲ必要とする
ため、外部コントロールが複雑になるという欠点があっ
た。

（発明の目的） 本発明の目的は、上記の欠点を除去することによシ、外
部コントロールが簡単なＣＡＳビフォアＲＡＳリフレッ
シュが可能なダイナミック半導体メモリを提供する事に
ある。

（発明の構成） 本発明のダイナミック半導体メモリは、ＣＡＳビフォア
ＲＡＳリフレッシュが可能な半導体メモリにおいて、Ｃ
ＡＳビフォアＲＡＳリフレ、シー・モードでＲＡＳクロ
、りを所定の期間以上１０”レベル（シュ・モードから
セルフ・リフレッシュ・モードに遷移するりフレ、シ、
制御手段を有する事から構成される。

（作用） 本発明のＤＲＡＭは、第１図の一実施例のプロ。

り図に示すように、タイマ２４を有するリフレッシ、タ
イミング発生回路２５からなる制御手段により、セルフ
・す７し、シュ動作を可能としたものであり、これによ
りリフレッシ−のための外部コントロールが簡単とカる
。

（実施例） 以下、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例を示すプロ、り図。

第２図はそのセルフゆリフレッシュ・モードを示すタイ
ミング図である。

本実施例は、第３図に示す従来例の回路に、ＣＡＳｋ’
７オアＲＡＳリフレ、シュモードでコントロ一ル・クロ
、りＲＡＳを所定の期間以上”０°レベル（活性状態）
に保つとＣＡＳビフォアＲＡＳリフレッシ、・モードカ
ラセルフ拳すフレ、シ、・モードに遷移するりフレフシ
。制御手段として、タイマ２４を有するリフレッシュタ
イミング発生回路２５をＲＡＳタイミング発生回路２０
とリフレッシュ・アドレス・カウンタ２３間に接続した
事から構成される。

次に、第２図のタイミング図を参照し本実施例の動作に
ついて説明する。

第２図において１時刻ｔ３□からｔｓｚはＣＡＳビフォ
アＲＡＳリフレッシュ・モードであり、時刻ｔ３ｚかう
ｔ３ｓはセルフ・リフレッシュ・モードである。

時刻ｔ３□でＲＡＳクロックが“０”レベル（活性状態
）になるとき、ＣＡＳクロックが１０＃レベルであれば
。

ＲＡＳタイミング発生回路２０が動作し、リフレ。

シュ・アドレス・カウンタ２３の出力をアドレス・デー
タとしてリフレッシ、を行なう。その後。

タイマ２４が動作し、時刻ｔ、２になるとセルフ・リフ
レッシュ・モードに遷移し、タイマ２４の出　６一 力でり７し、シュ・タイミング発生回路２５を動作させ
、リフレッシ、・アドレス・カウンタ２３の出力をアド
レス・データとしてリフレッシ、を行なう。そして、＠
２図の時刻ｔｓｓでＲＡＳクセ。

りが″１”レベル（非活性状！りになるとセルフ・リフ
レッシュ・モードは解除される。

以上、述べたようにＣＡＳビフォアＲＡＳリフレッシュ
・モード金応用する事により、セルフ・す７し、シュ動
作をコントロールする事が可能である。

なお、タイマ２４ｆ：有するリフレ、シュタイミング発
生回路２５の具体的な回路構成については説明しなかつ
たけれども、これは公知の技術によシ容易に作ることが
できる。

（発明の効果） 以上、詳細に説明したとうヤ１本発明のダイナミック半
導体メモリは、す７し、シー制御手段を有しているので
、セルフ・リフレッシュ動作が可能でオ夛、リフレッシ
−のための外部コントロールが簡単になるという効果を
有している。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
そのセルフ・リフレッシＪｌｈ”モードを示すタイミン
グ図、第３図は従来のＣＡＳビフォアＲＡＳリフレ、シ
ュ可能なダイナミック半導体メモリの一例を示すブロッ
ク図、第４図はそのＣＡＳビフォアＲＡＳす７レツシ、
・モードを示すタイミング図である。 １１・・・・・・Ｘアドレス・バッファ、１２・・・・
・・Ｘデコ−／、１３・・・・・・Ｘアドレス・バッフ
ァ、１４−−−−・・Ｙデコーダ％　１５・・・・・・
センス−アンプ、１６・・・・・・メモリ・セル・アレ
ー、１７・・・・・・Ｉ１０回路、１８・・・・・・デ
ーターアウト−バッファ、１９・・・・・・データ・イ
ン・バッファ、２０・・・・・・ＲＡＳタイミング発生
回路、２１・・・・・・ＣＡＳタイミング発生回路％　
２２・・・・・・ライト・タイミング発生回路、２３・
・・・・・リフレッシ、・アドレス拳カウンタ、２４・
・・・・・タイ！％　２５・・・・・・リフレッシ、・
タイミング発生回路％ＣＡＳ・・・・・・（カラム・ア
ドレス・ストローブ）クロ、り、ＲＡＳ　（（ロー・ア
ドレス拳ストローフ）クロ、り。

Claims (2)

【特許請求の範囲】
1. （１）ＣＡＳビフォアＲＡＳリフレッシュが可能なダイ
   ナミック半導体メモリにおいて、ＣＡＳビフォアＲＡＳ
   リフレッシュ・モードでＲＡＳクロックを所定の期間以
   上“０”レベル（活性状態）に保つとＣＡＳビフォアＲ
   ＡＳリフレッシュ・モードからセルフ・リフレッシュ・
   モードに遷移するリフレッシュ制御手段を有する事を特
   徴とするダイナミック半導体メモリ。
2. （２）リフレッシュ制御手段がＲＡＳクロックを“１”
   レベル（非活性状態）にするとセルフ・リフレッシュ・
   モードが解除されるよう構成されてなる特許請求の範囲
   第（１）項記載のダイナミック半導体メモリ。