JPH0547175A - ダイナミツク型記憶装置 - Google Patents
ダイナミツク型記憶装置Info
- Publication number
- JPH0547175A JPH0547175A JP4015990A JP1599092A JPH0547175A JP H0547175 A JPH0547175 A JP H0547175A JP 4015990 A JP4015990 A JP 4015990A JP 1599092 A JP1599092 A JP 1599092A JP H0547175 A JPH0547175 A JP H0547175A
- Authority
- JP
- Japan
- Prior art keywords
- self
- address strobe
- refresh
- strobe signal
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
(57)【要約】
【目的】 外部から印加される行アドレスストローブ信
号と列アドレスストローブ信号の電圧変化のタイミング
を検出してセルフリフレッシュを行う。 【構成】 外部から印加される行アドレスストローブ信
号１と列アドレスストローブ信号２の電圧変化のタイミ
ングを検出してセルフリフレッシュ要求を受け付けるセ
ルフリフレッシュ制御回路３と、その出力で起動され、
所定の期間が経過した後、記憶装置をセルフリフレッシ
ュ動作状態に設定する回路手段とを備える。このように
すれば、内部アドレスカウンタのチェックを行うための
テストサイクル等の機能を損なうことなく、セルフリフ
レッシュ機能を付加することができ、従来の汎用２マル
チアドレスタイプのダイナミック型記憶装置と完全な上
位互換性を実現することができる。
号と列アドレスストローブ信号の電圧変化のタイミング
を検出してセルフリフレッシュを行う。 【構成】 外部から印加される行アドレスストローブ信
号１と列アドレスストローブ信号２の電圧変化のタイミ
ングを検出してセルフリフレッシュ要求を受け付けるセ
ルフリフレッシュ制御回路３と、その出力で起動され、
所定の期間が経過した後、記憶装置をセルフリフレッシ
ュ動作状態に設定する回路手段とを備える。このように
すれば、内部アドレスカウンタのチェックを行うための
テストサイクル等の機能を損なうことなく、セルフリフ
レッシュ機能を付加することができ、従来の汎用２マル
チアドレスタイプのダイナミック型記憶装置と完全な上
位互換性を実現することができる。
Description
【０００１】
【産業上の利用分野】本発明は、内部アドレスカウンタ
で発生したリフレッシュアドレスを用いた非同期リフレ
ッシュ動作機能をそなえたダイナミック型記憶装置に関
するものである。
で発生したリフレッシュアドレスを用いた非同期リフレ
ッシュ動作機能をそなえたダイナミック型記憶装置に関
するものである。
【０００２】
【従来の技術】近年、ダイナミック型記憶装置において
は、種々のリフレッシュ動作の機能が標準機能として搭
載されている。
は、種々のリフレッシュ動作の機能が標準機能として搭
載されている。
【０００３】すなわち、外部よりリフレッシュ行アドレ
スと制御信号ＲＡＳ（行アドレスストローブ信号）を入
力することによりリフレッシュ動作を行うＲＡＳオンリ
ーリフレッシュと呼ばれる機能、外部より２種の制御信
号ＲＡＳ、ＣＡＳ（列アドレスストローブ信号）を入力
し、リフレッシュアドレスを記憶装置内部で発生するＣ
ＡＳビフォアＲＡＳオートリフレッシュと呼ばれる機
能、外部より制御信号（ＲＦＳＨ）をパルス状に入力し
リフレッシュアドレスを記憶装置内部で発生する１ピン
オートリフレッシュと呼ばれる機能、外部より制御信号
ＲＦＳＨを一定期間低レベルに保つことにより、記憶装
置自身が内部で非同期にリフレッシュ動作に必要な制御
信号とリフレッシュアドレスを発生するセルフリフレッ
シュと呼ばれる機能等があり、とりわけ、セルフリフレ
ッシュ動作は、記憶装置の低消費電力化を実現すること
により、停電時の電池による記憶情報の保持を可能とす
る重要な機能である。
スと制御信号ＲＡＳ（行アドレスストローブ信号）を入
力することによりリフレッシュ動作を行うＲＡＳオンリ
ーリフレッシュと呼ばれる機能、外部より２種の制御信
号ＲＡＳ、ＣＡＳ（列アドレスストローブ信号）を入力
し、リフレッシュアドレスを記憶装置内部で発生するＣ
ＡＳビフォアＲＡＳオートリフレッシュと呼ばれる機
能、外部より制御信号（ＲＦＳＨ）をパルス状に入力し
リフレッシュアドレスを記憶装置内部で発生する１ピン
オートリフレッシュと呼ばれる機能、外部より制御信号
ＲＦＳＨを一定期間低レベルに保つことにより、記憶装
置自身が内部で非同期にリフレッシュ動作に必要な制御
信号とリフレッシュアドレスを発生するセルフリフレッ
シュと呼ばれる機能等があり、とりわけ、セルフリフレ
ッシュ動作は、記憶装置の低消費電力化を実現すること
により、停電時の電池による記憶情報の保持を可能とす
る重要な機能である。
【０００４】図４は従来のダイナミック型記憶装置のセ
ルフリフレッシュ動作機能の制御回路ブロック図、図５
はセルフリフレッシュ動作時の外部入力信号および内部
制御信号のタイミング図を示したものである。
ルフリフレッシュ動作機能の制御回路ブロック図、図５
はセルフリフレッシュ動作時の外部入力信号および内部
制御信号のタイミング図を示したものである。
【０００５】図４、図５において、１はＲＡＳ（行アド
レスストローブ）入力信号、２はＣＡＳ（列アドレスス
トローブ）入力信号、３はセルフリフレッシュ要求受付
のための制御回路、４は内部でＲＡＳ信号を作るための
基本クロック発生用発振回路、５はリフレッシュ仕様を
満たす周期を設定するための分周回路、７は内部ＲＡＳ
信号を発生するための制御回路、９はリフレッシュアド
レス発生用内部アドレスカウンタ回路、１０はＦ点での
信号φOSC’、１７はＧ点での信号φOSCD’、１８はＨ
点での信号ＲＡＳＩ’、１９はＩ点での信号ＩｎｔＲＡ
Ｓ’である。
レスストローブ）入力信号、２はＣＡＳ（列アドレスス
トローブ）入力信号、３はセルフリフレッシュ要求受付
のための制御回路、４は内部でＲＡＳ信号を作るための
基本クロック発生用発振回路、５はリフレッシュ仕様を
満たす周期を設定するための分周回路、７は内部ＲＡＳ
信号を発生するための制御回路、９はリフレッシュアド
レス発生用内部アドレスカウンタ回路、１０はＦ点での
信号φOSC’、１７はＧ点での信号φOSCD’、１８はＨ
点での信号ＲＡＳＩ’、１９はＩ点での信号ＩｎｔＲＡ
Ｓ’である。
【０００６】図４に示すように、ＲＡＳ入力信号１を高
レベルのままにし、内部回路のプリチャージ時間ｔｐの
後、ＲＦＳＨ入力信号１０を低レベルにすることにより
セルフリフレッシュ制御回路３を起動して、セルフリフ
レッシュ動作開始を告げる信号を発生する。この信号に
より、発振回路４を始動して、非同期に内部ＲＡＳ信号
を発生するための基本クロックφOSC’１６を発生し、
さらに分周回路５を用いて分周を行い、記憶装置のリフ
レッシュ仕様を満たすように、周期Ｔ’に設定した信号
φOSCD’１７を発生する。
レベルのままにし、内部回路のプリチャージ時間ｔｐの
後、ＲＦＳＨ入力信号１０を低レベルにすることにより
セルフリフレッシュ制御回路３を起動して、セルフリフ
レッシュ動作開始を告げる信号を発生する。この信号に
より、発振回路４を始動して、非同期に内部ＲＡＳ信号
を発生するための基本クロックφOSC’１６を発生し、
さらに分周回路５を用いて分周を行い、記憶装置のリフ
レッシュ仕様を満たすように、周期Ｔ’に設定した信号
φOSCD’１７を発生する。
【０００７】この信号φOSCD’１７は内部ＲＡＳ発生用
制御回路７で波形整形、パルス幅最適化を行った後、信
号ＲＡＳＩ’１８と外部ＲＡＳ信号とのＮＡＮＤ論理を
とり、その出力を内部ＲＡＳ信号ＩｎｔＲＡＳ’１９と
する。内部ＲＡＳ信号の発生により一連のリフレッシュ
動作、すなわち内部アドレスカウンタによる行アドレス
のラッチとデコードを行い、ワード線の選択を行った
後、ワード線レベルを高レベルにして記憶セルアクセス
用スイッチングトランジスタを活性化し、記憶情報のビ
ット線への読み出しを行い、センスアンプで増幅した
後、ワード線レベルを低レベルにして記憶情報の再書き
込みを行うまでの動作が可能となる。
制御回路７で波形整形、パルス幅最適化を行った後、信
号ＲＡＳＩ’１８と外部ＲＡＳ信号とのＮＡＮＤ論理を
とり、その出力を内部ＲＡＳ信号ＩｎｔＲＡＳ’１９と
する。内部ＲＡＳ信号の発生により一連のリフレッシュ
動作、すなわち内部アドレスカウンタによる行アドレス
のラッチとデコードを行い、ワード線の選択を行った
後、ワード線レベルを高レベルにして記憶セルアクセス
用スイッチングトランジスタを活性化し、記憶情報のビ
ット線への読み出しを行い、センスアンプで増幅した
後、ワード線レベルを低レベルにして記憶情報の再書き
込みを行うまでの動作が可能となる。
【０００８】以上の構成により、非同期内部ＲＡＳ信号
によるセルフリフレッシュ動作の開始は、ＲＦＳＨ入力
信号が低レベルとなりＴ’／２が経過してから行われ、
これ以後、ＲＦＳＨ入力信号を低レベル、ＲＡＳ入力信
号を高レベルに保ち続ける限り、リフレッシュ動作が繰
り返される。リフレッシュ動作の終了はＲＦＳＨ入力信
号を高レベルにすることにより行われ、この時内部発振
回路の停止、分周回路の初期化が行われる。
によるセルフリフレッシュ動作の開始は、ＲＦＳＨ入力
信号が低レベルとなりＴ’／２が経過してから行われ、
これ以後、ＲＦＳＨ入力信号を低レベル、ＲＡＳ入力信
号を高レベルに保ち続ける限り、リフレッシュ動作が繰
り返される。リフレッシュ動作の終了はＲＦＳＨ入力信
号を高レベルにすることにより行われ、この時内部発振
回路の停止、分周回路の初期化が行われる。
【０００９】
【発明が解決しようとする課題】しかしながら上記従来
の構成では、セルフリフレッシュ動作を行うために外部
よりＲＦＳＨ入力信号を印加しなければならず、そのた
めの入力端子が必要となり端子配置上の制約を受ける。
特にＮＣ（Non-Connection）端子すなわち空き端子がな
い場合には、新たにＲＦＳＨ入力信号用の端子を設定せ
ざるをえない。このため端子数が増加し、パッケージが
大型化し、実装密度が低下する。
の構成では、セルフリフレッシュ動作を行うために外部
よりＲＦＳＨ入力信号を印加しなければならず、そのた
めの入力端子が必要となり端子配置上の制約を受ける。
特にＮＣ（Non-Connection）端子すなわち空き端子がな
い場合には、新たにＲＦＳＨ入力信号用の端子を設定せ
ざるをえない。このため端子数が増加し、パッケージが
大型化し、実装密度が低下する。
【００１０】また、外部でＲＦＳＨ入力信号を独立した
信号として発生する必要があり、このため外付けの制御
回路が新たに必要となり効率的でないなどの問題点を有
していた。
信号として発生する必要があり、このため外付けの制御
回路が新たに必要となり効率的でないなどの問題点を有
していた。
【００１１】本発明は上記問題点を解決するもので、セ
ルフリフレッシュ動作機能を効率的かつ汎用性をもたせ
て搭載することのできるダイナミック型記憶装置を提供
することを目的とする。
ルフリフレッシュ動作機能を効率的かつ汎用性をもたせ
て搭載することのできるダイナミック型記憶装置を提供
することを目的とする。
【００１２】
【課題を解決するための手段】本発明は、外部から印加
される行アドレスストローブ信号と列アドレスストロー
ブ信号の電圧変化のタイミングを検出してセルフリフレ
ッシュ要求を受け付けるセルフリフレッシュ制御回路
と、その出力で起動され、所定の期間が経過した後、記
憶装置をセルフリフレッシュ動作状態に設定する回路手
段とを備えたものである。
される行アドレスストローブ信号と列アドレスストロー
ブ信号の電圧変化のタイミングを検出してセルフリフレ
ッシュ要求を受け付けるセルフリフレッシュ制御回路
と、その出力で起動され、所定の期間が経過した後、記
憶装置をセルフリフレッシュ動作状態に設定する回路手
段とを備えたものである。
【００１３】また本発明は、外部から印加される列アド
レスストローブ信号を行アドレスストローブ信号に先立
って活性化し、引き続き行アドレスストローブ信号を活
性化するタイミングを検出してセルフリフレッシュ要求
を受け付けるリフレッシュ制御回路と、その出力で起動
され、所定の期間内は、外部から印加される行アドレス
ストローブ信号によりリフレッシュ動作期間の制御可能
な状態に設定し、所定の期間が経過した後は、記憶装置
をセルフリフレッシュ動作状態に設定する回路手段とを
備えたものである。
レスストローブ信号を行アドレスストローブ信号に先立
って活性化し、引き続き行アドレスストローブ信号を活
性化するタイミングを検出してセルフリフレッシュ要求
を受け付けるリフレッシュ制御回路と、その出力で起動
され、所定の期間内は、外部から印加される行アドレス
ストローブ信号によりリフレッシュ動作期間の制御可能
な状態に設定し、所定の期間が経過した後は、記憶装置
をセルフリフレッシュ動作状態に設定する回路手段とを
備えたものである。
【００１４】さらに本発明は、外部から印加される行ア
ドレスストローブ信号と列アドレスストローブ信号の電
圧変化のタイミングを検出した後、一定期間以上行アド
レスストローブ信号と列アドレスストローブ信号を定常
電圧レベルに固定することにより、セルフリフレッシュ
動作を行う回路手段を備えたものである。
ドレスストローブ信号と列アドレスストローブ信号の電
圧変化のタイミングを検出した後、一定期間以上行アド
レスストローブ信号と列アドレスストローブ信号を定常
電圧レベルに固定することにより、セルフリフレッシュ
動作を行う回路手段を備えたものである。
【００１５】また本発明は、外部から印加される列アド
レスストローブ信号を行アドレスストローブ信号に先立
って活性化し、引き続き行アドレスストローブ信号を活
性化するタイミングを検出した後、一定期間以上行アド
レスストローブ信号と列アドレスストローブ信号を低レ
ベルに固定することにより、セルフリフレッシュ動作を
行う回路手段を備えたものである。
レスストローブ信号を行アドレスストローブ信号に先立
って活性化し、引き続き行アドレスストローブ信号を活
性化するタイミングを検出した後、一定期間以上行アド
レスストローブ信号と列アドレスストローブ信号を低レ
ベルに固定することにより、セルフリフレッシュ動作を
行う回路手段を備えたものである。
【００１６】
【作用】本発明によれば、セルフリフレッシュ要求を受
け付けてから、所定の期間が経過した後に、記憶装置を
セルフリフレッシュ動作状態に設定している。このた
め、所定の期間内は外部から印加される行アドレススト
ローブ信号によりリフレッシュ動作期間の制御を可能と
し、所定の期間が経過した後に記憶装置をセルフリフレ
ッシュ動作状態に設定することができる。
け付けてから、所定の期間が経過した後に、記憶装置を
セルフリフレッシュ動作状態に設定している。このた
め、所定の期間内は外部から印加される行アドレススト
ローブ信号によりリフレッシュ動作期間の制御を可能と
し、所定の期間が経過した後に記憶装置をセルフリフレ
ッシュ動作状態に設定することができる。
【００１７】また本発明によれば、セルフリフレッシュ
要求を受け付けた後は、行アドレスストローブ信号と列
アドレスストローブ信号を共に低レベルに保持すること
によってセルフリフレッシュ動作を行うため、メモリチ
ップへの制御信号をすべてグランドレベルにし、電源の
みを与えれば記憶データの保持が可能となる。
要求を受け付けた後は、行アドレスストローブ信号と列
アドレスストローブ信号を共に低レベルに保持すること
によってセルフリフレッシュ動作を行うため、メモリチ
ップへの制御信号をすべてグランドレベルにし、電源の
みを与えれば記憶データの保持が可能となる。
【００１８】
【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。図１は本実施例におけるダイナミック
型記憶装置のセルフリフレッシュ動作機能の制御回路ブ
ロック図、図２はセルフリフレッシュ動作時の外部入力
制御信号および内部制御信号のタイミング図、図３はセ
ルフリフレッシュ制御回路の論理回路図の一例を示した
ものである。
ながら説明する。図１は本実施例におけるダイナミック
型記憶装置のセルフリフレッシュ動作機能の制御回路ブ
ロック図、図２はセルフリフレッシュ動作時の外部入力
制御信号および内部制御信号のタイミング図、図３はセ
ルフリフレッシュ制御回路の論理回路図の一例を示した
ものである。
【００１９】ＲＡＳ入力信号１およびＣＡＳ入力信号２
を入力とするセルフリフレッシュ制御回路３によりセル
フリフレッシュ要求を受け付ける。
を入力とするセルフリフレッシュ制御回路３によりセル
フリフレッシュ要求を受け付ける。
【００２０】セルフリフレッシュ制御回路３は、たとえ
ば図３に示すように、インバータ３１〜３４とＮＡＮＤ
ゲート３５〜３７で構成されている。図２の左端に示さ
れる待機状態（スタンバイ状態）ではＲＡＳ信号１が高
レベル、ＣＡＳ信号２が高レベルであるから、ＮＡＮＤ
ゲート３７の出力信号は高レベルである。この状態では
後段の発振回路４は起動されない。
ば図３に示すように、インバータ３１〜３４とＮＡＮＤ
ゲート３５〜３７で構成されている。図２の左端に示さ
れる待機状態（スタンバイ状態）ではＲＡＳ信号１が高
レベル、ＣＡＳ信号２が高レベルであるから、ＮＡＮＤ
ゲート３７の出力信号は高レベルである。この状態では
後段の発振回路４は起動されない。
【００２１】この状態から、まずＣＡＳ信号２を低レベ
ルに変化させる。このタイミングでは、図３に示すＮＡ
ＮＤゲート３７の出力信号は高レベルのままで変化しな
い。
ルに変化させる。このタイミングでは、図３に示すＮＡ
ＮＤゲート３７の出力信号は高レベルのままで変化しな
い。
【００２２】ＣＡＳ信号２が低レベルに変化した後、所
定の遅延時間ｔDを経過してからＲＡＳ信号１を低レベ
ルに変化させると、図３に示すＮＡＮＤゲート３７の出
力信号が低レベルに変化する。
定の遅延時間ｔDを経過してからＲＡＳ信号１を低レベ
ルに変化させると、図３に示すＮＡＮＤゲート３７の出
力信号が低レベルに変化する。
【００２３】このようなセルフリフレッシュ制御回路３
の出力信号の変化によって、発振回路４を起動し、内部
ＲＡＳ信号を作るための基本クロックφOSC１１を発生
し、続いて分周回路５によるリフレッシュ周期の設定、
外部ＲＡＳ制御回路６によるＲＡＳ入力信号のリセット
と受け付け禁止、内部ＲＡＳ発生回路７による波形整
形、パルス幅最適化を行った後、外部ＲＡＳ入力制御回
路６の出力とのＮＡＮＤ論理をとり、内部ＲＡＳ信号Ｉ
ｎｔＲＡＳ１５とする。
の出力信号の変化によって、発振回路４を起動し、内部
ＲＡＳ信号を作るための基本クロックφOSC１１を発生
し、続いて分周回路５によるリフレッシュ周期の設定、
外部ＲＡＳ制御回路６によるＲＡＳ入力信号のリセット
と受け付け禁止、内部ＲＡＳ発生回路７による波形整
形、パルス幅最適化を行った後、外部ＲＡＳ入力制御回
路６の出力とのＮＡＮＤ論理をとり、内部ＲＡＳ信号Ｉ
ｎｔＲＡＳ１５とする。
【００２４】８はリフレッシュアドレス発生用内部アド
レスカウンタ制御回路、９はリフレッシュアドレス発生
用内部アドレスカウンタ回路、１１はＡ点での信号φOS
C、１２はＢ点での信号φOSCD、１３はＣ点での信号Ｒ
ＡＳＯ、１４はＤ点での信号ＲＡＳＩ、１５はＥ点での
信号ＩｎｔＲＡＳである。
レスカウンタ制御回路、９はリフレッシュアドレス発生
用内部アドレスカウンタ回路、１１はＡ点での信号φOS
C、１２はＢ点での信号φOSCD、１３はＣ点での信号Ｒ
ＡＳＯ、１４はＤ点での信号ＲＡＳＩ、１５はＥ点での
信号ＩｎｔＲＡＳである。
【００２５】つぎに、本実施例のダイナミック型記憶装
置について、その動作を説明する。図２に示すように、
ＣＡＳ入力信号２を低レベルにし、遅延時間ｔＤの後、
ＲＡＳ入力信号１を低レベルにすることにより、図３に
示される論理回路構成のセルフリフレッシュ制御回路３
がセルフリフレッシュ要求を受け付け、発振回路４を起
動させ内部でＲＡＳ信号を非同期に発生するための基本
クロックφOSC１１を発生し、さらに分周回路５を用い
て分周を行い、記憶装置のリフレッシュ仕様を満たすよ
うに周期Ｔに設定した信号φOSCD１２を発生する。この
信号φOSCD１２は内部ＲＡＳ発生用制御回路７で波形整
形され、ビット線電位がセンスアンプで増幅され確定さ
れた後充分に余裕をもたせたタイミングでリセットをか
け、パルス幅の最適化を行い信号ＲＡＳＩ１４を発生さ
せる基礎となる。
置について、その動作を説明する。図２に示すように、
ＣＡＳ入力信号２を低レベルにし、遅延時間ｔＤの後、
ＲＡＳ入力信号１を低レベルにすることにより、図３に
示される論理回路構成のセルフリフレッシュ制御回路３
がセルフリフレッシュ要求を受け付け、発振回路４を起
動させ内部でＲＡＳ信号を非同期に発生するための基本
クロックφOSC１１を発生し、さらに分周回路５を用い
て分周を行い、記憶装置のリフレッシュ仕様を満たすよ
うに周期Ｔに設定した信号φOSCD１２を発生する。この
信号φOSCD１２は内部ＲＡＳ発生用制御回路７で波形整
形され、ビット線電位がセンスアンプで増幅され確定さ
れた後充分に余裕をもたせたタイミングでリセットをか
け、パルス幅の最適化を行い信号ＲＡＳＩ１４を発生さ
せる基礎となる。
【００２６】一方、上記ＲＡＳ、ＣＡＳ入力信号の位相
および電圧条件の設定によるセルフリフレッシュ要求受
け付けの後は、ＲＡＳ、ＣＡＳ入力信号を低レベルに保
持することにより、リフレッシュ動作を繰り返し実行す
ることを可能とするために、分周回路５において最終分
周段の一段手前の周期Ｔ／２なる信号を得て、これを外
部ＲＡＳ入力制御回路６にリセット信号として入力し、
同回路６の出力信号ＲＡＳＯ１３をリセットしラッチを
行う。これによりＣＡＳおよびそれに続いてＲＡＳ信号
が低レベルになった後、時間Ｔ／２以内では外部ＲＡＳ
信号による内部ＲＡＳ信号の制御を可能とし、それ以後
は外部ＲＡＳ信号が低レベルであっても内部でリセット
がかかり、セルフリフレッシュ制御回路群により発生し
た非同期の信号で内部ＲＡＳ信号の制御を行う。
および電圧条件の設定によるセルフリフレッシュ要求受
け付けの後は、ＲＡＳ、ＣＡＳ入力信号を低レベルに保
持することにより、リフレッシュ動作を繰り返し実行す
ることを可能とするために、分周回路５において最終分
周段の一段手前の周期Ｔ／２なる信号を得て、これを外
部ＲＡＳ入力制御回路６にリセット信号として入力し、
同回路６の出力信号ＲＡＳＯ１３をリセットしラッチを
行う。これによりＣＡＳおよびそれに続いてＲＡＳ信号
が低レベルになった後、時間Ｔ／２以内では外部ＲＡＳ
信号による内部ＲＡＳ信号の制御を可能とし、それ以後
は外部ＲＡＳ信号が低レベルであっても内部でリセット
がかかり、セルフリフレッシュ制御回路群により発生し
た非同期の信号で内部ＲＡＳ信号の制御を行う。
【００２７】内部ＲＡＳ信号ＩｎｔＲＡＳ１５は、信号
ＲＡＳＩと信号ＲＡＳＯとのＮＡＮＤ論理出力として周
期Ｔなるパルス信号となり、外部ＣＡＳ入力信号を低レ
ベルに保持することにより、内部アドレスカウンタ制御
回路８を起動し、内部アドレスカウンタ回路９を用いて
発生したリフレッシュアドレスを発生する従来のオート
リフレッシュ機能を利用したセルフリフレッシュ動作を
実現することが可能となる。
ＲＡＳＩと信号ＲＡＳＯとのＮＡＮＤ論理出力として周
期Ｔなるパルス信号となり、外部ＣＡＳ入力信号を低レ
ベルに保持することにより、内部アドレスカウンタ制御
回路８を起動し、内部アドレスカウンタ回路９を用いて
発生したリフレッシュアドレスを発生する従来のオート
リフレッシュ機能を利用したセルフリフレッシュ動作を
実現することが可能となる。
【００２８】なお、セルフリフレッシュ動作の終了は、
図３から明らかなように、ＲＡＳ１またはＣＡＳ２の入
力制御信号を高レベルにすることにより行われ、この時
に内部発振回路の停止、分周回路の初期化が行われる。
図３から明らかなように、ＲＡＳ１またはＣＡＳ２の入
力制御信号を高レベルにすることにより行われ、この時
に内部発振回路の停止、分周回路の初期化が行われる。
【００２９】
【発明の効果】以上のように本発明によれば行アドレス
ストローブ信号と列アドレスストローブ信号の位相タイ
ミングおよび電圧を規定することによりセルフリフレッ
シュ動作を可能とする制御回路群を有する構成とするこ
とにより、セルフリフレッシュ用の入力制御信号端子お
よび外付け制御回路を増設することなく、効率的かつ汎
用性をもたせてセルフリフレッシュ機能の搭載が可能な
ダイナミック型記憶装置が得られる。
ストローブ信号と列アドレスストローブ信号の位相タイ
ミングおよび電圧を規定することによりセルフリフレッ
シュ動作を可能とする制御回路群を有する構成とするこ
とにより、セルフリフレッシュ用の入力制御信号端子お
よび外付け制御回路を増設することなく、効率的かつ汎
用性をもたせてセルフリフレッシュ機能の搭載が可能な
ダイナミック型記憶装置が得られる。
【００３０】特に本発明においては、セルフリフレッシ
ュ要求を受け付けてから、所定の期間が経過した後に、
記憶装置をセルフリフレッシュ動作状態に設定してい
る。このため、内部アドレスカウンタのチェックを行う
ためのテストサイクル等の機能を損なうことなくセルフ
リフレッシュ機能を付加することができ、従来の汎用２
マルチアドレスタイプのダイナミック型記憶装置と完全
な上位互換性を実現することができる。
ュ要求を受け付けてから、所定の期間が経過した後に、
記憶装置をセルフリフレッシュ動作状態に設定してい
る。このため、内部アドレスカウンタのチェックを行う
ためのテストサイクル等の機能を損なうことなくセルフ
リフレッシュ機能を付加することができ、従来の汎用２
マルチアドレスタイプのダイナミック型記憶装置と完全
な上位互換性を実現することができる。
【００３１】また本発明によれば、外部から印加される
行アドレスストローブ信号と列アドレスストローブ信号
の保持状態の長さによってオートリフレッシュまたはセ
ルフリフレッシュモードを決定することができるため、
外部からのタイミング設定も容易である。
行アドレスストローブ信号と列アドレスストローブ信号
の保持状態の長さによってオートリフレッシュまたはセ
ルフリフレッシュモードを決定することができるため、
外部からのタイミング設定も容易である。
【００３２】さらに本発明によれば、セルフリフレッシ
ュ要求を受け付けた後は、行アドレスストローブ信号と
列アドレスストローブ信号を共に低レベルに保持するこ
とによってセルフリフレッシュ動作を行うため、メモリ
チップへの制御信号をすべてグランドレベルにし、電源
のみを与えれば記憶データの保持が可能となる。このた
め、セルフリフレッシュ動作の低消費電力化が図れる。
ュ要求を受け付けた後は、行アドレスストローブ信号と
列アドレスストローブ信号を共に低レベルに保持するこ
とによってセルフリフレッシュ動作を行うため、メモリ
チップへの制御信号をすべてグランドレベルにし、電源
のみを与えれば記憶データの保持が可能となる。このた
め、セルフリフレッシュ動作の低消費電力化が図れる。
【図１】本発明の一実施例におけるダイナミック型記憶
装置のセルフリフレッシュ動作機能の制御回路ブロック
図
装置のセルフリフレッシュ動作機能の制御回路ブロック
図
【図２】図１に示す制御回路のセルフリフレッシュ動作
時の外部入力制御信号および内部制御信号のタイミング
図
時の外部入力制御信号および内部制御信号のタイミング
図
【図３】図１に示すセルフリフレッシュ制御回路の一例
を示す論理回路図
を示す論理回路図
【図４】従来のダイナミック型記憶装置のセルフリフレ
ッシュ動作機能の制御回路ブロック図
ッシュ動作機能の制御回路ブロック図
【図５】従来例によるセルフリフレッシュ動作時のタイ
ミング図
ミング図
１ ＲＡＳ（行アドレスストローブ）入力信号 ２ ＣＡＳ（列アドレスストローブ）入力信号 ３ セルフリフレッシュ制御回路 ４ 発振回路 ５ 分周回路 ６ 外部ＲＡＳ入力制御回路 ７ 内部ＲＡＳ発生用制御回路 ８ 内部アドレスカウンタ制御回路 ９ 内部アドレスカウンタ回路 １０ ＲＦＳＨ（リフレッシュ）入力信号
Claims (4)
- 【請求項１】外部から印加される行アドレスストローブ
信号と列アドレスストローブ信号の電圧変化のタイミン
グを検出してセルフリフレッシュ要求を受け付けるセル
フリフレッシュ制御回路と、その出力で起動され、所定
の期間が経過した後、記憶装置をセルフリフレッシュ動
作状態に設定する回路手段とを備えたダイナミック型記
憶装置。 - 【請求項２】外部から印加される列アドレスストローブ
信号を行アドレスストローブ信号に先立って活性化し、
引き続き行アドレスストローブ信号を活性化するタイミ
ングを検出してセルフリフレッシュ要求を受け付けるセ
ルフリフレッシュ制御回路と、その出力で起動され、所
定の期間内は、外部から印加される行アドレスストロー
ブ信号によりリフレッシュ動作期間の制御可能な状態に
設定し、所定の期間が経過した後は、記憶装置をセルフ
リフレッシュ動作状態に設定する回路手段とを備えたダ
イナミック型記憶装置。 - 【請求項３】外部から印加される行アドレスストローブ
信号と列アドレスストローブ信号の電圧変化のタイミン
グを検出した後、一定期間以上行アドレスストローブ信
号と列アドレスストローブ信号を定常電圧レベルに固定
することにより、セルフリフレッシュ動作を行う回路手
段を備えたダイナミック型記憶装置。 - 【請求項４】外部から印加される列アドレスストローブ
信号を行アドレスストローブ信号に先立って活性化し、
引き続き行アドレスストローブ信号を活性化するタイミ
ングを検出してセルフリフレッシュ要求を受け付けるセ
ルフリフレッシュ制御回路と、上記セルフリフレッシュ
制御回路がセルフリフレッシュ要求を受け付けた後、一
定期間以上行アドレスストローブ信号と列アドレススト
ローブ信号を低レベルに固定することにより、セルフリ
フレッシュ動作を行う回路手段とを備えたダイナミック
型記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4015990A JP2563715B2 (ja) | 1992-01-31 | 1992-01-31 | ダイナミック型記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4015990A JP2563715B2 (ja) | 1992-01-31 | 1992-01-31 | ダイナミック型記憶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62169038A Division JPH061634B2 (ja) | 1987-07-07 | 1987-07-07 | ダイナミック型記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0547175A true JPH0547175A (ja) | 1993-02-26 |
| JP2563715B2 JP2563715B2 (ja) | 1996-12-18 |
Family
ID=11904101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4015990A Expired - Lifetime JP2563715B2 (ja) | 1992-01-31 | 1992-01-31 | ダイナミック型記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2563715B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08129885A (ja) * | 1994-10-28 | 1996-05-21 | Nec Corp | 半導体メモリ装置 |
| US7623402B2 (en) | 2006-12-27 | 2009-11-24 | Elpida Memory, Inc. | Semiconductor memory device operating a self refreshing and an auto refreshing |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6157097A (ja) * | 1984-08-27 | 1986-03-22 | Nec Corp | ダイナミツク半導体メモリ |
| JPH061634A (ja) * | 1992-06-24 | 1994-01-11 | Sumitomo Electric Ind Ltd | フッ化物ガラス母材の表面処理方法 |
-
1992
- 1992-01-31 JP JP4015990A patent/JP2563715B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6157097A (ja) * | 1984-08-27 | 1986-03-22 | Nec Corp | ダイナミツク半導体メモリ |
| JPH061634A (ja) * | 1992-06-24 | 1994-01-11 | Sumitomo Electric Ind Ltd | フッ化物ガラス母材の表面処理方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08129885A (ja) * | 1994-10-28 | 1996-05-21 | Nec Corp | 半導体メモリ装置 |
| US7623402B2 (en) | 2006-12-27 | 2009-11-24 | Elpida Memory, Inc. | Semiconductor memory device operating a self refreshing and an auto refreshing |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2563715B2 (ja) | 1996-12-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6950364B2 (en) | Self-refresh apparatus and method | |
| US6724675B2 (en) | Semiconductor memory device and electronic apparatus | |
| JP2843481B2 (ja) | リフレッシュアドレステスト回路を備えた半導体メモリ装置 | |
| US6219292B1 (en) | Semiconductor memory device having reduced power requirements during refresh operation by performing refresh operation in a burst method | |
| JP2006012388A (ja) | ダイナミックランダムアクセスメモリアレイの電力を低減するための方法および集積回路装置 | |
| JP3341710B2 (ja) | 半導体記憶装置 | |
| KR0142795B1 (ko) | 디램 리프레쉬 회로 | |
| JPH08138374A (ja) | 半導体メモリ装置およびそのリフレッシュ方法 | |
| US7002875B2 (en) | Semiconductor memory | |
| US8750067B2 (en) | Semiconductor device having reset function | |
| US7327631B2 (en) | Semiconductor memory device and method of operating semiconductor memory device | |
| US6026041A (en) | Semiconductor memory device | |
| US7145814B2 (en) | RAS time control circuit and method for use in DRAM using external clock | |
| KR100462085B1 (ko) | 반도체 기억 회로 | |
| KR20000008774A (ko) | 동기식 디램의 자동 프리차지 장치 | |
| JP2002150768A (ja) | 半導体記憶装置 | |
| JP2563715B2 (ja) | ダイナミック型記憶装置 | |
| JP2004185686A (ja) | 半導体記憶装置 | |
| JP4084149B2 (ja) | 半導体記憶装置 | |
| JPH061634B2 (ja) | ダイナミック型記憶装置 | |
| US6122214A (en) | Semiconductor memory | |
| US6721224B2 (en) | Memory refresh methods and circuits | |
| KR100327591B1 (ko) | 프로그래머블 셀프리프레쉬 기능을 갖는 동기식 디램 | |
| JPH0434233B2 (ja) | ||
| US6226223B1 (en) | Low latency dynamic random access memory |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070919 Year of fee payment: 11 |