JPS5956291A - Ｍｏｓ記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は，ＭＯＳ（金４１↓絶縁物半導体）記憶装置
に１５りする。

ダイナミック型メモリセルは．”ＩｈｌＨり１）荷の形
態で記憶するキャパシタとアドレス嶽択用のＨ’ｔＲゲ
ート型ｍ界効果トランジスタ（以下，１ｖｌＱｇＦＥ　
’ｆ又はＭＯＳ｝ランジスタと称する。）とによってｔ
行成される。

中導体捕板上におい゛〔形成されたメモリセルにおいて
は、上記キャパシタにｎＸ４＋！ｆされたＴＩＬ荷が。

リークＴｒｉ、流等によって時間とともに減少してしま
う。このため、常にメモリセルに正確な情報を記憶させ
ておくためには、メモリセルに記憶されている情報を、
その情報が失われる前に統み出して。

これを増幅して再び同じメモリセルに書込む動作。

いわゆるリフレッシュ動作を行う必要がある。例えば、
６４にピントのダイナミック型ｌもＡＭ（ランダム・ア
クセス・メモリ）におけるメモリセルのリフレッシュは
、「ｍ子技術」誌のＶｏ１２３゛、。

Ｎｏ３のｐｐ３０〜３３に示されている自動リフレッシ
５．機能によって行われでいた。

すなわち、ダイナミック型ＩＬ　Ａ　Ｍに、リフレッシ
ュ制御用の外部端子を設けて、この外部端子に所定のレ
ベルのリフレッシュイ［１号１４　Ｅ　Ｓ　Ｈを印加す
ることにより、ダイナミック型Ｉｔ　Ａ　Ｍ内の複数の
メモリセルが自動的にリフレッシュされるようにしてい
た。

上記の自動リフレッシュ方式は、外部制御信号ｌＬｇｓ
ｔｉを必要とするので、完全自動リフレッシュ動作どは
言えない。

また、そのセルフリフレッシュ動作においては。

実際のメモリセルにおけるリークｙｔｔ流について何隻
考慮してい／ｊいので、その消費ＶＩＬ流が必要以上に
太き（なるうすなわち、リークｍ流シエ、温度の上昇と
ともに大きくなるので、全温度範囲にわたってセルフリ
フレッシュ動作を行わせるためには。

一定の余裕をもった短い周期に設定しなければならない
からである。

この発明の目的は、完全自動リフレッシ−機能を備えた
ＭＯ８記憶装置を提供することにある。

この発明の（ｌｊ４の目的は、低消′Ｒ，ｔｌＬ力化を
図ったＭＯｆ５記憶装置を提供することにあろうこの発
明の更に他の目的ケよ、以ドの説明及び図面から明らか
Ｋなるであろう。

以−ド、この発明を実施例とともに詳細に説明する。

第１図には、この発明の一実画例のブロック図が示され
でいる。

同図において１点線で囲まれた各回路ブロックは、公知
の牛導体集（ｖ１回ＮＩＳの製造技術によって。

シリコンのよりな１個の半導体ノ、（板上において形成
され２例えば端子ＤＯ−Ｄ７．ＡＯ〜Ａ１４゜Ｗ１８．
Ｃ８，ｌもＩＤ５Ｈ及びＶｃｃ　、　Ｖｓｓは、その外
部端子とされ、端子’Ｊｃｃ　、　Ｖｓｓに図示しない
適当／Ｚ外外部亀裂装置ら給電が行われる。

回路記号Ｍ−ＡＬＬＹで示されているのは、メモリアレ
イであり、公知の１ＭＯ８型メモリセルがマ）　ＩＪソ
ックス状配置されている。この実施例では、特に制限さ
れないが、上記メモリセルは一対の平行に配置さ１また
相補データ線Ｊ）　、　、１）に、その入出力ノードが
結合された２交点方式で配ＭＣされる。

回路記号Ｐｃｔで示されているのは、データ線グリチャ
ージ回路であり、プリチャージパルスφＩ）Ｃ１を受け
゛〔、相補データ線１）　、　ｌ）を短絡してＶｃｃ／
２　Ｋフ！Ｊ　チャフす’−）　Ｍ　Ｑ　Ｓ　Ｆ　ｉｉ
　Ｔ　ｉｃよりｆＩ＋り成される。

回路記号ＳＡで示されているのは、センスアンプであり
、特に制限されないが、■源１Ｊｔ圧Ｖｃｃと回路の接
地電位Ｖｓｓにそれぞれパソースイッ′）ＭＯＳ　Ｆ　
１３　’Ｉ’カｆｆケラレタＣＭＯＳ　（ｆＩＩｉｉｔ
型Ｍｏ　ｓ’）ラッチ回路でｆｆ＆成され、七の一対の
人出カノードは、上記相補データＩＪＩＪ’、ｌ）に結
合され゛〔いる。

タイミングパルスψｐａは、上記パワースイッチＭＯＳ
　ｌｉ”　！４　Ｔを制御するためのものであシ）、パ
ワースイッチ・Ｍ　ＯＳ　Ｆ　ＩＡ　ｉ’は、ツリグー
ヤージ直前にオフにされ、相ｈＩＩデータ９１　Ｄ　、
　Ｌ）がフローティフグ状態でＶｃｃ　、　Ｖｓｓ　レ
ベルを保持する。そし゛〔、上記プリプーヤージＭ□：
月、１　Ｊ、ｌ　Ｔのｉンｉ二より、イ■桶データ鞠１
）　、　１）ｌｉ、　Ｖｃｃ／２にプリチャージされろ
う回路紀Ｕ・Ｃ−ｓ〜■で示され゛〔（・るの＆−Ｊ１
．カラムスイッチでｋ）す、カラム選ｕ’＜　０４号に
従うで、選択された４ｉＴ補データ線を共通相補データ
線に結合させる。

回路記号１（、−ＡＩＪＬＳで示されているのは、ロウ
アドレスバッ°７アであり、夕；部端ｊ子ＡＯ−Ａ８ｂ
・らの外部アドレス信号を受けて、内部イ１１祉アドレ
ス信号ａＯ−ａ８を形成する。

回路記号Ｃ−ＡＤ１３で示さｊＬでいるのは、カラムア
ドレスバッフ了であり、外部端子Ａ９〜Δ１４かもの外
部アドレスバッフを受け′Ｃ１内部相補アドレス色号ａ
９〜ａ１４を形成する。

回路記号Ｉｔ　−１）　０１１．で示されているのは、
ロウアドレスデコーダであり、後述するマルチプレクサ
ＭＰＸを介した内部相補アドレスｆｉ（号ａＯ〜ａ８を
受けて、Ｍ−ＡＩＬＹのワード線選択信号を形成する。

このワード線選択ｆｇ号は、ワード線（ｉＩｊ沢タイミ
ング信号φＸに同期して、Ｍ−Ａｌｌ、Ｙに伝えられる
。

回路記号Ｃ−１）　ＣＲで示されているのは、カラムア
ドレスデコーダであり、内部相補アドレス信号８９〜ａ
１４を受けて、Ｍ−ＡＬＬＹのデータ線選択信号を形成
する。このデータ線選択信号は。

データ線選択タイミング信号φｙに同期して、カラムス
イッチＣ−８Ｗに伝えられる。

回路記号Ｐ　Ｃ２で示されているのは、共通相補データ
線のプリチャージ回路であり、ｑ″：ｊに制限されない
が、プリチャージパルスψｐｃ２を受けて共通相補デー
タ線を短絡する上記同様なＭＱＳＮＥＴにより構成され
ているう 回路記号ＭＡで示されているのは、メインアンプであり
、−に記センスアンプと同様な回路１１′ｙ成とされる
。タイミングパルスφｔｎａは、そのパワースイッチＭ
　ＯＳ　ｌ”　１番】ｉ’を制胡１するためのものであ
る。

回路記号１）（）口で示されているのは、データｖ１カ
バッファでｋ）す、線入出しタイミングパルスφｒｗに
より、ＭＡからの読み出しデータを外部端子ＤＯ〜Ｄ７
にそ１１ぞれ送出するつなお、書込入時には、線入出し
タイミングパルスφｒｗによりこのデータ出力パッファ
Ｉ）　Ｑ　１１　）ｊｌ、小動作（出力）・イインビー
ダ／ス）にされる。

回路記号Ｄ　ｌ　１３で示されていイ）のは、データ人
力バッファであり、書込入タイミングパルスφｒｗによ
り、外部端子ＤＯ〜Ｄ７かもの４１１込入データを共通
用補データ線に伝えろ。１．ｃお、読み出し時には、書
込入タイミングパルスのｒｗによりこのデータ人力バッ
ファＤＬ１３は、不動作にされる。

上記各ｆ１１１タイミングｆｉ号は２次の各回路ブロッ
クにより形成されろ。

回路記号１（、ｌ！］Ｇで示されているのは、特に制限
されないが、アドレスバッフ号ａＯ〜ａ）３（又はａＯ
胚 〜杆）を受けて、その立ち上がり又は立ち下がりのエツ
ジを検出するエツジトリガ回路である。

回路記号ｃ　１＞　Ｇで示されているのは、特に制限さ
れないが、アドレス信号ａ９〜ａ１４（又はａ９〜ａｔ
４）を受けて、その立ち上がり又は立ち下がりのエツジ
を検出するエツジトリガ回路である。上記エツジトリガ
回路１口３　Ｇは、特に制限されないが、アドレス信号
ａＯ〜ａ８ど、その遅延信号とをそれぞれ受ける排他的
論理和回路と、その出力信号を受ける論理和回路とによ
り構成され。

いずれかのアドレス信号ａＯ−ｗａ８の間化タイミング
に同期したエツジ検出パルスφｒを形成する。

また、上記エツジトリガ回路ｃ　１＞　Ｕは、特に制限
されないが、上記エツジトリガ回路ルト】（ｉと同様な
回路ｒ＜成とされている。すなわち、アドレス信号ａ９
〜ａ１４と、その遅延信号とをそれぞれ受ける排他的論
理和回路と、その出力ｇ１号を受ける論理和回路とによ
り構成され、いずれかのアドレス信号３９〜ａ１４の変
化タイミングに同期したエツジ検出パルスΦＣを形成す
るＧ 回路記号ＴＧで示されているのは、タイミング発生回路
であり、上記代表として示された主要な各タイミング信
号等を形成する。このタイミング発生回路は、エツジ検
出パルスのｒ、φＣの他。

外部端子から供給されるライトイネーブル信号ＷＥ、チ
ップ選択信号Ｃ８を受゛けて、上記一連のタイミングパ
ルスを形成する。

回路記号Ｍ　Ｐ　Ｘで示されているのは、マルチプレク
サであり、後述する自動リフレッシュ回路ＩｔＥ　ｌ”
からの制θ１１信ｖ！ＦＭＸＣに従って、上記アドレス
バッフ−ｒ　Ｂ　−Ａ　Ｄ　Ｂで形成された内部相補ア
ドレス信号ａＯ〜ａ８と、上記自動リフレッシュ回路Ｒ
Ｉ’ｉ　Ｆ−Ｃ−形成された内部相補アドレス信号ａＯ
〜ａ８とを選択的に上記デコーダＬ（、−１）　Ｃｌ（
、に伝える。

回路記号Ｖｂｂ−（ｊで示されているのは、裁板バイア
ス亀圧発生回路である。

回路記号ｔｔ　）ａ　Ｆで示されているのは、自動リフ
レッシュ回路であり、リフレッシ、アドレスカウンタ、
リーク電流シュミレーシｇ７回路９発振回路等を含んで
いる。

第２図には、上記自動リフレッシュ回路Ｉｔ　Ｅ　Ｉｉ
’の一実紬例の回路図が示さｉｔでいる。

回路記号Ｏ８Ｃで示されているのは１発振回路であり、
セルフリフレッシ瓢動作のｌ、二と）のアドレス歩進用
のパルスを形成する。

回路記号ＣＱ　Ｎ　ｉ”で示さｊｔているのは、リフレ
ッシュアドレスカウンタであり、リフレッシュ用の内部
（■補アドレス信号ａＯ−ａ８を形成する。

そして、へ４０Ｓｌｉ”ｇＴＱｌ〜ＱＩＯ及びキャパシ
タｃｌ、Ｃｚ＆’！、、リーク１−流シュミレーション
回路を構成する。

すなわち、キャパシタＣ１には、１１［列形態のｎチャ
ンネルＭＯ８１ｉ’ＥＴＱ１　、Ｑ２で１１：を成され
たプリチャージ回路が設けられ、キャパシタＣ２には、
１１チャンネルＭＯ８Ｆ’１３ＴＱ３で構成されたプリ
チャージ回路が設けられるうこれにより、キャパシタＣ
２のプリチャージレベルは、キャパシタＣ１のプリチャ
ージレベルに比べＭＯ８ＦＥ′ｖのしきい値電圧Ｖｔｂ
だけ太き（なっている。

そして、上記キャパシタＣＩにおけるリークｔ＋ｉ流の
値とキャパシタＣ２におけるリーク電流の値とが同じに
なるようにされた場合には、ダイナミック型メモリセル
のリフレッシュ周期との関連において、上記キャパシタ
Ｃ２の容ｔｉｔ値は、キャパシタａｔの容鼠値に比べて
小さく設定される。このことは、後述する動作説明から
明らかになるであろうつ 上記キャパシタｃｌ、ｃ２の保持■圧は、差動形態の１
１チャンネルＭＯ８ｌ１３ＴＱ４．Ｑ５のゲートに印加
される。これらのＭＯ８ＰＨＴＱｔ。

Ｑ５にそれぞれ並列形態にｎチャンネルＭＯ８１ｉ”Ｈ
ＴＱ６．Ｑ７が設けられ、そのゲート、ドレイン間が交
差結線され正’ｊｆ１１還ループがｒｉｆｔ成されろ。

そして、上Ｒｔ、’、　Ｍ　０８　ｋ’　Ｈ’Ｊ”　Ｑ
　４　、　Ｑ　６及びＱ　５゜Ｑ７の共通化されたドレ
インには、　ｒ＋ブーヤンネル負荷ＭＱＳ１ｉ’Ｊ［’
ｌ’Ｑ８　、Ｑ９がそれぞれ般けられる。そして、上記
ＭＯ８ＦＢＴＱ４〜Ｑ７の共通ソースに舌よ、！１チャ
ンネルＭＱＳＩ”ＥｉＴＱｌｏが設けられているうこの
ＭＯ８ｌｉ’ＥＴＱ１０のゲートには、適当なタイミン
グ信号のが印加されており、その間欠的な動作により低
消費電力化を図っている。

上記タイミング信号Ｊ号Φは１例えば、上記発振回路Ｏ
８Ｃあるいは基板バイアス屯圧発生回路ｖｂｂ−Ｇで形
成されたパルスを用いることができる。

上記打・ハ戊の電圧比較回路の出力は、インバータＩＶ
を１ｍシて出力される。

このインバータＩＶの出力は、セルフリフレッシュ制御
信号８Ｌｉ−とされ２一方においてアンドグー）０１０
制闘信号として用いられ、特に制限されないが、他方に
おいて出力バッファ回路１３１の入力信号及び上記出力
バッフγ回路Ｂ１と入力バッファ回路Ｂ２の制御ｆＢ号
として用いられ、これらのバッファ回Ｎｉｌ、０２を用
ｈｌｔ的に動作させる。さらに、上記開店１信号Ｓ　Ｌ
　Ｆと、上記入力バッフγ回路１３２の出力信号とは、
オアゲルト回路Ｇ４を通して、第１図のマルチフ゛レク
ザＭＰＸのｌＩｌ姉信号ＭＸ（、’として用いら１する
。

上記アンドゲート回路（ｉ　ｌの出力は、オアゲート回
路Ｇ２を通して上記カウンタ回路ＣＯＮ　ｉ’の入力に
伝えられる。

上記出力バッファ回路口１の出力と、入力バッファ回路
Ｈ２の人力とは、外部端子１口Ｑ　Ｂ　Ｈに接続される
。そして、上記人力バッファ回路Ｂ２の出力は、いわゆ
るオルトリフレッシ−動作を実現するため上記オアゲル
ト回路Ｇ２を而して上記カウンタ回路Ｃ０ＮＴの入力に
伝えられる。

また、特に制限されないが１畳込み又は読み出し動作タ
イミング信号として、上記データｆｌ！！選択タイミン
グ信号φｙが用いられ、上記カウンタ回路Ｃ０ＮＴのオ
ーバーフロー信号ＯＶ　Ｆ及び上記バッフγ回路Ｂ２の
出力信号とともにオアゲート回路Ｇ３を通して」：記プ
リチャージＭ　Ｏ８Ｆｌ＞　ＴＱ１〜Ｑ３のゲートに伝
えられる。

次に、第３図の動作波形図に従って、上記自動リフレッ
シ−回路Ｉｔ　Ｅ　Ｉｉ’の動作を説明する。

イ１込み又は読み出し動作により、ブータフＡ選択タイ
ミング信号Φｙがハイレベルのとぎ上記キャパシタＣＩ
、Ｃ２にプリチャージが行われ、キャパシタＣｉ　ＩＪ
％４１１ｉＴｉｌ［ＥＶｃｃ　−２Ｖｔｂ　ＶＣチーｗ
　−シアツブされ、キャパシタＣ２がＴＩＦ、源Ｔｔ、
ＬＪＩＥ　Ｖｃｃ　−Ｖｔｂにチャージアップされる。

したが−゛〔、キャパシタＣ１の保持ｍ庄Ｖａは、キャ
パシタＣ２の保持ｒ４圧Ｖ　ｂより低くなっているため
１．に記電圧比較回路の出力信号ＳＬＦは、ロウレベル
（論理０）にな−ている。

そして、以後肯込入又は設入出し動作が行われないと、
リーク？Ｕ流等により−に記キャパシタＣ１゜Ｃ２のレ
ベルが低下する。このとき、キャパシタＣ２の容量値が
小さいので、上記リーク１１Ｌ流によりその保持ｍ圧Ｖ
　Ｉ）がキャパシタＣｔの保拉ｎＬ圧Ｖａに比べて連く
低下する。上記保持Ｔ（ε圧Ｖａとｖｂとの電位関係が
逆転すると、ｔａｔ＋−比較回路の出力信号ＳＬＦが反
転してハイレベル（ｆＮ：ｉｉ理１）になる。この信号
ＳＬＦのハイレベルにより上記カウンタ回路ＣＱＮＴに
発振面ＮｆｉＯ８Ｇからのパルスが供給される。また、
出力バッフ丁Ｂ１が動作状態とされ、外部端子１口＞　
Ｓ　ＩＩをロウレベルとしてセルフリフレッシュ動作中
であることを出力する。これＫより、外部からのｖに込
み及びＷ、？み出し動作ｆａ：県止する。

さらに、ｌ：、記マルチプレクサＭ　Ｐ　Ｘを制ζ；１
１信号ＭＸＣによって制御して上記カウンタ回路Ｃ０Ｎ
Ｔで形成した内部相補アドレス信号ａＯ〜ａ８がデコー
ダ回路ｔｔ　−１）　Ｃｔ（、に伝えられろ。

これにより、上記カラ／り回路で形成されたアドレス信
号ａＯ〜ａ８に従ったリフレッシュ動作により全メモリ
セルのリフレッシュを行うつそして、上記カウンタ回路
Ｃ０ＮＴのオーバーフロー１１１号ＯＶ　ｌｉ”により
、上記キャパシタＣ１゜Ｃ２にプリチャージが行われる
ので、上記セルフリフレッシュ動作が停止される。

以後、上記同様に書込入又は読み出し動作が行われない
と、上記キャパシタｅ１．ｃ２の保持ｍ圧Ｖａ、Ｖｂの
逆転によりｐｊび上記セルフリフレッシュ動作が起動さ
れろつ この実１ｊＱ４例で汀、上記セルフリフレッシュ中でな
いどきに、り）部端子ＩＬ　Ｉｎ　Ｆ　１１なロウレベ
ルにすると、いわゆるオートリフレッシュ動作を行う。

すなわち、」二記タ１部端子１日ｑｉｘ＋、ｔをＩＪウ
レー；ルにすると、その度に上記カウンタ回１１’＋ｉ
　ＣＯＮ　”ｆの歩進動作が行われろとともに、上記マ
ルチプレクサＭＰＸの切り替え制ｆｉｌｆｌ信号が形成
さイしるからであイ）。この時Ｋ　Ｔｔ’よ、上記外部
端子＋？、　ｔ；　Ｉｒ　ｔｉをロウレベルにすること
ににす、上記キャパシタＣＩ。

Ｃ２のプリチャージが行われるつ 上記例は、キャパシタＣＩ、Ｃ２のリー・り１１＜流が
互いに同じ値にされ、メモリセルのリフレッシュ周期と
の関連において、キトハシタＣ２の容気値を、キャパシ
タＣ１の容気値に比べ小さく設定する場合であったが、
上記キャパシタＣ１，Ｃ２を次に述べるような？／＃７
成にしてもよい。

すなわち、」二記キャパシタＣ１と０２を互いに同じ容
気値にしで、ダイナミック型メモリセルのリフレッシュ
ＩＩ″ｌ１期との関連に千６いて、キャパシタＣ１にお
けるリーク電流のｆ直をキャパシタＣ２におけるり・−
り電流よりも小さくしてもよい。このように１．でも」
：記と同様に、リーク１１！流により。

キャパシタＣ２の保持ｍ圧ｖｂが、キャパシタＣＩの保
持ｍ庄Ｖｎ＆Ｃ比べて速く低ドするようにできる。

また、ダイナミック型メモリセルのリフレッシュ周期と
の関連において、上記キャパシタＣ１の容量Ｖ（と上記
キャパシタＣ２の谷は値を制御するとともに、キャパシ
タＣ１におけるリーク１１！流の値とキャパシタＣ２に
おけるリーク１１！流の値を制御して、リーク電流によ
り上記保持ｍ圧Ｖｌ）が。

上記保持電圧Ｖａに比べて速く低下するようにしてもよ
い。

上記キャパシタＣＩ　、Ｃ２としては、それぞれ例えば
、半導体基板（又は半導体）、（板に形成されたウェル
領Ｊ威）に形成された十２！ヌ体領Ｊ或を他方の電極と
し、薄い絶縁膜を介して上記牛導体領域上に形成された
導ｎＬ層を一方のｉｌｌ　倒としたｔｉｔ成のキャパシ
タを使うことができる。キャパシタＣＩ。

Ｃ２の容量値及びリーク曳流値は比軟的容易に制御［る
ことができるつ例えば、キャパシタの誘電体を１．″り
成する上記薄い絶縁膜の膜厚、その：ｈｊ　［率あるい
（よ／及び上記１対のｔｉｔ、極の而（−１を制御する
ことにより、キャパシタＣＩ、Ｃ２の容ｉｉ１：　ｆｉ
（ｆを制御することができる。また、リークｍ流は１例
えば、キャパシタの（１シ方の電極を１°ｊη成する半
導体領域と１ん板（ウェル領域）との接合部を通しで流
れる。このため１例えば、この接合部の面積（接触面積
）を制御することによりキャパシタにｔ６けろリークｍ
流を制御することができるつまた。上記半導体領域の不
純物濃度あろいｌ工／及び基板（ウェル領域）の不純物
１２１度を制御することによ−でも、キャパシタにおけ
るリークｒ（を流を制御することができる。このような
各方法等をイリ１って、上記キャパシタａｔ、ｃｚのそ
れぞれの容れｔ値あるいは／及びそ１１．ぞれのリーク
ｍ流を子連したよ５な状卯に設定することができろう 第４図には、この発明の他の一実６ｆｌ　＠の回路図が
示されている。

この実施例では、メモリセルＭＣの記憶情報のシュミレ
ーシ冒ンをより精度よく行うため、メモリセルのキャパ
シタと同様なｔｉｔ造及び回路ｔｉｔ成どしたキャパシ
タＣＩ、Ｃ２が用いられている。

すなわち、第５図には、上記メモリセ、ルＭ、Ｃの素子
梅漬の斜断面図が示されている。

同閃において、ｌはＰ副生導体系板、２は比較的厚い絶
縁膜（以下、フィールド絶縁膜という）。

４及び５はＮ″°型牛型体導体領域は第１導■Ｌ性ポリ
シリコン層、７はＮ型表面反転層、）（は第２導亀性ポ
リシリコン層、９はＰＳＧ（リン・シリケート・ガラス
）層、１０はアルミニウム層をそれぞれ示すウー個のメ
モリセルＭＣ中のアドレス選択用Ｍ　ＯＳ　１’　ｌ】
Ｔ　Ｑ　ｍは、その基板、ソース領域。

ドレイン領域、ゲート絶縁膜及びゲートな極が上述のＰ
型ソ１へ導体系板１．　Ｎ″−副手導体領域４．Ｎ″−
型牛導体領域５．ゲート絶縁膜３及び第２導電性ポリシ
リコン層８によってそれぞれｆｔ＆成される。

第２　）ｊＸｔｔ’を性ポリシリコン層８は、ワード線
として使用される。Ｎ＋型牛導体領ＪＡ５に接続された
アルミニｊ、ウム層ｌＯは、イロ補データ、ｉＤ　、Ｄ
として使用される。

一方、メモリセルＭＣ中の記憶用キャノ（シタＣ５は、
一方の電極、誘遜体層及び他方の電極が。

第１導電性ポリシリコン層６．ゲート絶縁膜３及びＮ型
表面反転層７によってそ１１ぞれｔｉ＆成されろ。

すなわら、第１導屯性ボリシリニ１）層６には亀源屯庄
Ｖｃｃが印加されているため、このＩｌｆ、源ｍ圧Ｖｃ
ｃば、ゲート絶縁膜３を介し゛ＣＰ型半導体基板１０表
面にＮ型反転層７を誘起せしめる。

したがって、第４図の回路におけるキャノ（シタＣ１，
Ｃ２とＭＯ８ＦＥＴＱＩ　、Ｃ３と＋′Ｊ：　、上記記
１．ａ用ギャパシタＣ，ｓとアドレス選択用Ｍ０８ＦＥ
　Ｉｌｌ　Ｑ　川と同様ｌよＭＯ８ｔ’ｆｆ造とされる
。

また１ｍ庄比較回路は、ｎチャンネル差動ＭＯｓ　ｌｉ
’　Ｅ　Ｔ　Ｑ　４　、　Ｑ　５と、そのドレインに設
けられた能動負荷を構成する電流ミラー形態のｐチャン
ネルＭＯ８ＦＥＴＱ８．Ｑ９と、その共通ソースには、
低消費電力化のために微少定電流源としてのＭＯ８Ｆ）
、ｉ’ＴＱ１０とにより構成されている。

」二記キャパシタＣＩとＣ２へのプリチャージ電圧に上
記オフセヅトをもたせるｌこめ、キャパシタＣ１は、タ
゛イオード形卯のＮ・１０ＳＦ１弓’１’　Ｑｌを、１
′ＩしてＭ　Ｏｔ（Ｉｉ’　Ｉ棒１ＴＱ２によりＶｃｃ
−Ｖｔｂにプリチャージされ、キャパシタＣ２注、ＭＯ
８ｌｉ’Ｊシ’ｒ（３３によりＶｃｃにプリチャージさ
れる。

また、０１〕記給２図の実れ例のように、上記キャパシ
タ（１，Ｃ２のそれぞれの８　ｔｉｔ値あるいＶ″ｒ、
／及びリークｍ流を制御するために１−２第２図の実施
例に関した説明で述べた各方法を使うことができる。例
えば、ゲート絶縁膜の膜厚、その誘電率あるいｆａｒ、
　／及び上記１対の電極の面積を制御することによりキ
ャパシタＣＩ　、Ｃ２の容以値を制０■することができ
る。また、リークＩＥ流のパスは。

例えばキャパシタの他方のＷｌｉ　ｖｆｉを形成する反
転層（チャンネル）と基板（ウェル領Ｊ４Ｑ　）との接
合部によって構成される。このため、この接合部の而ｆ
ｆｌ　（接触面積）を制御することによってキャパシタ
のリーク電流を制御することができるし、例えば基板（
ウェル領域）等の不純物濃度を制−１１することに」ニ
ー、でもキャパシタのリークｔＩＬ流を制御できる。

上記実ｍ１１例においでは、リーク電流イどシュミレー
ションしてセルフリフレッシュ周ｕＪＩ　’ｋ　自ＩＩ
Ｊ　制？ｎ＋するものである。したがって、必“＆最大
の周期でしかリフレッシュ動作を行わないので大幅な低
消費Ｔｒ［力比を図ることができる。

す４「わち、そのときのｉｎ度に合わ亡で、リフレッシ
ュ動作の周期が自動的に決められイ）ため、むだなリフ
レッシュ動作を行なわなくて済むようにすることが可能
であり、大幅な低消費電力化を図ることができろう また。この実施例においては、外部制御信号によらない
で、自動的にセルフリフレッシュ動作の起動がかけられ
るので、完全自１ｉＨ１１す７レノシユ動作が実現でき
る。通常、セルフリフレ・ソシュ動作は、バッテリーバ
ックアップ動作に用いらｉすることか多いので、その観
点から」二組完全自動リフレッシュ動作及び低消費電流
動作は、　ｔＩＩＩｉル）で有益なものとなる。

さらに、キャパシタＣＩ、Ｃ２には？ｌｉ、源屯圧Ｖ電
圧に基づいた電圧なプリチャージするものであるので、
上記リフレッシュ周期は、１１Σ源１狂圧ＶＣＣの変動
の影響を受けることがなく　、　１’、’ｆ度の高いり
１ｍＷ、のシュミレーションを実現することができる。

特に、第４図、第５図のＪ、うに上記キャパシタＣＩ　
、Ｃ２をメモリセルの打４１告と同様にした場合には、
その精度をいっそう１す（ずイ）ことができる。

また、＠１図の実施例のように、アドレス信号の変化を
検出して内部タイミング１，１号な形成する方式とした
場合には、ダイナミック型メモリセルに対して外部から
はスタティック型メモリと同様に扱えるので、上記完全
自動リフレ・ソシス動作と相俟ってユーザーにおいて極
めて扱い易いん１０８記憶装置とすることが出来７）。

さらに、メモリアレイのプリチャージ動作は。

一対の相補デ〜り線、共通相補データ線を単に短絡させ
ることにより、約ＶＣＣ／２　の中間レベルにするもの
であるので、従来のダイナミック型ＩＬＡＭのように、
０ボルトからＶｃｃレベルまでチャージアップするもの
に比べ、そのレベル変化量が小さく、プリチャージＭ　
Ｏ８１ｉ’　１弓１１のゲート電圧を通常の論理レベル
（ｖｃｃ）を用い′〔も十分に非飽和状鄭でオンさせろ
ことが出来るからプリチャージ動作を高速に、しかも低
消’Ｍｌマ珪力の下に行うことができろ。

そして、上記のように、プリチャージレベルを約’ｌｌ
’ｃｃ／　２の中間レベルにするものであるので。

メモリセルの読み出し時においても、メモリセルのスイ
ッチＭＯ８Ｆｌ弓Ｔのゲートｍ１．Ｆ、（ワード線選択
電圧）として１１ｕ常のＮＳ　ｆ！ｌ！レベル（Ｖｃｃ
）を用いても十分に非飽和状態でオンさせることが出来
るから、従来のダイナミックｆｉ！ｊ　１１　Ａ　Ｍの
ようにプートストラップ１Ｌ圧を用いること／、Ｃ＜　
、　ｉ＋１報記１意キャパシタの全電荷読み出しが可能
とは４）。

また、設入出しＪル阜１は圧は、メモリセルが選択され
ない一方のデータ線のプリチャージレベルを利用してい
るので、従来のダイナミック型ＲＡ　Ｍのように読入出
し基夢亀田を形成するダミーセルが不要になる。

この発明は、前記実施例に限定されない。

上記マ扛【Ｌ比較回路の具体的回路借成は、抽々変形で
きるものであり、その出力８ＬＦにより１発振回路Ｏ８
Ｃの動作も制御するものとして、セルフリフレッシュ動
作期間以外は、その動作を停止させて５発振回路Ｏ８Ｃ
での無効１１（流の発生を防止するものであってもよい
。

また、上記リーク電流のシュミレーション凹路は１発振
回１１′ｆ１０８Ｃに利用して、その発振周期を制御す
ることにより、カウンタ回路Ｃ０ＮＴの１回ｒ）が、メ
モリセルに必要とされるリフレッシュ周期に合わせるよ
うにしてもよい。

また、上述したキャパシタｅｉ、ｃｚは、配線層を形成
するどきに形成される容量を利用してもよい。この場α
、容鍛値あるいをまリークｍ流のｍｌ整用にキャパシタ
を付加するようにしでもよい。

さらに、上記キャパシタＣＩ、Ｃ２の芥ｈ１値を制御す
る方法としＣは、上述した方法以外であってもよ（、同
様にそのリーク１１．流を制御する方法も上述した方法
以外の方法で行なってもよい。

【図面の簡単な説明】

爪１図は、この発明の一実ＲＩＩ例を示すブロック図。 第２図は、その自動リフレッシュ回１″？、の一実施例
を示す回路図。 第３６゛りは、その動作の一例を示す動作波形図。 第４１図は、自動リフレッシュ回路におけるリーク１１
％流シュミレーシｑノ回路の他の一実糊例を示す回路図
。 第５図は、メモリセルの一実施例を示すｇ１ルｒ面図で
ある。 Ｍ・・・ＡＩＬＹ・・・メモリ丁レイ、ｐｅｔ・・・プ
リチャージ回路、　Ｓ　Ａ・・・センスアンプ、　　Ｉ
Ｌ−Ａ　Ｉ）　１３・・・ロウアドレスバッファ、Ｃ−
８Ｗ・・・カラムスインチ。 Ｃ−Ａ　Ｉ）　ｔ３・・・カラムアドレスバッファ、Ｉ
ｔ−ＤＣ。 ■も・・・ロウアドレスデコーダ、ｃ、ｏｃｔも・・・
カラムアドレスデコーダ、ＰＯ２・プリチャージ回ｖ１
１゜ＭＡ・・・メインアンプ、１もＥ３　Ｇ、　　ＣＥ
　（ｊ・・・エツジトリガ回路、ＴＧ・・・タイミング
発生量ｂ’ｌ’ｉ、）七〇Ｆ・・自動リフレッシュ回路
、１）０１Ｓ・・・データ出力バッファ、　１）　Ｉ　
１３・データ人力バッファ１Ｍ　Ｐ　Ｘ−゛マルチプレ
クザ、１・・・Ｐ型１ろ導（＋、ｌ、Ｉｉυ）、２・・
・比較的厚い絶縁膜、４及び５・・・Ｎ！Ｉ１１！半専
体領域５６・・・第１導Ｆｉｔ性ポリシリコア層、７・
・・Ｎ型表面反１１１＜層。 ８・・・第２導ｍ性ポリシリコント＋’／ｓ　９・・・
Ｐ　Ｓ　Ｕ　（リン・シリケート・ガラス）ＩＳ７．Ｉ
Ｏ・・・アルミニュウム層。 第　　２　　図 第　　３　　図 第　　４　　図 第　　５　　図 に

Claims (1)

1. 【特許請求の範囲】 １、　　ｉＪ：込み又は読入出し動作タイミング信号に
   よりプリチャージされる第１のキャパシタと、宵込入又
   は読み出し動作タイミング＜Ｍ　’ｉによりプリチャー
   ジされ、ダイナミック型メモリセルのリフレッシュ１７
   ｄ期との関連においてそのプリチャ−ジレベルが上記第
   １のキャパシタのプリチャージレベルに比べて大きなレ
   ベルにされ、その容量値が上記第１のキャパシタの容量
   値に比べて小さい容量イ１６にされた第２のキャパシタ
   と、上記面キャパシタの保持電圧を受ける電圧比較回路
   と、上記電圧比較回路の反転出力により起動さオシ、内
   部で形成したアドレス信号に従いダイナミック型メモリ
   セルのセルフリフレッシュ動作を行う自動リフレッシュ
   制御回路とを含むことを特徴とするＭＯＳ記憶装置。 ２、上記第１のキャパシタは１Ｍ０８ＦＥＴ１個のしき
   い値電圧だけレベルシフトされた電源電圧によりフ゛リ
   チャージされ、上ｄ己４１，２のキャパシタは、ＭＯＳ
   １ｉ’ＥＴ２ｆｌ！のしきい値電圧だけレベルシフトさ
   れたｍ？Ｍｍ圧によりプリブーヤージされるものであ４
   ）ことを特徴とする請求 項記載のＭＯＳ記憶装置。 ３、上記電圧比較回路の出力信号は，外部Ｑ：ｔ３子を
   通して出力されるものであることを特徴とする特ｆＦＨ
   求の範囲第１又は第２項記載のＭ（ｌ記憶装置。 ４、上記自動リフレッシュ副部１回路Ｃよ，外部からの
   制御１ｎ号によっても起動されるものであることを特徴
   とする特許１ｎ求の範囲第１．第２又ｆま第３項記載の
   ＭＯＳ記憶装置。