JPH0444836B2 - - Google Patents
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- JPH0444836B2 JPH0444836B2 JP59172754A JP17275484A JPH0444836B2 JP H0444836 B2 JPH0444836 B2 JP H0444836B2 JP 59172754 A JP59172754 A JP 59172754A JP 17275484 A JP17275484 A JP 17275484A JP H0444836 B2 JPH0444836 B2 JP H0444836B2
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- capacitor
- control circuit
- circuit
- control means
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- Expired - Lifetime
Links
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体記憶装置、特にダイナミツク
RAM（ランダムアクセスメモリ）の自動リフレ
ツシユ制御回路に関する。
RAM（ランダムアクセスメモリ）の自動リフレ
ツシユ制御回路に関する。
最近のダイナミツクメモリには、リフレツシユ
動作を自動的に行なうための自動リフレツシユ回
路をメモリチツプ上に搭載することによつて使い
方を簡単化したものがある。即ち、たとえば第７
図に示すような発振器１とリフレツシユアドレス
カウンタ２とを有し、メモリが通常動作を行なつ
ていないとき（スタンバイ時）に自動的にリフレ
ツシユアドレスを設定してリフレツシユ動作を行
なわせている。
動作を自動的に行なうための自動リフレツシユ回
路をメモリチツプ上に搭載することによつて使い
方を簡単化したものがある。即ち、たとえば第７
図に示すような発振器１とリフレツシユアドレス
カウンタ２とを有し、メモリが通常動作を行なつ
ていないとき（スタンバイ時）に自動的にリフレ
ツシユアドレスを設定してリフレツシユ動作を行
なわせている。
ところで、このような発振器１を用いたリフレ
ツシユ回路の温度特性を考察してみる。発振器１
は通常はMOS−FETを使つて構成されており、
一般的に高温になるとMOS−FETの回路動作は
遅くなるため、発振周波数f1は第８図中に示す特
性曲線f1のように低くなる。一方、温度が10度高
くなると、メモリセル中のもれ電流はほぼ２倍に
なるので、短い間隔でリフレツシユする必要があ
り、必要なリフレツシユ周波数f2は第８図中に示
す曲線f2のように高くなる。上記周波数f1，f2の
関係は、高温でもf1＞f2を満たす必要があり、そ
うすると低温ではf1≫f2となつてしまい、必要以
上の高周波でリフレツシユを行なうことになる。
１回のリフレツシユには一定の消費電力が必要で
あり、たとえば256KビツトのダイナミツクRAM
ではスタンバイ時に数mAの電流を消費する。こ
れは、電池電源の場合、かなり大きな電力消費に
相当し、従来のダイナミツクRAMは電池電源下
で動作させるのは極めて困難であつた。
ツシユ回路の温度特性を考察してみる。発振器１
は通常はMOS−FETを使つて構成されており、
一般的に高温になるとMOS−FETの回路動作は
遅くなるため、発振周波数f1は第８図中に示す特
性曲線f1のように低くなる。一方、温度が10度高
くなると、メモリセル中のもれ電流はほぼ２倍に
なるので、短い間隔でリフレツシユする必要があ
り、必要なリフレツシユ周波数f2は第８図中に示
す曲線f2のように高くなる。上記周波数f1，f2の
関係は、高温でもf1＞f2を満たす必要があり、そ
うすると低温ではf1≫f2となつてしまい、必要以
上の高周波でリフレツシユを行なうことになる。
１回のリフレツシユには一定の消費電力が必要で
あり、たとえば256KビツトのダイナミツクRAM
ではスタンバイ時に数mAの電流を消費する。こ
れは、電池電源の場合、かなり大きな電力消費に
相当し、従来のダイナミツクRAMは電池電源下
で動作させるのは極めて困難であつた。
一方、メモリ集積回路のプロセスのばらつきを
考慮すると、前記周波数f1，f2の大小関係に関し
てマージンを大きくとる必要があり、通常、常温
ではf1はf2の100倍程度（たとえばf2＝10Hz，f1＝
1kHz）の値をとつている。このことは、リフレ
ツシユ動作に必要な電力の100倍もの電力を消費
することになり好ましくない。
考慮すると、前記周波数f1，f2の大小関係に関し
てマージンを大きくとる必要があり、通常、常温
ではf1はf2の100倍程度（たとえばf2＝10Hz，f1＝
1kHz）の値をとつている。このことは、リフレ
ツシユ動作に必要な電力の100倍もの電力を消費
することになり好ましくない。
このような事情に鑑みて、リフレツシユに要す
る消費電力を低減化するために、リフレツシユ動
作を必要最大の周期で自動的に行なうように制御
するMOS記憶装置が特開昭59−56291号公報によ
り提案されている。即ち、この記憶装置における
自動リフレツシユ制御回路は、第９図に示すよう
に、メモリセルキヤパシタと同じ構成で相異なる
容量値を有する２個のキヤパシタC1，C2をそれ
ぞれプリチヤージ入力パルスPの期間に充電し
たのち、この両キヤパシタC1，C2の保持電圧の
大小関係が反転するタイミングを電圧比較回路
CPにより検出し、この検出出力によつてリフレ
ツシユ動作を起動制御している。
る消費電力を低減化するために、リフレツシユ動
作を必要最大の周期で自動的に行なうように制御
するMOS記憶装置が特開昭59−56291号公報によ
り提案されている。即ち、この記憶装置における
自動リフレツシユ制御回路は、第９図に示すよう
に、メモリセルキヤパシタと同じ構成で相異なる
容量値を有する２個のキヤパシタC1，C2をそれ
ぞれプリチヤージ入力パルスPの期間に充電し
たのち、この両キヤパシタC1，C2の保持電圧の
大小関係が反転するタイミングを電圧比較回路
CPにより検出し、この検出出力によつてリフレ
ツシユ動作を起動制御している。
然るに、上記MOS記憶装置におけるリフレツ
シユ周期制御用の電圧比較回路CPは、差動MOS
−FETと、そのドレインに設けられた能動負荷
を構成する電流ミラー形態のMOS−FETと、上
記差動MOS−FETの共通ソースに設けられた定
電流源用MOS−FETとにより形成されている。
シユ周期制御用の電圧比較回路CPは、差動MOS
−FETと、そのドレインに設けられた能動負荷
を構成する電流ミラー形態のMOS−FETと、上
記差動MOS−FETの共通ソースに設けられた定
電流源用MOS−FETとにより形成されている。
したがつて、上記構成の電圧比較回路CPの電
流消費が大きいので、前述したようにリフレツシ
ユ動作を必要最大の周期に制御してリフレツシユ
動作による電力消費を低減するという効果が一部
相殺されてしまうという問題点がある。
流消費が大きいので、前述したようにリフレツシ
ユ動作を必要最大の周期に制御してリフレツシユ
動作による電力消費を低減するという効果が一部
相殺されてしまうという問題点がある。
〔発明の目的〕
本発明は上記の事情に鑑みてなされたもので、
スタンバイ時のリフレツシユに要する消費電力を
最少化すると共にリフレツシユ制御に要する消費
電力を低減でき、電池電源による記憶内容のバツ
クアツプを実現し得るダイナミツクメモリの自動
リフレツシユ制御回路を提供するものである。
スタンバイ時のリフレツシユに要する消費電力を
最少化すると共にリフレツシユ制御に要する消費
電力を低減でき、電池電源による記憶内容のバツ
クアツプを実現し得るダイナミツクメモリの自動
リフレツシユ制御回路を提供するものである。
即ち、本発明のダイナミツクメモリの自動リフ
レツシユ制御回路は、リークモニタ回路のキヤパ
シタの保持電圧が所定値以下になつたことを
CMOSインバータまたはプリチヤージ・デイス
チヤージ型インバータで検出し、このインバータ
の出力によつてメモリセルの自動リフレツシユ動
作の開始タイミングあるいは間欠的なリフレツシ
ユ動作の間隔あるいはリフレツシユ周波数を制御
するようにしたものである。
レツシユ制御回路は、リークモニタ回路のキヤパ
シタの保持電圧が所定値以下になつたことを
CMOSインバータまたはプリチヤージ・デイス
チヤージ型インバータで検出し、このインバータ
の出力によつてメモリセルの自動リフレツシユ動
作の開始タイミングあるいは間欠的なリフレツシ
ユ動作の間隔あるいはリフレツシユ周波数を制御
するようにしたものである。
これによつて、リフレツシユ動作の周波数を必
要最少の値に制御することができ、しかも前記キ
ヤパシタ保持電圧の検出手段の電力消費を抑制す
ることができる。
要最少の値に制御することができ、しかも前記キ
ヤパシタ保持電圧の検出手段の電力消費を抑制す
ることができる。
以下、図面を参照して本発明の一実施例を詳細
に説明する。第１図に示す自動リフレツシユ制御
回路を含むダイナミツクメモリにおいては、メモ
リセルとしてたとえば１個の記憶保持用キヤパシ
タと１個のトランスフアゲートとが直列接続され
たものが用いられている。１０はメモリセルと同
じ構成を有するリークモニタ回路であつて、電源
VDDと所定電位端（本例では接地端）との間に１
個のトランスフアゲートＱと１個のキヤパシタＣ
とが直列に接続されている。１１は上記キヤパシ
タＣの保持電圧が入力するCMOSインバータで
あつて、ＰチヤンネルMOSトランジスタQPの方
がＮチヤネルMOSトランジスタQNよりも相互コ
ンダクタンスが大きく形成されることによつて、
閾値電圧VTHが1/2VDD（VDDは動作電源電圧）より
も所定値だけ大きく設定されている。１３は上記
CMOSインバータ１１の出力を波形整形する第
１の制御回路であり、１４はこの第１の制御回路
１３の出力を受けて発振モードになり発振動作を
行なう自励型の発振器、１５は前記第１の制御回
路１３の出力を受けてリセツトし、前記発振器１
４の出力を受けてカウントしてリフレツシユアド
レスを作り出すリフレツシユアドレスカウンタで
あり、このリフレツシユアドレスをメモリセルア
レイのワード線を選択駆動するための行デコーダ
へ送り出す。１６は上記カウンタ１５のオーバー
フロー出力を受けて一定幅のパルスを発生し、こ
のパルス出力により前記リークモニタ回路１０の
トランスフアゲートＱをオンさせてキヤパシタＣ
の充電を行なわせるための第２の制御回路であ
る。
に説明する。第１図に示す自動リフレツシユ制御
回路を含むダイナミツクメモリにおいては、メモ
リセルとしてたとえば１個の記憶保持用キヤパシ
タと１個のトランスフアゲートとが直列接続され
たものが用いられている。１０はメモリセルと同
じ構成を有するリークモニタ回路であつて、電源
VDDと所定電位端（本例では接地端）との間に１
個のトランスフアゲートＱと１個のキヤパシタＣ
とが直列に接続されている。１１は上記キヤパシ
タＣの保持電圧が入力するCMOSインバータで
あつて、ＰチヤンネルMOSトランジスタQPの方
がＮチヤネルMOSトランジスタQNよりも相互コ
ンダクタンスが大きく形成されることによつて、
閾値電圧VTHが1/2VDD（VDDは動作電源電圧）より
も所定値だけ大きく設定されている。１３は上記
CMOSインバータ１１の出力を波形整形する第
１の制御回路であり、１４はこの第１の制御回路
１３の出力を受けて発振モードになり発振動作を
行なう自励型の発振器、１５は前記第１の制御回
路１３の出力を受けてリセツトし、前記発振器１
４の出力を受けてカウントしてリフレツシユアド
レスを作り出すリフレツシユアドレスカウンタで
あり、このリフレツシユアドレスをメモリセルア
レイのワード線を選択駆動するための行デコーダ
へ送り出す。１６は上記カウンタ１５のオーバー
フロー出力を受けて一定幅のパルスを発生し、こ
のパルス出力により前記リークモニタ回路１０の
トランスフアゲートＱをオンさせてキヤパシタＣ
の充電を行なわせるための第２の制御回路であ
る。
次に、上記自動リフレツシユ制御回路の動作に
ついて第２図を参照して説明する。先ず、第２の
制御回路１６の出力により時刻t1からt2にかけて
リークモニタ回路１０のトランスフアゲートＱが
オンになり、キヤパシタＣが充電され、トランス
フアゲートＱとキヤパシタＣとの接続点（記憶ノ
ードＮ）は“１”レベルに書き込まれる。このノ
ードＮの電位は、メモリセルのリーク状態を代表
的に表わしていると見做せるものであり、メモリ
セルのリーク電流が多ければ上記ノードＮの電位
は早く零（Ｖ）になり、リーク電流が少なければ
ノードＮの電位が零（Ｖ）になるまでの時間が長
くなる。このノードＮの電位がCMOSインバー
タ１１の閾値電圧VTH以下になつた時点t3でイン
バータ出力電位は“０”レベルから“１”レベル
になり、この出力は第１の制御回路１３により波
形整形される。この第１の制御回路１３の出力は
リフレツシユアドレスカウンタ１５をリセツトす
ると共に発振器１４を発振モードにする。その結
果、発振器１４の出力は振動し、この振動を上記
カウンタ１５がカウントしてリフレツシユアドレ
スを作り出す。時刻t4で上記カウンタ１５のカウ
ント動作が一巡してオーバーフローすると、オー
バーフロー出力が第２の制御回路１６に入り、こ
こで発生する一定幅のパルス出力により前記リー
クモニタ回路１０を再び駆動してキヤパシタＣを
充電し直す。
ついて第２図を参照して説明する。先ず、第２の
制御回路１６の出力により時刻t1からt2にかけて
リークモニタ回路１０のトランスフアゲートＱが
オンになり、キヤパシタＣが充電され、トランス
フアゲートＱとキヤパシタＣとの接続点（記憶ノ
ードＮ）は“１”レベルに書き込まれる。このノ
ードＮの電位は、メモリセルのリーク状態を代表
的に表わしていると見做せるものであり、メモリ
セルのリーク電流が多ければ上記ノードＮの電位
は早く零（Ｖ）になり、リーク電流が少なければ
ノードＮの電位が零（Ｖ）になるまでの時間が長
くなる。このノードＮの電位がCMOSインバー
タ１１の閾値電圧VTH以下になつた時点t3でイン
バータ出力電位は“０”レベルから“１”レベル
になり、この出力は第１の制御回路１３により波
形整形される。この第１の制御回路１３の出力は
リフレツシユアドレスカウンタ１５をリセツトす
ると共に発振器１４を発振モードにする。その結
果、発振器１４の出力は振動し、この振動を上記
カウンタ１５がカウントしてリフレツシユアドレ
スを作り出す。時刻t4で上記カウンタ１５のカウ
ント動作が一巡してオーバーフローすると、オー
バーフロー出力が第２の制御回路１６に入り、こ
こで発生する一定幅のパルス出力により前記リー
クモニタ回路１０を再び駆動してキヤパシタＣを
充電し直す。
上記動作において、リークモニタ回路１０のノ
ードＮの電位がプリチヤージ直後からCMOSイ
ンバータ１１のVTHまで低下するまでの時間はメ
モリセルにおけるキヤパシタの記憶情報が失なわ
れるに至るまでの時間よりも短かい必要があり、
このためにCMOSインバータ１１のVTHを前記し
たように1/2VDDより高く設定している。
ードＮの電位がプリチヤージ直後からCMOSイ
ンバータ１１のVTHまで低下するまでの時間はメ
モリセルにおけるキヤパシタの記憶情報が失なわ
れるに至るまでの時間よりも短かい必要があり、
このためにCMOSインバータ１１のVTHを前記し
たように1/2VDDより高く設定している。
上述したようなダイナミツクメモリの自動リフ
レツシユ制御回路によれば、メモリセルのリーク
の大きいときは短い間隔でリフレツシユ動作が行
なわれ、逆にリークの小さいときは長い間隔でリ
フレツシユ動作が起こる。即ち、常にメモリセル
のリークを監視しながら間欠的なリフレツシユ動
作の周期を必要最大の値、換言すればリフレツシ
ユ動作の周波数を必要最小の値に制御することが
できる。また、設計上でマージンをとつてリフレ
ツシユ周波数を必要以上に高くすることもなくな
り、第７図に示した従来例に比べて常温では1/10
０程度にリフレツシユ周波数を落とせる。このよ
うなことから、スタンバイ時の消費電力を最小化
することができる。しかも、リーク検出用の
CMOSインバータ１１は貫通電流が流れず、そ
の電力消費は極めて小さく、前記リフレツシユ周
波数の最小化による電力消費の低減効果を相殺す
ることはない。したがつて、記憶内容を電池でも
十分バツクアツプ可能なダイナミツクRAMを実
現できる。
レツシユ制御回路によれば、メモリセルのリーク
の大きいときは短い間隔でリフレツシユ動作が行
なわれ、逆にリークの小さいときは長い間隔でリ
フレツシユ動作が起こる。即ち、常にメモリセル
のリークを監視しながら間欠的なリフレツシユ動
作の周期を必要最大の値、換言すればリフレツシ
ユ動作の周波数を必要最小の値に制御することが
できる。また、設計上でマージンをとつてリフレ
ツシユ周波数を必要以上に高くすることもなくな
り、第７図に示した従来例に比べて常温では1/10
０程度にリフレツシユ周波数を落とせる。このよ
うなことから、スタンバイ時の消費電力を最小化
することができる。しかも、リーク検出用の
CMOSインバータ１１は貫通電流が流れず、そ
の電力消費は極めて小さく、前記リフレツシユ周
波数の最小化による電力消費の低減効果を相殺す
ることはない。したがつて、記憶内容を電池でも
十分バツクアツプ可能なダイナミツクRAMを実
現できる。
なお、前記発振器１４は、たとえば第３図に示
すように複数個のCMOSインバータ３０をリン
グ接続すると共に、その発振動作の可否を
CMOSトランスフアゲート３１，３２により制
御するように構成され、このトランスフアゲート
３１，３２は第１の制御回路１３からの相補的な
信号P1，1により制御される。
すように複数個のCMOSインバータ３０をリン
グ接続すると共に、その発振動作の可否を
CMOSトランスフアゲート３１，３２により制
御するように構成され、このトランスフアゲート
３１，３２は第１の制御回路１３からの相補的な
信号P1，1により制御される。
また、上記実施例は、リークモニタ回路１０の
キヤパシタＣの保持電圧の変化を監視してメモリ
セルの記憶情報が失なわれていく状態を監視し、
上記保持電圧がある基準以下になつたら発振器１
４の動作を開始させており、換言すれば間欠的な
発振動作の周期の制御およびリフレツシユ動作の
開始の制御を行なつている。これに対して、たと
えば第４図に示すようにリークモニタ回路１０の
出力をプリチヤージ・デイスチヤージ型のインバ
ータ４０で受け、その出力を遅延回路４１を介し
て上記リークモニタ回路１０のトランスフアゲー
トＱのゲート入力とするような閉ループを形成し
て発振周波数可変型の発振器４３を用いてもよ
い。この発振器４３の動作は、第５図に示すよう
に時刻t1からt2にかけてモニタ用キヤパシタＣが
充電されると共に、インバータ４０のＮチヤネル
トランジスタQNがオン（デイスチヤージ）にな
つてインバータ出力は“０”になる。上記キヤパ
シタＣのリークにより、その保持電圧が所定値以
下に低下した時点t3でインバータ４０のＰチヤネ
ルトランジスタQPがオン（プリチヤージ）にな
つてインバータ出力は“１”になる。この“１”
出力が遅延回路４１で遅延した後、再び前述した
ような一連の動作が行なわれ、このような動作の
繰り返しにより発振が持続する。この場合、キヤ
パシタＣのリークはメモリセルキヤパシタのリー
クに対応しており、インバータ４０の閾値電圧は
高く設定されているので、発振周期をメモリセル
に対する必要最大のリフレツシユ周期に対応させ
ることが可能である。したがつて、上記インバー
タ４０の出力を制御回路１３により波形整形して
リフレツシユアドレスカウンタ１５でカウントす
ることにより、メモリセルのリークに対応して最
小化されたリフレツシユ周波数を有するリフレツ
シユアドレスが得られる。インバータ４０には通
常のＰチヤネル、Ｎチヤネルトランジスタによる
インバータ以外に付加的なトランジスタQ10，
Q11が付加されているが、論理的にインバータで
あることにはかわりはない。これらのトランジス
タQ10，Q11はインバータ４０の遷移電圧を調節
するために付加されており、ノードＮの電位が変
化してどの時点で感知するかを決定する。レベル
調整回路４５は付加しても、しなくてもよいが、
ノードＮへの書き込み電位を調整するものであ
る。
キヤパシタＣの保持電圧の変化を監視してメモリ
セルの記憶情報が失なわれていく状態を監視し、
上記保持電圧がある基準以下になつたら発振器１
４の動作を開始させており、換言すれば間欠的な
発振動作の周期の制御およびリフレツシユ動作の
開始の制御を行なつている。これに対して、たと
えば第４図に示すようにリークモニタ回路１０の
出力をプリチヤージ・デイスチヤージ型のインバ
ータ４０で受け、その出力を遅延回路４１を介し
て上記リークモニタ回路１０のトランスフアゲー
トＱのゲート入力とするような閉ループを形成し
て発振周波数可変型の発振器４３を用いてもよ
い。この発振器４３の動作は、第５図に示すよう
に時刻t1からt2にかけてモニタ用キヤパシタＣが
充電されると共に、インバータ４０のＮチヤネル
トランジスタQNがオン（デイスチヤージ）にな
つてインバータ出力は“０”になる。上記キヤパ
シタＣのリークにより、その保持電圧が所定値以
下に低下した時点t3でインバータ４０のＰチヤネ
ルトランジスタQPがオン（プリチヤージ）にな
つてインバータ出力は“１”になる。この“１”
出力が遅延回路４１で遅延した後、再び前述した
ような一連の動作が行なわれ、このような動作の
繰り返しにより発振が持続する。この場合、キヤ
パシタＣのリークはメモリセルキヤパシタのリー
クに対応しており、インバータ４０の閾値電圧は
高く設定されているので、発振周期をメモリセル
に対する必要最大のリフレツシユ周期に対応させ
ることが可能である。したがつて、上記インバー
タ４０の出力を制御回路１３により波形整形して
リフレツシユアドレスカウンタ１５でカウントす
ることにより、メモリセルのリークに対応して最
小化されたリフレツシユ周波数を有するリフレツ
シユアドレスが得られる。インバータ４０には通
常のＰチヤネル、Ｎチヤネルトランジスタによる
インバータ以外に付加的なトランジスタQ10，
Q11が付加されているが、論理的にインバータで
あることにはかわりはない。これらのトランジス
タQ10，Q11はインバータ４０の遷移電圧を調節
するために付加されており、ノードＮの電位が変
化してどの時点で感知するかを決定する。レベル
調整回路４５は付加しても、しなくてもよいが、
ノードＮへの書き込み電位を調整するものであ
る。
なお、上記リークモニタ回路１０のキヤパシタ
Ｃとして、メモリセルキヤパシタよりもリーク電
流が多少多目になるように形成しておく（たとえ
ばキヤパシタの一方の電極となる基板表面反転層
部の不純物濃度を制御するとか、キヤパシタの一
方の電極となる多結晶シリコンのパターン形状と
して一部を櫛形にする）ことによつて、メモリセ
ルキヤパシタのリークにより記憶情報が消失する
前に確実にリークモニタ用キヤパシタ電圧の低下
をインバータ４０によつて検出し、リフレツシユ
動作を行なわせることが可能になり、リフレツシ
ユ動作のマージンを大きくとることができる。
Ｃとして、メモリセルキヤパシタよりもリーク電
流が多少多目になるように形成しておく（たとえ
ばキヤパシタの一方の電極となる基板表面反転層
部の不純物濃度を制御するとか、キヤパシタの一
方の電極となる多結晶シリコンのパターン形状と
して一部を櫛形にする）ことによつて、メモリセ
ルキヤパシタのリークにより記憶情報が消失する
前に確実にリークモニタ用キヤパシタ電圧の低下
をインバータ４０によつて検出し、リフレツシユ
動作を行なわせることが可能になり、リフレツシ
ユ動作のマージンを大きくとることができる。
また、前記第１図の回路において、リークモニ
タ回路１０およびCMOSインバータ１１に代え
て第６図に示すようなリークモニタ回路６０およ
びプリチヤージ・デイスチヤージ型のインバータ
４０を用いてもよい。即ち、リークモニタ回路６
０は、それぞれメモリセルと同じ構造のトランス
フアゲートQ1キヤパシタＣからなるたとえば３
個分のモニタ用セルを並列接続してなり、この記
憶ノードＮをインバータ４０のＰチヤネルトラン
ジスタQPのゲートに接続し、上記インバータ４
０のＮチヤネルトランジスタQNのゲートをリー
クモニタ回路６０の入力端に接続している。な
お、インバータ４０は、リークモニタ回路６０の
入力パルスがオンの期間にＮチヤネルトランジス
タQNがオンになり、このトランジスタQNはその
後はオフになり、さらにキヤパシタ電圧の低下に
よりＰチヤネルトランジスタQPがオンになるま
での間は出力がオフ（高インピーダンス状態）に
なつている。そこで、このオフ期間におけるイン
バータ出力ノードの電位を安定化するために容量
C0が付加されている。
タ回路１０およびCMOSインバータ１１に代え
て第６図に示すようなリークモニタ回路６０およ
びプリチヤージ・デイスチヤージ型のインバータ
４０を用いてもよい。即ち、リークモニタ回路６
０は、それぞれメモリセルと同じ構造のトランス
フアゲートQ1キヤパシタＣからなるたとえば３
個分のモニタ用セルを並列接続してなり、この記
憶ノードＮをインバータ４０のＰチヤネルトラン
ジスタQPのゲートに接続し、上記インバータ４
０のＮチヤネルトランジスタQNのゲートをリー
クモニタ回路６０の入力端に接続している。な
お、インバータ４０は、リークモニタ回路６０の
入力パルスがオンの期間にＮチヤネルトランジス
タQNがオンになり、このトランジスタQNはその
後はオフになり、さらにキヤパシタ電圧の低下に
よりＰチヤネルトランジスタQPがオンになるま
での間は出力がオフ（高インピーダンス状態）に
なつている。そこで、このオフ期間におけるイン
バータ出力ノードの電位を安定化するために容量
C0が付加されている。
なお、本発明が適用されるダイナミツクメモリ
は、メモリセルとして１キヤパシタ、１トランジ
スタ型のものに限らず、２キヤパシタ、２トラン
ジスタからなる高速動作型のものを用いたもので
もよい。
は、メモリセルとして１キヤパシタ、１トランジ
スタ型のものに限らず、２キヤパシタ、２トラン
ジスタからなる高速動作型のものを用いたもので
もよい。
上述したように本発明のダイナミツクメモリの
自動リフレツシユ制御回路によれば、リークモニ
タ回路のキヤパシタの保持電圧の低下を消費電力
の少ないCMOSインバータまたはプリチヤー
ジ・デイスチヤージ型インバータで監視し、この
インバータの出力によつてリフレツシユ動作の開
始タイミングあるいは間欠的なリフレツシユ動作
の間隔あるいはリフレツシユ周波数を制御するこ
とによつて、リフレツシユ動作に要する消費電力
を最小化すると共にリフレツシユ制御に要する消
費電力を低減できる。したがつて、電池による記
憶内容のバツクアツプが可能なダイナミツク
RAMを実現することができる。
自動リフレツシユ制御回路によれば、リークモニ
タ回路のキヤパシタの保持電圧の低下を消費電力
の少ないCMOSインバータまたはプリチヤー
ジ・デイスチヤージ型インバータで監視し、この
インバータの出力によつてリフレツシユ動作の開
始タイミングあるいは間欠的なリフレツシユ動作
の間隔あるいはリフレツシユ周波数を制御するこ
とによつて、リフレツシユ動作に要する消費電力
を最小化すると共にリフレツシユ制御に要する消
費電力を低減できる。したがつて、電池による記
憶内容のバツクアツプが可能なダイナミツク
RAMを実現することができる。
また本発明によれば、リークモニタ回路によ
り、そのキヤパシタ端子電圧でリークを検出し
て、そのキヤパシタ端子電圧で、CMOSインバ
ータまたはプリチヤージ・デイスチヤージ型イン
バータを駆動することにより、少ない素子数（一
対のトランジスタ）の前者のインバータまたは後
者のインバータの検出電圧の設定で、リフレツシ
ユ周期を、アナログ的に変化させて設定すること
を可能としたものである。
り、そのキヤパシタ端子電圧でリークを検出し
て、そのキヤパシタ端子電圧で、CMOSインバ
ータまたはプリチヤージ・デイスチヤージ型イン
バータを駆動することにより、少ない素子数（一
対のトランジスタ）の前者のインバータまたは後
者のインバータの検出電圧の設定で、リフレツシ
ユ周期を、アナログ的に変化させて設定すること
を可能としたものである。
第１図は本発明に係るダイナミツクメモリの自
動リフレツシユ制御回路の一実施例を示す回路
図、第２図は第１図の回路動作を説明するために
示すタイミング図、第３図は第１図の発振器の一
例を示す回路図、第４図は本発明の他の実施例を
示す回路図、第５図は第４図の回路動作を説明す
るために示すタイミング図、第６図は第１図のリ
ークモニタ回路およびCMOSインバータの変形
例を示す回路図、第７図は従来のリフレツシユ制
御回路を示す回路図、第８図は第７図の回路特性
を説明するために示す図、第９図は従来の自動リ
フレツシユ制御回路に用いられているキヤパシタ
回路および電圧比較回路を示す回路図である。 １０，６０……リークモニタ回路、１１……
CMOSインバータ、４０……プリチヤージ・デ
イスチヤージ型インバータ、Ｑ……トランスフア
ゲート、Ｃ……キヤパシタ。
動リフレツシユ制御回路の一実施例を示す回路
図、第２図は第１図の回路動作を説明するために
示すタイミング図、第３図は第１図の発振器の一
例を示す回路図、第４図は本発明の他の実施例を
示す回路図、第５図は第４図の回路動作を説明す
るために示すタイミング図、第６図は第１図のリ
ークモニタ回路およびCMOSインバータの変形
例を示す回路図、第７図は従来のリフレツシユ制
御回路を示す回路図、第８図は第７図の回路特性
を説明するために示す図、第９図は従来の自動リ
フレツシユ制御回路に用いられているキヤパシタ
回路および電圧比較回路を示す回路図である。 １０，６０……リークモニタ回路、１１……
CMOSインバータ、４０……プリチヤージ・デ
イスチヤージ型インバータ、Ｑ……トランスフア
ゲート、Ｃ……キヤパシタ。
Claims (1)
- 【特許請求の範囲】 １ リフレツシユ動作を必要とするメモリセルの
リークをモニタするためにトランスフアゲートお
よびキヤパシタを用いて構成され、上記トランス
フアゲートのゲートにパルスが印加されたときに
キヤパシタが充電されるリークモニタ回路と、こ
のリークモニタ回路の出力をＰチヤネルMOSト
ランジスタ及びＮチヤネルMOSトランジスタの
ゲート入力として前記キヤパシタの保持電圧が設
定値以下になつたことを検出することにより前記
メモリセルのリークを検出するCMOSインバー
タと、このインバータの出力端の出力によつてメ
モリセルの自動リフレツシユ動作のタイミングを
制御する制御手段とを具備し、メモリセルのリー
ク電流が大きいときはリフレツシユ動作の間隔が
短く、メモリセルのリーク電流が小さいときはリ
フレツシユ動作の間隔が長くなるように制御する
ようにしてなることを特徴とするダイナミツクメ
モリの自動リフレツシユ制御回路。 ２ 前記制御手段は、リフレツシユアドレスカウ
ンタのカウント入力を発生する発振器の動作を間
欠的に制御することを特徴とする前記特許請求の
範囲第１項記載のダイナミツクメモリの自動リフ
レツシユ制御回路。 ３ 前記制御手段は、リフレツシユアドレスカウ
ンタのカウント入力を発生する発振器の発振周波
数を制御することを特徴とする前記特許請求の範
囲第１項記載のダイナミツクメモリの自動リフレ
ツシユ制御回路。 ４ 前記制御手段は、自動リフレツシユ動作の開
始タイミングを制御することを特徴とする前記特
許請求の範囲第１項記載のダイナミツクメモリの
自動リフレツシユ制御回路。 ５ リフレツシユ動作を必要とするメモリセルの
リークをモニタするためにトランスフアゲートお
よびキヤパシタを用いて構成され、上記トランス
フアゲートのゲートにパルスが印加されたときに
キヤパシタが充電されるリークモニタ回路と、こ
のリークモニタ回路のキヤパシタの保持電圧が設
定値以下になつたことを検出するものであり、か
つ第１電源端と出力端との間にチヤージ用のトラ
ンジスタを有し、第２電源端と前記出力端との間
にデイスチヤージ用のトランジスタを有し、前記
両トランジスタの一方のゲート電極を前記リーク
モニタ回路で制御し他方のゲート電極を前記出力
端側からの信号で制御するプリチヤージ・デイス
チヤージ型インバータと、このインバータの出力
端の出力によつてメモリセルの自動リフレツシユ
動作のタイミングを制御する制御手段とを具備
し、メモリセルのリーク電流が大きいときはリフ
レツシユ動作の間隔が短く、メモリセルのリーク
電流が小さいときはリフレツシユ動作の間隔が長
くなるように制御するようにしてなることを特徴
とするダイナミツクメモリの自動リフレツシユ制
御回路。 ６ 前記制御手段は、リフレツシユアドレスカウ
ンタのカウント入力を発生する発振器の動作を間
欠的に制御することを特徴とする前記特許請求の
範囲第５項記載のダイナミツクメモリの自動リフ
レツシユ制御回路。 ７ 前記制御手段は、リフレツシユアドレスカウ
ンタのカウント入力を発生する発振器の発振周波
数を制御することを特徴とする前記特許請求の範
囲第５項記載のダイナミツクメモリの自動リフレ
ツシユ制御回路。 ８ 前記制御手段は、自動リフレツシユ動作の開
始タイミングを制御することを特徴とする前記特
許請求の範囲第５項記載のダイナミツクメモリの
自動リフレツシユ制御回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59172754A JPS6150287A (ja) | 1984-08-20 | 1984-08-20 | ダイナミツクメモリの自動リフレツシユ制御回路 |
| DE8585305697T DE3584929D1 (de) | 1984-08-20 | 1985-08-12 | Automatische refreshsteuerungsschaltung fuer eine dynamische halbleiterspeicherschaltung. |
| EP85305697A EP0176203B1 (en) | 1984-08-20 | 1985-08-12 | Self refresh control circuit for dynamic semiconductor memory device |
| KR1019850005945A KR910000384B1 (ko) | 1984-08-20 | 1985-08-17 | 반도체 기억장치 |
| US06/767,602 US4682306A (en) | 1984-08-20 | 1985-08-20 | Self-refresh control circuit for dynamic semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59172754A JPS6150287A (ja) | 1984-08-20 | 1984-08-20 | ダイナミツクメモリの自動リフレツシユ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6150287A JPS6150287A (ja) | 1986-03-12 |
| JPH0444836B2 true JPH0444836B2 (ja) | 1992-07-22 |
Family
ID=15947700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59172754A Granted JPS6150287A (ja) | 1984-08-20 | 1984-08-20 | ダイナミツクメモリの自動リフレツシユ制御回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4682306A (ja) |
| EP (1) | EP0176203B1 (ja) |
| JP (1) | JPS6150287A (ja) |
| DE (1) | DE3584929D1 (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63121197A (ja) * | 1986-11-07 | 1988-05-25 | Fujitsu Ltd | 半導体記憶装置 |
| US4870620A (en) * | 1987-01-06 | 1989-09-26 | Mitsubishi Denki Kabushiki Kaisha | Dynamic random access memory device with internal refresh |
| JPS63251996A (ja) * | 1987-04-08 | 1988-10-19 | Mitsubishi Electric Corp | タイマ回路 |
| JPS6432489A (en) * | 1987-07-27 | 1989-02-02 | Matsushita Electronics Corp | Memory device |
| JPH01302595A (ja) * | 1988-05-30 | 1989-12-06 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
| JP2534757B2 (ja) * | 1988-07-06 | 1996-09-18 | 株式会社東芝 | リフレッシュ回路 |
| GB8827130D0 (en) * | 1988-11-21 | 1988-12-29 | Krilic G | Self-refreshable dynamic memory cell |
| KR920022293A (ko) * | 1991-05-16 | 1992-12-19 | 김광호 | 비정기적인 리프레쉬 동작을 실행하는 반도체 메모리 장치 |
| US5321661A (en) * | 1991-11-20 | 1994-06-14 | Oki Electric Industry Co., Ltd. | Self-refreshing memory with on-chip timer test circuit |
| JP2998944B2 (ja) * | 1991-12-19 | 2000-01-17 | シャープ株式会社 | リングオシレータ |
| AU6988494A (en) * | 1993-05-28 | 1994-12-20 | Rambus Inc. | Method and apparatus for implementing refresh in a synchronous dram system |
| US5455801A (en) * | 1994-07-15 | 1995-10-03 | Micron Semiconductor, Inc. | Circuit having a control array of memory cells and a current source and a method for generating a self-refresh timing signal |
| US5847577A (en) * | 1995-02-24 | 1998-12-08 | Xilinx, Inc. | DRAM memory cell for programmable logic devices |
| US5581198A (en) * | 1995-02-24 | 1996-12-03 | Xilinx, Inc. | Shadow DRAM for programmable logic devices |
| KR100198617B1 (ko) * | 1995-12-27 | 1999-06-15 | 구본준 | 모오스 캐패시터의 누설전압감지회로 |
| JP3535963B2 (ja) * | 1997-02-17 | 2004-06-07 | シャープ株式会社 | 半導体記憶装置 |
| KR100363105B1 (ko) | 1998-12-23 | 2003-02-19 | 주식회사 하이닉스반도체 | 셀 리키지 커런트 보상용 셀프 리프레쉬 장치 |
| US6628558B2 (en) | 2001-06-20 | 2003-09-30 | Cypress Semiconductor Corp. | Proportional to temperature voltage generator |
| KR100413484B1 (ko) * | 2001-06-28 | 2003-12-31 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 리프레쉬 회로 |
| US6714473B1 (en) | 2001-11-30 | 2004-03-30 | Cypress Semiconductor Corp. | Method and architecture for refreshing a 1T memory proportional to temperature |
| US7583551B2 (en) | 2004-03-10 | 2009-09-01 | Micron Technology, Inc. | Power management control and controlling memory refresh operations |
| US7564274B2 (en) * | 2005-02-24 | 2009-07-21 | Icera, Inc. | Detecting excess current leakage of a CMOS device |
| KR102373544B1 (ko) | 2015-11-06 | 2022-03-11 | 삼성전자주식회사 | 요청 기반의 리프레쉬를 수행하는 메모리 장치, 메모리 시스템 및 메모리 장치의 동작방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60212896A (ja) * | 1984-04-06 | 1985-10-25 | Hitachi Micro Comput Eng Ltd | ダイナミツク型ｒａｍ |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS5683888A (en) * | 1979-12-11 | 1981-07-08 | Nec Corp | Memory circuit |
| US4491938A (en) * | 1981-12-28 | 1985-01-01 | Texas Instruments Incorporated | Low voltage RAM cell |
| JPS5956291A (ja) * | 1982-09-24 | 1984-03-31 | Hitachi Ltd | Ｍｏｓ記憶装置 |
| JPS59227090A (ja) * | 1983-06-06 | 1984-12-20 | Hitachi Ltd | 不揮発性メモリ装置 |
-
1984
- 1984-08-20 JP JP59172754A patent/JPS6150287A/ja active Granted
-
1985
- 1985-08-12 EP EP85305697A patent/EP0176203B1/en not_active Expired
- 1985-08-12 DE DE8585305697T patent/DE3584929D1/de not_active Expired - Lifetime
- 1985-08-20 US US06/767,602 patent/US4682306A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60212896A (ja) * | 1984-04-06 | 1985-10-25 | Hitachi Micro Comput Eng Ltd | ダイナミツク型ｒａｍ |
Also Published As
| Publication number | Publication date |
|---|---|
| US4682306A (en) | 1987-07-21 |
| EP0176203A3 (en) | 1988-03-02 |
| EP0176203B1 (en) | 1991-12-18 |
| JPS6150287A (ja) | 1986-03-12 |
| EP0176203A2 (en) | 1986-04-02 |
| DE3584929D1 (de) | 1992-01-30 |
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| JPS6173299A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |