JPS6061990A - タイマ−回路 - Google Patents
タイマ−回路Info
- Publication number
- JPS6061990A JPS6061990A JP58169771A JP16977183A JPS6061990A JP S6061990 A JPS6061990 A JP S6061990A JP 58169771 A JP58169771 A JP 58169771A JP 16977183 A JP16977183 A JP 16977183A JP S6061990 A JPS6061990 A JP S6061990A
- Authority
- JP
- Japan
- Prior art keywords
- output
- contacts
- transistor
- leakage current
- timer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体メモリに関する。
半導体メモリは微細加工技術の進歩により、近年集積度
の向上の著しいものがある。特にダイナミックメモリで
は、メモリセルの構造が簡琳であるため、高密度化が苛
能であシ、低価格という利点がある。ところがメモリセ
ルがダイナミック回路であるため、スタンドバイ時にも
メモリセルの内容をり７レツシー１なければならず外部
コントロール系が複線になるという欠点があった。
の向上の著しいものがある。特にダイナミックメモリで
は、メモリセルの構造が簡琳であるため、高密度化が苛
能であシ、低価格という利点がある。ところがメモリセ
ルがダイナミック回路であるため、スタンドバイ時にも
メモリセルの内容をり７レツシー１なければならず外部
コントロール系が複線になるという欠点があった。
この欠点を除くため、内部リフレッシュ回路を内蔵し、
スタンドバイ時自動的にり７レツシエを行なう擬似スタ
ティックメモリの開発が行なわれるようになってきた。
スタンドバイ時自動的にり７レツシエを行なう擬似スタ
ティックメモリの開発が行なわれるようになってきた。
ところが従来の内部リフレッシュ回路に用いられるタイ
マ回路はオシレータの出力を分周しているため、タイマ
周期は高温では長くなる０−万メモリセルのホールド特
性は高温で悪くなるのでリフレッシュ周期を短かくしな
ければならない。そのため設計では高温でのタイマ周期
をメモリセルのリフレッシュ周期よシ短かくする必要が
あシ、低温では不必要にリフレッシ＝−を行ない、消費
電力が大きくなるという欠点があった。
マ回路はオシレータの出力を分周しているため、タイマ
周期は高温では長くなる０−万メモリセルのホールド特
性は高温で悪くなるのでリフレッシュ周期を短かくしな
ければならない。そのため設計では高温でのタイマ周期
をメモリセルのリフレッシュ周期よシ短かくする必要が
あシ、低温では不必要にリフレッシ＝−を行ない、消費
電力が大きくなるという欠点があった。
本発明の目的は上記の欠点を改善したメモリを提供する
ことにある。
ことにある。
本発明は、タイマ周期の温度特性をメモリセルのリフレ
ッシュ周期の温度特性と同じにしたことを特徴とする。
ッシュ周期の温度特性と同じにしたことを特徴とする。
以下図面を用いて詳細に説明する。
タイマ回路の従来例を第１図に示す。トランジスタＱ１
のドレインは電源電位に、ゲートはクロックφ１に、ソ
ースは接点１に、トランジスタＱ２のドレインは接点１
に、ゲートは接地電位に、ソースは接点２に、トランジ
スタＱ３のドレイン及びゲートは接点２に、ソースは接
地電位に、トランジスタＱ４のドレイン及びゲートは電
源電位にソースはタイマ出力 ＯＵＴに、トランジスタ
Ｑｓのドレイン社φＯＵＴに、ゲートは接点１に、ソー
スは接地電位にそれぞれ接続されており、トランジスタ
Ｑ４とＱ５でインバータを構成している。
のドレインは電源電位に、ゲートはクロックφ１に、ソ
ースは接点１に、トランジスタＱ２のドレインは接点１
に、ゲートは接地電位に、ソースは接点２に、トランジ
スタＱ３のドレイン及びゲートは接点２に、ソースは接
地電位に、トランジスタＱ４のドレイン及びゲートは電
源電位にソースはタイマ出力 ＯＵＴに、トランジスタ
Ｑｓのドレイン社φＯＵＴに、ゲートは接点１に、ソー
スは接地電位にそれぞれ接続されており、トランジスタ
Ｑ４とＱ５でインバータを構成している。
又オシレータ１０の出力は接点３（φｏｓｃ ）に接続
され、コンデンサＣ１の−１は接点３に、他方は接点２
にコンデンサＣ２の−１は接点１に、他方は接地電位に
それぞれ接続されている。
され、コンデンサＣ１の−１は接点３に、他方は接点２
にコンデンサＣ２の−１は接点１に、他方は接地電位に
それぞれ接続されている。
第２図を用いて第１図のタイマ回路の動作の説明を行な
う。
う。
時刻Ｔ１でクロックりがハイレベルであるのでトランジ
スタＱ、＋がオンし、コンデンサＣ２が充電され、接点
１がハイレベルになシ、インバータの出力（タイマ出力
）はロウレベルになる。時刻Ｔ２でオシレータ出力φｏ
ｓｃがハイレベルニするとコンデンサＣ１のカップリン
グで接点２のレベルが持ち上げられるが、トランジスタ
Ｑｓがオンするため、接点２のレベルはトランジスタの
しきい値電圧ＶＴマで低下する。次に時刻Ｔ３でオシレ
ータ出力がロウレベルになるとコンデンサＣ１のカップ
リングで接点２０レベルが下げられるが、トランジスタ
Ｑ２がオンするため、接点２のレベルは一■Ｔまで上昇
する。このときコンデンサＣ２からコンデンサＣ１へ電
荷が流れるため接点１のレベルが低下する。このように
オシレータの出力が入力される毎に接点１のレベルが低
下し、接点１のレベルがトランジスタのしきい値電圧以
下になるとインバータ回路が動作してタイマ出力が出る
（時刻Ｔ４）。
スタＱ、＋がオンし、コンデンサＣ２が充電され、接点
１がハイレベルになシ、インバータの出力（タイマ出力
）はロウレベルになる。時刻Ｔ２でオシレータ出力φｏ
ｓｃがハイレベルニするとコンデンサＣ１のカップリン
グで接点２のレベルが持ち上げられるが、トランジスタ
Ｑｓがオンするため、接点２のレベルはトランジスタの
しきい値電圧ＶＴマで低下する。次に時刻Ｔ３でオシレ
ータ出力がロウレベルになるとコンデンサＣ１のカップ
リングで接点２０レベルが下げられるが、トランジスタ
Ｑ２がオンするため、接点２のレベルは一■Ｔまで上昇
する。このときコンデンサＣ２からコンデンサＣ１へ電
荷が流れるため接点１のレベルが低下する。このように
オシレータの出力が入力される毎に接点１のレベルが低
下し、接点１のレベルがトランジスタのしきい値電圧以
下になるとインバータ回路が動作してタイマ出力が出る
（時刻Ｔ４）。
このタイマ回路の周期はオシレータの周期とコンデンサ
Ｃ１，Ｃ２の比及びトランジスタのしきい値電圧で決定
される。特にタイマ周期の温度特性はオシレータ周期の
温度特性に依存し、その周期は高温では長くなる。とこ
ろがメモリセルのホールド特性は高温で悪くなるため、
メモリセルのリフレッシュ周期は高温で短かくする必要
ある。その結果タイマ周期は高温でメモリセルのリフレ
ッシュ周期以下になるよう設定されるため、低温で不必
要にリフレッシュを繰返し消費電力を増大させる欠点が
あった。
Ｃ１，Ｃ２の比及びトランジスタのしきい値電圧で決定
される。特にタイマ周期の温度特性はオシレータ周期の
温度特性に依存し、その周期は高温では長くなる。とこ
ろがメモリセルのホールド特性は高温で悪くなるため、
メモリセルのリフレッシュ周期は高温で短かくする必要
ある。その結果タイマ周期は高温でメモリセルのリフレ
ッシュ周期以下になるよう設定されるため、低温で不必
要にリフレッシュを繰返し消費電力を増大させる欠点が
あった。
本発明の実施例を第３図に示す。
トランジスタＱｌｌ ＋ Ｑ１２ ＋・・・ＱＩＮ の
ドレインは電源電位に、ゲートはクロックφ２にソース
は接点１１，１２．・・ＩＮ にトランジスタＱｚｓ
、 Ｑ２２ 、・・・（ＣＮ のドレイン及びゲートは
、電、源電位に、ソースは接点２１，２２＋・・・２Ｎ
に、トランジスタＱｓｘ ＋ Ｑ３２・・・Ｑ ｓ Ｎ
のドレインは接点２１，２２．・・・２Ｎに、ゲート
は接点１１．１２．・・・ＩＮにソースは接地電位にそ
れぞれ接続されトランジスタＱ２１ 、 Ｑ２２ 、・
・・Ｑ ｚ Ｎ とトランジスタＱａｔ 、 Ｑ３２１
・・・ＱｓＮでインパ５− 一タを構成し、コンデンサＣｏ 、 Ｃ１ｇ 、・・・
ＣＩＮの−１は接点１１，１２．・・・ＩＮに他方は接
地電位に接続されている。又Ｒ／Ｎ多数決論理回路１０
０の入力は接点２１ 、２２．・・・２Ｎに、出力はタ
イマ出力φＯＵＴ Ｋ接続されている。
ドレインは電源電位に、ゲートはクロックφ２にソース
は接点１１，１２．・・ＩＮ にトランジスタＱｚｓ
、 Ｑ２２ 、・・・（ＣＮ のドレイン及びゲートは
、電、源電位に、ソースは接点２１，２２＋・・・２Ｎ
に、トランジスタＱｓｘ ＋ Ｑ３２・・・Ｑ ｓ Ｎ
のドレインは接点２１，２２．・・・２Ｎに、ゲート
は接点１１．１２．・・・ＩＮにソースは接地電位にそ
れぞれ接続されトランジスタＱ２１ 、 Ｑ２２ 、・
・・Ｑ ｚ Ｎ とトランジスタＱａｔ 、 Ｑ３２１
・・・ＱｓＮでインパ５− 一タを構成し、コンデンサＣｏ 、 Ｃ１ｇ 、・・・
ＣＩＮの−１は接点１１，１２．・・・ＩＮに他方は接
地電位に接続されている。又Ｒ／Ｎ多数決論理回路１０
０の入力は接点２１ 、２２．・・・２Ｎに、出力はタ
イマ出力φＯＵＴ Ｋ接続されている。
第４図を用いて本実施例の動作の説明を行なう・最初時
刻Ｔ１でクロックφＰがハイレベルになシ、トランジス
タＱｌｊ ｌ Ｑ１２１・・・ＱＩＮがオンし、コンデ
ンサＣｏ、Ｃ１ｇ、・・・ＣｔＮが充電され、接点１１
，１２゜・・・ＩＮ がハイレベルになる。次にクロッ
クφ２がロウレベルになると接点１１．１２．・・・Ｉ
Ｎはフロート状態になる口時間がたつと共に、接点１１
，１２゜・・・ＩＮはそれぞれのリーク電流に従ってレ
ベルが徐々に低下し、トランジスタのしきい値電圧以下
になるとインバータが動作して出力を出す。まず第１に
一番リーク電流の大きいセルが時刻Ｔ２で出力を出す・
このようにリーク電流の大きいセルから順次出力を出し
、出力がＲヶ出た時刻Ｔ３でＲ／Ｎ多数決論理回路がタ
イマ出力φ０１）Ｔを出す・セル１ケだけ用いるとき、
このセルのホールド６− 特性が良い場合タイｖ周期がメモリセルのリフレッシュ
周期以上となシ、又ホールド特性が悪い場合リフレッシ
ュを不必要に行なうことになる。これを避けるためＮヶ
のセルを用い、Ｒ／Ｎ多数決論理を利用することによシ
、タイマ周期を標準的なメモリセルのりフレッシー周期
と一致させることができる。又本実施例のタイマ周期の
温度依存性はメモリセルのリフレッシュ周期の温度依存
性と一致し、タイマ回路として理想的な特性をもつ。
刻Ｔ１でクロックφＰがハイレベルになシ、トランジス
タＱｌｊ ｌ Ｑ１２１・・・ＱＩＮがオンし、コンデ
ンサＣｏ、Ｃ１ｇ、・・・ＣｔＮが充電され、接点１１
，１２゜・・・ＩＮ がハイレベルになる。次にクロッ
クφ２がロウレベルになると接点１１．１２．・・・Ｉ
Ｎはフロート状態になる口時間がたつと共に、接点１１
，１２゜・・・ＩＮはそれぞれのリーク電流に従ってレ
ベルが徐々に低下し、トランジスタのしきい値電圧以下
になるとインバータが動作して出力を出す。まず第１に
一番リーク電流の大きいセルが時刻Ｔ２で出力を出す・
このようにリーク電流の大きいセルから順次出力を出し
、出力がＲヶ出た時刻Ｔ３でＲ／Ｎ多数決論理回路がタ
イマ出力φ０１）Ｔを出す・セル１ケだけ用いるとき、
このセルのホールド６− 特性が良い場合タイｖ周期がメモリセルのリフレッシュ
周期以上となシ、又ホールド特性が悪い場合リフレッシ
ュを不必要に行なうことになる。これを避けるためＮヶ
のセルを用い、Ｒ／Ｎ多数決論理を利用することによシ
、タイマ周期を標準的なメモリセルのりフレッシー周期
と一致させることができる。又本実施例のタイマ周期の
温度依存性はメモリセルのリフレッシュ周期の温度依存
性と一致し、タイマ回路として理想的な特性をもつ。
第１図は従来のタイマー回路例を示す図、第２図は第１
図のタイマー回路の動作を説明するタイミング図−第３
図は本発明のタイマー回路の実施例を示す図、第４図は
第３図のタイマー回路の動作を説明するタイミング図を
示す。 Ｑｌ ｔＱ２ ｔＱ” ｔＱ４ １ＱＢ ＩＱ１１１Ｑ
！！＋ Ｑｓｔ ｅ Ｑ１２１Ｑ２２１ Ｑｓｇｏ−Ｑ
ｘＮ、Ｑ２Ｎ、ＱｓＮ・−・−トランジスタ、Ｃ＋ 、
Ｃ２、Ｏｎ、ｅｔａ、・・・ＣＩＮ・・・・・コンヅン
サ、φＰ・・・・・・プリチャージ信号、φＯＳＣ・・
・・・・オシレータ信号、φ０ｔＪＴ・・・・・・タイ
マー出力信号、１，２，３゜１１．２１．１２，２２．
・・・ＩＮ、２Ｎ・・・川内部接点、１０・・・・・・
オシレータ回路、１００・・団・Ｒ／Ｎ 多数決論理回
路 代理人 弁理士 内 原 晋
図のタイマー回路の動作を説明するタイミング図−第３
図は本発明のタイマー回路の実施例を示す図、第４図は
第３図のタイマー回路の動作を説明するタイミング図を
示す。 Ｑｌ ｔＱ２ ｔＱ” ｔＱ４ １ＱＢ ＩＱ１１１Ｑ
！！＋ Ｑｓｔ ｅ Ｑ１２１Ｑ２２１ Ｑｓｇｏ−Ｑ
ｘＮ、Ｑ２Ｎ、ＱｓＮ・−・−トランジスタ、Ｃ＋ 、
Ｃ２、Ｏｎ、ｅｔａ、・・・ＣＩＮ・・・・・コンヅン
サ、φＰ・・・・・・プリチャージ信号、φＯＳＣ・・
・・・・オシレータ信号、φ０ｔＪＴ・・・・・・タイ
マー出力信号、１，２，３゜１１．２１．１２，２２．
・・・ＩＮ、２Ｎ・・・川内部接点、１０・・・・・・
オシレータ回路、１００・・団・Ｒ／Ｎ 多数決論理回
路 代理人 弁理士 内 原 晋
Claims (1)
- コンデンサーと前記コンデンサーに電荷を供給するトラ
ンジスタと前記コンデンサーの出力を入力とするインバ
ータ回路で構成される複数のセルと、前記複数のセルの
出力を入力とし、所定数以上のセルから信号が検出され
たとき出力を出す論理回路とで構成されることを特徴と
するタイマー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58169771A JPS6061990A (ja) | 1983-09-14 | 1983-09-14 | タイマ−回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58169771A JPS6061990A (ja) | 1983-09-14 | 1983-09-14 | タイマ−回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6061990A true JPS6061990A (ja) | 1985-04-09 |
Family
ID=15892551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58169771A Pending JPS6061990A (ja) | 1983-09-14 | 1983-09-14 | タイマ−回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6061990A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63121197A (ja) * | 1986-11-07 | 1988-05-25 | Fujitsu Ltd | 半導体記憶装置 |
-
1983
- 1983-09-14 JP JP58169771A patent/JPS6061990A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63121197A (ja) * | 1986-11-07 | 1988-05-25 | Fujitsu Ltd | 半導体記憶装置 |
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